CN111008170B - 系统芯片、总线接口连接电路和其总线接口连接方法 - Google Patents

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Abstract

本发明提供了一种系统芯片、总线接口连接电路和其总线接口连接方法。所述系统芯片包括：第一接口，其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载；以及第二接口，其包括：有效负载贮存器，其连接至第一信道，并被配置为从第一信道接收有效负载；以及有效负载接收器，其连接至有效负载贮存器，并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载。第二信道的长度比第一信道的长度更短，并且第一时钟信号与第二时钟信号异步。

Description

系统芯片、总线接口连接电路和其总线接口连接方法
本申请是基于2015年2月17日提交的、申请号为201510086595.1、发明创造名称为“系统芯片、总线接口连接电路和其总线接口连接方法”的中国专利申请的分案申请。
技术领域
本发明构思涉及一种系统芯片(SoC)，并且更具体地说，涉及一种SoC中的异步接口及其操作方法。
背景技术
系统芯片(SoC)可将各种复杂系统集成在单个芯片上。例如，随着计算机的组件、电信装置、广播装置等的聚集，专用集成电路(ASIC)或专用标准产品(ASSP)将更可能由SoC来实现。而且，紧凑且轻巧的移动装置驱动器正在SoC相关产业中得到发展。
SoC可包括多个知识产权(下文中称作IP或功能块)。多个功能块的每一个可执行它们自己的操作。多个功能块可通过SoC中的总线彼此通信。例如，高级微控制器总线架构(AMBA)总线协议可用于通过AMBA总线来连接多个功能块或IP。AMBA限定了多种总线层(或协议)，例如，高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)等。AXI总线协议提供多种杰出的寻址技术和数据交叉存取技术。
多个功能块可在不同的时钟域或相同的时钟域中彼此通信。当功能块在相同的时钟域中操作时，它们可同步地接收和发送数据。另一方面，当它们在不同的时钟域中操作时，功能块可具有用于异步地接收和发送数据的额外电路。
发送器与接收器之间的长距离会导致连接在发送器与接收器之间的长传输线。在这种情况下，如果发送器和接收器在不同的时钟域中操作，则发送器中的先进先出(FIFO)存储器的输出信号在被发送至用于异步接口的接收器以发送数据时被延长。接收器的时钟信号在被发送至发送器以控制发送器中的FIFO存储器时也被延长。FIFO存储器的输出信号与发送器中的时钟信号同步，以将数据存储在FIFO存储器中。然而，被延长的FIFO存储器的输出信号和接收器的时钟信号中的传播延迟会限制发送器与接收器之间的最大数据传送速度。
可使用异步桥或寄存器片作为中间块以补偿发送器与接收器之间的速度减小。然而，这些额外电路会增大功耗和设计复杂度。
发明内容
根据本发明构思的示例性实施例，一种系统芯片可包括：第一接口，其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载；以及第二接口，其包括：有效负载贮存器，其连接至第一信道，并被配置为从第一信道接收有效负载；以及有效负载接收器，其连接至有效负载贮存器，并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载，其中第二信道的长度比第一信道的长度更短，并且第一时钟信号与第二时钟信号异步。
当通过第一信道将有效负载从第一接口发送至第二接口时，可将使能信号从第一接口发送至第二接口。
第一接口可包括本地写指针发生器，其被配置为基于使能信号来增加本地写指针，并且第二接口可包括远程写指针发生器，其被配置为基于从第一接口接收到的有效负载或使能信号来增加远程写指针。
第一信道可包括：第一总线线路，其被配置为传送第一时钟信号；第二总线线路，其被配置为传送有效负载；以及第三总线线路，其被配置为传送使能信号，其中第一总线线路、第二总线线路和第三总线线路中的至少一个的长度大于2000μm。
第一信道可包括：第一总线线路，其被配置为传送第一时钟信号；第二总线线路，其被配置为传送有效负载；以及第三总线线路，其被配置为传送使能信号，其中第一总线线路、第二总线线路和第三总线线路中的至少一个具有至少三个缓冲器。
当有效负载接收器通过第二信道从有效负载贮存器接收有效负载时，第二接口可通过第三信道传送与第二时钟信号同步的应答信号。
第二接口可包括本地读指针发生器，其被配置为基于在有效负载接收器接收到的有效负载来增加本地读指针，并且第一接口可包括远程读指针发生器，其被配置为基于应答信号来增加远程读指针。
第三信道可包括：第四总线线路，其被配置为传送第二时钟信号；和第五总线线路，其被配置为传送应答信号，其中第四总线线路和第五总线线路中的至少一个的长度大于2000μm。
第三信道可包括：第四总线线路，其被配置为传送第二时钟信号；和第五总线线路，其被配置为传送应答信号，其中第四总线线路和第五总线线路中的至少一个具有至少三个缓冲器。
根据本发明构思的示例性实施例，知识产权(IP)模块可包括：第一信道，其被配置为与具有第一频率的第一时钟信号同步地接收有效负载；有效负载贮存器，其被配置为与第一时钟信号同步地存储有效负载；第二信道，其被配置为从有效负载贮存器接收有效负载；有效负载接收器，其被配置为通过第二信道与第二时钟信号同步地接收有效负载；以及第三信道，其被配置为发送第二时钟信号和从有效负载接收器接收到的与第二时钟信号同步的应答信号。
有效负载接收器可通过第一信道接收有效负载的写使能信号。根据高级可扩展接口(AXI)总线协议，写使能信号可对应于写数据有效信号。
根据AXI总线协议，应答信号可对应于写数据就绪信号。
根据本发明构思的示例性实施例，一种系统芯片可包括：第一接口；第二接口；第三接口；第一信道，其连接在第一接口与第二接口之间；第二信道，其连接在第一接口与第三接口之间；以及时钟信道，其具有第一时钟信号、第二时钟信号和第三时钟信号，所述第一时钟信号连接在第一接口与第二接口和第三接口中的至少一个之间，所述第二时钟信号连接在第一接口与第二接口之间，所述第三时钟信号连接在第一接口与第三接口之间。
系统芯片还可包括：第一主IP，其连接至第一接口；第一从IP，其连接至第二接口；以及第二从IP，其连接至第三接口。
第一信道和第二信道可根据基于AXI总线协议的通信协议操作。
可将第一数据信号和第一使能信号与第一时钟信号同步地从第一接口发送至第二接口和第三接口中的至少一个。
可将第二数据信号和第二使能信号与第二时钟信号同步地从第二接口发送至第一接口，或者可将第三数据信号和第三使能信号与第三时钟信号同步地从第三接口发送至第一接口。
可将第一应答信号与第一时钟信号同步地从第一接口发送至第二接口和第三接口中的至少一个。
可将第二应答信号与第二时钟信号同步地从第二接口发送至第一接口，或者可将第三应答信号与第三时钟信号同步地从第三接口发送至第一接口。
第一接口可包括本地写指针发生器，并且第二接口和第三接口中的至少一个包括远程写指针发生器。
第二接口和第三接口中的至少一个可包括本地读指针发生器，并且第一接口可包括远程读指针发生器。
当第一时钟信号的频率等于或大于500Mhz时，第一信道的长度可大于2000μm。
根据本发明构思的示例性实施例，一种系统芯片的总线接口连接方法可包括步骤：通过第一信道以第一传送率将有效负载与第一时钟信号同步地从第一接口发送至第二接口中的缓冲器存储器；以及通过与第一信道异步的第二信道以第二传送率将有效负载从缓冲器存储器发送至有效负载接收器，其中第一信道的长度比第二信道的长度长。
缓冲器存储器可为先进先出(FIFO)存储器。
所述系统芯片的总线接口连接方法还可包括步骤：通过第一信道以第一传送率将有效负载的使能信号与第一时钟信号同步地从第一接口发送至第二接口。
所述系统芯片的总线接口连接方法还可包括步骤：通过第三信道以第二传送率将第二时钟信号和与第二时钟信号同步的应答信号从第二接口发送至第一接口。
可基于AXI总线协议执行总线接口连接。
当第一时钟信号的频率等于或大于500Mhz时，第一信道的长度可大于2000μm。
根据本发明构思的示例性实施例，一种总线接口连接电路可包括：发送器接口，其被配置为通过第一信道发送有效负载、写使能信号和发送器时钟信号；以及接收器接口，其包括：FIFO存储器，其被配置为基于由接收器接口基于写使能信号产生的远程写指针来存储有效负载；以及有效负载接收器，其被配置为从FIFO存储器中读有效负载，其中，接收器接口通过第二信道发送接收器时钟和应答信号，并且第二信道的长度对应于第一信道的长度。
可将有效负载从存储器组件发送至发送器接口。
可有效负载接收器连接至存储器控制器，所述存储器控制器被配置为控制存储器组件。
可将有效负载与发送器时钟信号同步地锁存并发送至接收器接口。
可将有效负载与发送器时钟信号同步地存储在FIFO存储器中。
根据本发明构思的示例性实施例，一种异步接口包括：第一接口，其被配置为发送写数据、写使能信号和发送器时钟；以及第二接口，其被配置为通过第一总线线路接收写数据、通过第二总线线路接收写使能信号并且通过第三总线线路接收发送器时钟，其中，第一总线线路至第三总线线路被包括在长跳信道中，第二接口还被配置为通过调整写数据与发送器时钟之间的时钟偏移来产生恢复的发送器时钟、基于恢复的发送器时钟将写数据存储在存储器中、并且通过比长跳信道更短的第一信道将写数据从存储器异步地发送至接收器。
第一接口还被配置为通过长跳信道从第二接口接收接收器时钟和第一读应答信号、通过调整第一读应答信号与接收器时钟之间的时钟偏移来产生恢复的接收器时钟、基于第一读应答信号产生与恢复的接收器时钟同步的第二读应答信号、基于与恢复的接收器时钟同步的第二读应答信号产生读增量信号、并且通过比长跳信道更短的第二信道将读增量信号异步地发送至发送器。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加清楚，其中：
图1是根据本发明构思的示例性实施例的系统芯片(SoC)的框图；
图2是根据本发明构思的示例性实施例的异步接口电路的框图；
图3是示出根据本发明构思的示例性实施例的图2中的有效负载传送器的操作的时序图；
图4是示出根据本发明构思的示例性实施例的图2中的应答传送器的操作的时序图；
图5是根据本发明构思的示例性实施例的异步接口电路的框图；
图6是根据本发明构思的示例性实施例的SoC的框图；
图7是示出根据本发明构思的示例性实施例的操作图2中的第一异步接口的方法的流程图；
图8是示出根据本发明构思的示例性实施例的操作图2中的第二异步接口的方法的流程图；
图9是根据本发明构思的示例性实施例的SoC的框图；
图10是根据本发明构思的示例性实施例的存储器交叉存取装置的框图；
图11是根据本发明构思的示例性实施例的多个修改的高级可扩展接口(MAXI)信道的框图；
图12是示出根据本发明构思的示例性实施例的SoC中的主接口与从接口之间的事务的框图；
图13是根据本发明构思的示例性实施例的SoC的框图；
图14是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图；
图15是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图；
图16是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图；以及
图17是包括根据本发明构思的示例性实施例的SoC的计算机系统的框图。
具体实施方式
下文中，将参照附图更加完全地描述本发明构思的各个示例性实施例。然而，本发明构思可按照许多不同的形式实现，并且不应该理解为限于本文阐述的实施例。在附图中，为了清楚起见，可夸大层和区域的尺寸和相对尺寸。相同的附图标记在说明书和附图中始终指代相同的元件。
图1是根据本发明构思的示例性实施例的系统芯片(SoC)的框图。参照图1，SoC150包括作为SoC 150中的功能块的发送器电路100和接收器电路200。这里，发送器电路100和接收器电路200发送或接收数据，例如，有效负载。
发送器电路100可包括作为从知识产权(IP)的第一IP 160和作为异步主接口的第一接口120，并且接收器电路200可包括作为主IP的第二IP 260和作为异步从接口的第二接口220。另一方面，发送器电路100的第一IP 160可为主IP，并且发送器电路100的第一接口120可为异步从接口，而接收器电路200的第二IP 260可为从IP，并且接收器电路200的第二接口220可为异步主接口。
虽然可将第一IP 160和第二IP 260分别定义为从IP和主IP，但是可根据数据传送的方向将第一IP 160和第二IP 260分别定义为主IP和从IP。换句话说，在图1中，可将第一IP 160定义为提供数据的生产者，并且可将第二IP 260定义为接收数据的消费者。
一个或多个信道可连接在第一接口120与第二接口220之间。
为了方便解释，以下描述将集中于图1中连接在第一接口120与第二接口220之间的两个信道B10和B20。
第一接口120与第二接口220之间的第一信道B10可包括在第一接口120与第二接口220之间发送有效负载、写使能信号和发送器时钟信号的多个总线线路。第一信道B10还可包括在第一接口120与第二接口220之间发送读应答信号和接收器时钟信号的多个总线线路。
与第一信道B10相似的第二信道B20可包括在第一接口120与第二接口220之间发送有效负载、写使能信号、读应答信号、发送器时钟信号和接收器时钟信号的多个总线线路。
用于SoC 150中的第一接口120与第二接口220之间的第一信道B10和第二信道B20的长跳(long-hop)信道LH的长度可随着SoC150的尺寸增大而增大。插入在传输线中间的异步桥或寄存器片可避免时钟信号或有效负载的时序违规，但是由于额外电路从而会增大电路复杂度和功耗。换句话说，用于通过第一接口120与第二接口220之间的长信道(下文中称作长跳信道)的传输的较少电路可增大功率效率并降低设计复杂度。
可基于在发送器电路100和接收器电路200之间传递的信号的操作频率定义长跳信道的路由长度。例如，当操作频率大于500Mhz时，长跳信道的最小路由长度可定义为大于2000μm。操作频率越大，长跳信道的最小路由长度可越小。另外，SoC 150中的长跳信道的路由长度可大于SoC 150的芯片尺寸的竖直方向或水平方向中的较长方向的长度的1/2或2/3。在一些情况下，当发送器电路100与接收器电路200之间的操作频率超过1GHz时，长跳信道的路由长度可大于500μm。另外，长度、长跳信道的操作频率与路由长度之间的关系可根据诸如低功率和高性能之类的半导体工艺特征而变化。
根据图2中的本发明构思的示例性实施例，与在SoC中的长信道中具有额外中间电路的异步电路相比，异步接口可提高性能同时降低功耗。
图2是根据本发明构思的示例性实施例的异步接口电路105的框图。参照图1和图2，异步接口电路105包括第一接口120和第二接口220。
为了方便解释，以下描述将集中于由图1中的第一接口120与第二接口220之间的第一信道B10形成的长跳信道LH。图2中的作为长跳信道L20的信道B10可对应于图1中的作为长跳信道LH的第一信道B10。
参照图2，第一信道B10可包括第一总线线路B11、第二总线线路B12、第三总线线路B13、第四总线线路B21和第五总线线路B22。
参照图2，可将输入有效负载数据(IPD)信号和输入有效负载有效(IPV)信号输入至第一接口120。第一接口120可输出输出有效负载就绪(OPR)信号。IPD信号可将有效负载数据输入至第一接口120中的发送器130。IPV信号可为指示IPD信号的有效性的有效信号。OPR信号可为指示第二接口220用于接收有效负载数据的就绪状态的就绪信号。
第二接口220可输出输出有效负载数据(OPD)信号和输出有效负载有效(OPV)信号。可将输入有效负载就绪(IPR)信号输入至第二接口220中的有效负载接收器240。OPD信号可为输出有效负载数据。OPV信号可为指示OPD信号的有效性的有效信号。IPR信号可为指示有效负载接收器240处于用于接收OPD信号的就绪状态的就绪信号。
作为用于数据生产者的接口来操作的第一接口120可包括发送器130和接收器140。作为用于数据消费者的接口来操作的第二接口220可包括有效负载贮存器230和有效负载接收器240。
第一接口120中的发送器130可包括有效负载输入单元2、触发器4、选通单元6、输出控制信号发生器8、触发器10、本地写指针发生器12、比较器14、同步器16和发送器时钟发生器18。发送器130可将有效负载发送至第二接口220。
有效负载输入单元2可从IPD信号接收有效负载数据F3并将接收到的有效负载数据发送至触发器4。
触发器4可存储从有效负载输入单元2接收的有效负载数据F3。触发器4可输出锁存的有效负载数据作为写数据输出信号(O_WDATA)F6。第二接口220可通过第一总线线路B11接收从第一接口120中的写数据输出信号(O_WDATA)F6获得的写数据输入信号(I_WDATA)F8。
选通单元6可产生写指示信号(WPTR_IND)F2，其指示当IPV信号和OPR信号二者激活时从IPD信号输入了有效负载数据。可按照AND逻辑门来实现选通单元6。
输出控制信号发生器8可产生增量信号(WPTR_INC)以增加本地写指针F4。
本地写指针发生器12可输出在发送器130中产生的本地写指针F4，并当增量信号(WPTR_INC)激活时增加本地写指针F4。
触发器10可锁存增量信号并输出锁存的增量信号作为通过第二总线线路B12发送至第二接口220中的有效负载贮存器230的写使能输出信号(O_WEN)F5。
同步器16可锁存与发送器130中的发送器时钟输出信号(O_TCLK)F1同步地从接收器140接收的远程读指针G8，并输出经同步的远程读指针F14。可按照一组锁存器或触发器来实现同步器16。
比较器14可将本地写指针F4与经同步的远程读指针F14进行比较，并产生OPR信号。OPR信号可指示第二接口220中的并且位于远离第一接口120的FIFO存储器34是否已满。
发送器时钟发生器18可产生从第一接口120通过第三总线线路B13发送至第二接口220的发送器时钟输出信号(O_TCLK)F1。可通过图1中的第一IP 160提供发送器时钟输出信号(O_TCLK)F1，并且发送器时钟发生器18可将发送器时钟输出信号(O_TCLK)F1传递至第二接口220。
第一接口120中的接收器140可包括触发器20、使能信号发生器22、远程读指针发生器24和时钟恢复单元26。
时钟恢复单元26可从第二接口220通过第五总线线路B22接收接收器时钟输入信号(I_RCLK)G6，并产生恢复的接收器时钟RCLK1。时钟恢复单元26可输出接收器时钟输入信号(I_RCLK)G6作为恢复的接收器时钟RCLK1而不进行任何修改，或者利用诸如延迟锁相环(DLL)或延迟缓冲器之类的恢复电路输出恢复的接收器时钟RCLK1。时钟恢复单元26可针对读应答输入信号(I_RACK)G5与恢复的接收器时钟信号RCLK1之间的时钟同步来控制时钟偏移。因此，当长跳信道L20连接在第一接口120与第二接口220之间时，第一接口120中的接收器140可在与第二接口220中的有效负载接收器240的时钟域相同的时钟域中操作。
触发器20可接收从第二接口220通过第四总线线路B21发送至第一接口120的读应答输入信号(I_RACK)G5。触发器20可基于读应答输入信号(I_RACK)G5产生与恢复的接收器时钟信号RCLK1同步的读应答信号G7。
使能信号发生器22可基于与恢复的接收器时钟信号RCLK1同步的读应答信号G7产生读增量信号G7B。
远程读指针发生器24可产生在第一接口120中产生的远程读指针G8，并当读应答信号G7激活时增加远程读指针G8。远程读指针发生器24可包括用于存储远程读指针G8的多个触发器。
有效负载贮存器230可包括触发器30、选择器32、FIFO存储器34、触发器36、时钟恢复单元38和远程写指针发生器42。
触发器30可包括用于存储通过第一总线线路B11从第一接口120中的发送器130接收的写数据输入信号(I_WDATA)F8并输出锁存的写数据F11的触发器。
选择器32可基于在第二接口220中产生的远程写指针F12选择FIFO存储器34的目标入口以写入锁存的写数据F11。可按照多个逻辑门来实现选择器32，以产生选择信号来选择FIFO存储器34的入口。
触发器36可锁存写使能输入信号(I_WEN)F7，写使能输入信号(I_WEN)F7是通过第二总线线路B12从写使能输出信号(O_WEN)F5获得的延迟的信号。触发器36可产生与恢复的发送器时钟信号TCLK1同步的锁存的写使能信号(WEN_DST)F10，恢复的发送器时钟信号TCLK1是在第二接口220中产生的。
当锁存的写使能信号(WEN_DST)F10激活时，FIFO存储器34可将锁存的写数据F11存储至由选择器32选择的入口。
时钟恢复单元38可通过第三总线线路B13接收发送器时钟输入信号(I_TCLK)F9，并产生恢复的发送器时钟信号TCLK1。时钟恢复单元38可输出发送器时钟输入信号(I_TCLK)F9作为恢复的发送器时钟信号TCLK1而不进行任何修改，或者输出利用诸如DLL或延迟缓冲器之类的恢复电路恢复的发送器时钟信号TCLK1。时钟恢复单元38可针对写数据输入信号(I_WDATA)F8与恢复的发送器时钟信号TCLK1之间的时钟同步控制时钟偏移。因此，当长跳信道L20连接在第一接口120与第二接口220之间时，第二接口220中的有效负载贮存器230可在与第一接口120中的发送器130的时钟域相同的时钟域中操作。
远程写指针发生器42可产生在第二接口220中产生的远程写指针F12，并当锁存的写使能信号(WEN_DST)F10激活时增加远程写指针F12。远程写指针发生器42可包括用于存储远程写指针F12的多个触发器。
远程写指针发生器42可包括逻辑门单元40，以输出增加的远程写指针F12。远程写指针发生器42可锁存与恢复的发送器时钟信号TCLK1同步的增加的远程写指针F12。
第二接口220中的有效负载接收器240可包括多路复用器37、选通单元50、输出控制信号发生器52、触发器54、同步器56、比较器58、触发器60和接收器时钟发生器62。
多路复用器37可基于本地读指针G3选择FIFO存储器34的入口。
当IPR信号和OPV信号二者均激活时，选通单元50可产生指示信号G2A，其指示了有效负载接收器240根据本地读指针G3通过OPD信号读取了FIFO存储器34的选择的入口。可按照AND逻辑门来实现选通单元50。
输出控制信号发生器52可产生增量信号G2以增加本地读指针G3。
同步器56可与有效负载接收器240中的有效负载接收器时钟输出信号(O_RCLK)G1同步地锁存从有效负载贮存器230接收的远程写指针F12，并输出同步的远程写指针G3B。可按照一组锁存器或触发器来实现同步器56。
比较器58可将本地读指针G3与同步的远程写指针G3B进行比较，并产生OPV信号。OPV信号可指示FIFO存储器34是否已满。图1中的第二IP 260可根据OPV信号确定是否读FIFO存储器34。
触发器60可锁存增量信号G2并通过第四总线线路B21输出锁存的增量信号作为发送至第一接口120中的接收器140的读应答输出信号(O_RACK)G4。
接收器时钟发生器62可产生从第二接口220通过第五总线线路B22发送至第一接口120的有效负载接收器时钟输出信号(O_RCLK)G1。可通过图1中的第二IP 260提供有效负载接收器时钟输出信号(O_RCLK)G1，并且接收器时钟发生器62可传递有效负载接收器时钟输出信号G1。
在图2中，可通过作为长跳信道L20中的长传输线的第一总线线路B11将第一接口120中的IPD信号发送至第二接口220中的FIFO存储器34。多路复用器37与FIFO存储器34之间的短信道L10与长跳信道L20相比可非常短，从而使得有效负载接收器240和有效负载贮存器230可在SoC 150的布局中布置为彼此靠近。另一方面，第一接口120和第二接口220可在SoC 150的布局中布置为彼此远离。
可通过作为长跳信道L20中的长传输线的第二总线线路B12将第一接口120中的写使能输出信号(O_WEN)F5发送至第二接口220。
可通过作为长跳信道L20中的长传输线的第三总线线路B13将第一接口120中的发送器时钟输出信号(O_TCLK)F1发送至第二接口220。
可通过第一总线线路B11上的多个缓冲器Bu1、Bu2和Bu3延迟IPD信号。可通过第二总线线路B12上的多个缓冲器Bu10、Bu20和Bu30延迟写使能信号F5。可通过第三总线线路B13上的多个缓冲器Bu11、Bu21和Bu31延迟发送器时钟输出信号(O_TCLK)F1。
当短信道L10连接在有效负载贮存器230与有效负载接收器240之间时，第二接口220中的有效负载贮存器230可在与第二接口220中的有效负载接收器240的时钟域不同的时钟域中操作。
当短信道L11连接在接收器140与发送器130之间时，第一接口120中的接收器140可在与第一接口120中的发送器130的时钟域不同的时钟域中操作。
如果以第一传送率通过第一总线线路B11执行有效负载的传送，则可以第二传送率通过短信道L10执行有效负载的传送。这里，第二传送率可大于或小于第一传送率。
当以第一传送率通过第一总线线路B11执行有效负载的传送时，可以第一传送率传送写使能输出信号(O_WEN)F5和发送器时钟输出信号(O_TCLK)F1。
另一方面，当以第一传送率通过第一总线线路B11执行有效负载的传送时，可以第二传送率传送读应答输出信号(O_RACK)G4和有效负载接收器时钟输出信号(O_RCLK)G1。这里，第二传送率可大于或小于第一传送率。
一种异步总线接口连接的方法可包括步骤：通过第一长跳信道L20将有效负载以第一传送率从作为从接口的第一接口120传送至作为主接口的第二接口220中的FIFO存储器34。异步总线接口连接的方法还可包括步骤：通过长度比第一长跳信道L20的长度更短的第一短信道L10将有效负载以第二传送率从FIFO存储器34传送至第二接口220中的有效负载接收器240。
根据图2中描述的本发明构思的示例性实施例，FIFO存储器34和连接至FIFO存储器34的多路复用器37布置在与第一接口120中的发送器130距离远的第二接口220中。因此，当图1中的第一IP 160和第二IP 260在不同的时钟域中操作时，第一IP 160和/或第二IP260可与从第一IP 160和第二IP 260中发送有效负载的那一个所产生的发送器时钟同步地在长信道(例如，长跳信道)中发送有效负载。这里，通过长跳信道与接收器时钟同步地发送与有效负载相对应的应答信号。因此，根据本发明构思的示例性实施例，可降低第一IP160与第二IP 260之间的电路的速度限制和复杂度。
可在IP中实现第一接口120和第二接口130的每一个，所述IP可为通过硬件描述语言(HDL)描述的软IP模块。HDL的描述可具有诸如行为层次、寄存器层次和晶体管层次的不同层次。软IP模块可包括在可由铸造公司(foundry company)或IP公司针对自顶向下设计方法学提供的设计库中。
作为主IP操作的IP可为中央处理单元(CPU)、直接存储器访问(DMA)、图形处理单元(GPU)、视频编解码器、数字信号处理器(DSP)、图像信号处理器(ISP)和显示器控制器，所述显示器控制器支持诸如红绿蓝(RGB)、高清多媒体接口(HDMI)、显示端口、电视(TV)输出等的多种显示相关端口。作为从IP操作的IP可为动态随机存取存储器(DRAM)存储器控制器、静态随机存取存储器(SRAM)存储器控制器和多个IP特殊功能寄存器(SFR)以及诸如通用异步接收器/发送器(UART)、内部集成电路(I2C)、集成芯片间声音接口(I2S)、索尼/飞利浦数字接口格式(SPDIF)之类的外设。
在写数据输出信号(O_WDATA)F6、写使能输出信号F5和读应答输出信号(O_RACK)G4的每一个传送期间，触发器4、10和60的每一个可用于减小偏移。这里，可保持小于发送器时钟输出信号(O_TCLK)F1的一个周期的偏移。
根据图2中描述的本发明构思的示例性实施例，总线线路B11、B12、B13、B21和B22中的至少一个可具有总线线路B11、B12、B13、B21和B22上的至少三个缓冲器。但是，总线线路B11、B12、B13、B21和B22上的缓冲器的数量可根据总线线路B11、B12、B13、B21和B22的长度或电容而改变。例如，总线线路B11、B12、B13、B21和B22上的缓冲器的数量可大于三个。
本发明构思不限于图2中的信号和组件。
图3是根据本发明构思的示例性实施例的图2中的有效负载传送操作的时序图。
参照图3，F1是由图2中的发送器时钟发生器18产生的发送器时钟输出信号O_TCLK。F2是由图2中的选通单元6产生的写指示信号(WPTR_IND)。F3是作为输入至图2中的有效负载输入单元2中的输入数据的有效负载IPD。F4是由图2中的本地读指针发生器12产生的本地写指针信号(WPTR_LCL)。F5是由图2中的触发器10产生的写使能信号(O_WEN)。F6是作为从图2中的触发器4输出的写数据输出信号(O_WDATA)的锁存的有效负载数据。
F7是第二接口220中的写使能输入信号(I_WEN)，其为第一接口120中的写使能输出信号(O_WEN)F5的延迟版本。第一接口120中的写使能输出信号(O_WEN)F5通过长跳信道B10中的第二总线线路B12上的缓冲器Bu10、Bu20、Bu30传播，并被输入至第二接口220中的触发器36，作为写使能输入信号(I_WEN)F7。
F8是第二接口220中的写数据输入信号(I_WDATA)，其为第一接口120中的写数据输出信号(O_WDATA)F6的延迟版本。第一接口120中的写数据输出信号(O_WDATA)F6通过长跳信道B10中的第一总线线路B11上的缓冲器Bu1、Bu2、Bu3传播，并被输入至第二接口220中的触发器30，作为写数据输入信号(I_WDATA)F8。
F9是第二接口220中的发送器时钟输入信号(I_TCLK)，其为第一接口120中的发送器时钟输出信号(O_TCLK)F1的延迟版本。第一接口120中的发送器时钟输出信号(O_TCLK)F1通过长跳信道B10中的第三总线线路B13上的缓冲器Bu11、Bu21、Bu31传播，并被输入至第二接口220中的时钟恢复单元38，作为发送器时钟输入信号(I_TCLK)F9。
F10是与在第二接口220中产生的恢复的发送器时钟信号TCLK1同步地从触发器36输出的锁存的写使能信号(WEN_DST)。
F11是与在第二接口220中产生的恢复的发送器时钟信号TCLK1同步地从触发器30输出的锁存的写数据(WDATA_DST)。
F12是基于接收到的写使能信号(I_WEN)在有效负载贮存器230中产生的远程写指针信号(WPTR_RMT)。尽管第一接口120和第二接口220通过长跳信道B10以距离L20分离，但是远程写指针信号(WPTR_RMT)F12可使得第二接口220跟随第一接口120中的本地写指针(WPTR_LCL)F4。
F13可为存储在FIFO存储器34的各入口中的有效负载数据(OPD)的输出信号。
D0-D5对应于数据，F4的0-6对应于本地写指针值，并且F12的0-6对应于远程写指针值。
可将发送器时钟输出信号(O_TCLK)F1提供至图2中的第一接口120的发送器130中的触发器4和10以及本地读指针发生器12。将发送器时钟输入信号(I_TCLK)F9提供至图2中的第二接口220的有效负载贮存器230中的触发器30和36。如果发送器时钟输入信号F9在被提供至触发器30和36之前具有将被调整的时钟偏移，则可通过时钟恢复单元38恢复发送器时钟输入信号F9。
信号F1、F5和F6可始于第一接口120，并且被延迟例如超过一个时钟周期，如图3中的箭头AR1所示。箭头AR1所示的延迟会发生是由于基于温度或路由条件的布局路由延迟，所述路由条件诸如用于SoC 150中的布局路由的路由导体的长度、宽度、电阻或寄生电容。
当第一接口120在发送器130可传送有效负载之前等待时，发送器时钟输出信号(O_TCLK)F1可停止触发；另外，发送器时钟输出信号(O_TCLK)F1可总是触发。第二接口220可通过以下方式恢复发送器时钟输出信号(O_TCLK)F1，即，经第三总线线路B13从发送器时钟输入信号(I_TCLK)F9产生恢复的发送器时钟TCLK1。
图4是根据本发明构思的示例性实施例的图2中的应答传送操作的时序图。
参照图4，G1是通过接收器时钟发生器62产生的有效负载接收器时钟输出信号(O_RCLK)G1。通过第五总线线路B22上的多个缓冲器Bu50、Bu51和Bu52将有效负载接收器时钟输出信号(O_RCLK)G1从第二接口220发送至第一接口120。
G2是通过输出控制信号发生器52基于指示信号G2A产生的锁存的增量信号，以增加本地读指针G3。
G3是本地读指针(RPTR_LCL)，当有效负载接收器240读出第二接口220中的FIFO存储器34中的入口之一时本地读指针(RPTR_LCL)增加。
G4是通过触发器60产生的读应答输出信号(O_RACK)。
G5是第一接口120中的读应答输入信号(I_RACK)，其为第二接口220中的读应答输出信号(O_RACK)G4的延迟版本。第二接口220中的读应答输出信号(O_RACK)G4通过长跳信道B10中的第四总线线路B21上的缓冲器Bu40、Bu41和Bu42传播，并且被输入至第一接口120中的触发器20。
G6是第一接口120中的接收器时钟输入信号(I_RCLK)，其为第二接口220中的有效负载接收器时钟输出信号(O_RCLK)G1的延迟版本。第二接口220中的有效负载接收器时钟输出信号(O_RCLK)G1通过长跳信道B10中的第五总线线路B22上的缓冲器Bu50、Bu51和Bu52传播，并且被输入至第一接口120中的时钟恢复单元26。
G7是基于读应答输入信号(I_RACK)G5的与恢复的接收器时钟RCLK1同步的读应答信号。
G8是通过第一接口120中的使能信号发生器22产生的远程读指针(RPTR_RMT)。当读增量信号G7B激活时远程读指针G8增加。
G3的0-6对应于本地读指针值，并且G8的0-6对应于远程读指针值。
可将有效负载接收器时钟输出信号(O_RCLK)G1提供至图2中的第二接口220的有效负载接收器240中的触发器54和60。可将接收器时钟输入信号(I_RCLK)G6提供至图2中的第一接口120的接收器140中的触发器20和远程读指针发生器24。如果接收器时钟输入信号G6在被提供至触发器20和远程读指针发生器24之前具有将被调整的时钟偏移，则可通过时钟恢复单元26恢复接收器时钟输入信号G6。
信号G1和G4可始于第二接口220，并且被延迟例如超过一个时钟周期，通过图4中的箭头AR2所示。箭头AR2所示的延迟会发生是由于基于温度或路由条件的布局路由延迟，所述路由条件诸如用于SoC 150中的布局路由的路由导体的长度、宽度、电阻或寄生电容。
当第二接口220在有效负载接收器240可读出FIFO存储器34的入口之一之前等待时，有效负载接收器时钟输出信号(O_RCLK)G1可停止触发；另外，有效负载接收器时钟输出信号(O_RCLK)G1可总是触发。第一接口120可通过以下方式恢复有效负载接收器时钟输出信号(O_RCLK)G1，即，经第五总线线路B22从接收到的时钟输入信号(I_RCLK)G6产生恢复的时钟RCLK1。
长跳信道L20可执行同步事务，以与发送器时钟输出信号(O_TCLK)F1同步地将写数据输出信号(O_WDATA)F6从第一接口120的发送器130发送至第二接口220中的有效负载贮存器230。短信道L10可操作异步事务，以将有效负载从第二接口220中的有效负载贮存器230传送至第二接口220中的多路复用器37。
长跳信道L20可执行同步事务，以与有效负载接收器时钟输出信号(O_RCLK)G1同步地将读应答输出信号(O_RACK)G4从第二接口220的有效负载接收器240传送至第一接口120中的接收器140。短信道L11可操作异步事务，以将远程读指针(RPTR_RMT)G8从第一接口120中的接收器140传送至第一接口120中的同步器16。
根据图1至图4的描述，与具有长异步传输线的异步接口相比，从长异步传输线到长同步传输线的改变可使得具有发送器电路100与接收器电路200之间的长跳信道的接口简单和有效。
参照图1，当第二IP 260作为主IP操作而第一IP 160作为从IP操作时，长跳信道B20可与长跳信道B10相同地操作。在这种情况下，第二接口220可包括发送器和接收器。第一接口120可包括有效负载贮存器和有效负载接收器。
如果SoC 150包括长跳信道B10和B20，则第一IP 160和第二IP 260可执行双向操作以传送有效负载。
图5是根据本发明构思的示例性实施例的异步接口电路的框图。
参照图5，异步接口电路115可包括第一接口124、第二接口222和双向长跳信道。双向长跳信道可包括第一长跳信道B10和第二长跳信道B20。
第一接口124可包括第一发送器130、作为接收器的第一读单元140、作为有效负载贮存器的第二写单元232和第二接收器242。
第二接口222可包括第二发送器132、作为接收器的第二读单元142、作为有效负载贮存器的第一写单元230和第一接收器240。
第一长跳信道B10可包括多条总线线路B11、B12、B13、B21和B22。图5中的所述多条总线线路B11、B12和B21可对应于图2中的总线线路B11、B12和B21。为了方便解释，图2中的总线线路B13和总线线路B22可分别发送图5中的第一接口时钟信号CLK1和第二接口时钟信号CLK2。
第二长跳信道B20可包括多个总线线路B11-1、B12-1、B13、B21-1和B22。图5中的多条总线线路B11-1、B12-1和B21-1可与图5中的总线线路B11、B12和B21相同地操作。
因此，第一长跳信道B10和第二长跳信道B20可共享总线线路B13和B22，以传送第一接口时钟信号CLK1和第二接口时钟信号CLK2。换句话说，共享总线线路B13和B22的长跳信道B10和B20可执行双向操作，以独立地传送有效负载。
而且，第二接口222中的第二读单元142和第一写单元230可共享作为时钟源的第一接口时钟信号CLK1。第一接口124中的第二写单元232和第一读单元140可共享作为时钟源的第二接口时钟信号CLK2。
第一接口124中的第一发送器130可将第一有效负载发送至第一写单元230，并且第一接口124中的第一读单元140可从第二接口222中的第一接收器240接收应答信号。
第二接口222中的第二发送器132可将第二有效负载发送至第二写单元232，并且第二接口222中的第二读单元142可从第一接口124中的第二接收器242接收应答信号。
根据图5，第一接口124和第二接口222中的至少一个可作为主接口或从接口操作。
图6是根据本发明构思的示例性实施例的SoC的框图。
参照图6，SoC 151可包括作为通过长跳信道B1和B2中的至少一个连接的功能块的发送器电路100a和接收器电路200a。虽然为了方便描述命名了发送器电路100a和接收器电路200a，但是发送器电路100a和接收器电路200a可互换地命名。
发送器电路100a可包括作为从IP的第一IP 160a和作为异步主接口AMI的第一接口124a。
接收器电路200a可包括作为主IP的第二IP 260a和作为异步从接口ASI的第二接口222a。
长跳信道B1和B2的每一个可包括有效负载信号、写使能信号、发送器时钟信号、接收器时钟信号和读应答信号。信道B1和B2可共享发送器时钟信号和接收器时钟信号。
第一接口124a可包括缓冲器单元232a，以便与由第二接口222a产生的发送器时钟同步地从第二接口222a接收有效负载。缓冲器单元232a可包括FIFO存储器。
第二接口222a可包括缓冲器单元230a，以便与由第一接口124a产生的发送器时钟同步地从第一接口124a接收有效负载。缓冲器单元230a可包括FIFO存储器。
第一IP 160a可通过总线B1a和B2b连接至第一接口124a。第一IP 160A可包括可分别为读信道或写信道的信道162(CHSA)和164(CHSB)。信道162(CHSA)和164(CHSB)可通过总线B1a和B2a与第一接口124a通信。
第一IP 160a可为具有由总线B1a和B2b连接的多个信道的存储器组件。多个信道162(CHSA)和164(CHSB)的每一个可为用于读或写的单向信道，或者可为用于读和写的双向信道。这里，存储器组件可为寄存器、易失性存储器(诸如SRAM或DRAM)、非易失性存储器(诸如NAND闪速存储器、NOR闪速存储器、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM))等。
第二IP 260a可通过总线B1b和B2a连接至第二接口222a。第二IP 260a可包括可分别控制从IP的信道261(CHMA)和262(CHMB)。信道261(CHMA)和262(CHMB)可通过总线B1b和B2a与第二接口222a通信。
第二IP 260a可为具有由总线B1b和B2a连接的多个信道的存储器控制器。多个信道261(CHMA)和262(CHMB)的每一个可为用于控制存储器组件的读或写的单向信道。
图7是示出根据本发明构思的示例性实施例的操作图2中的第一异步接口的方法的流程图。
参照图2，操作第一异步接口的方法可包括步骤：通过第一接口120发送写数据输出信号(O_WDATA)F6、写使能输出信号(O_WEN)F5和发送器时钟输出信号(O_TCLK)F1。
现在参照图2和图7，在步骤S710，第二接口220被配置为设置有效负载贮存器230以从第一接口120接收有效负载。
在步骤S720，第二接口220可通过总线线路B11从第一接口120接收有效负载F6，并通过有效负载贮存器230中的触发器30锁存有效负载F6。此外，第二接口220可通过总线线路B12和B13接收写使能输出信号F5和发送器时钟输出信号F1。总线线路B11、B12和B13可在长跳信道L20中，所述长跳信道L20在第一接口120与第二接口220之间具有长导体线路。
在步骤S730，时钟恢复单元38可通过调整接收到的有效负载与接收到的发送器时钟信号之间的时钟偏移来产生恢复的发送器时钟信号TCLK1，从而使得时钟偏移在最大可允许时钟偏移范围内。时钟恢复单元38可包括用于调整时钟偏移的DLL电路。
在步骤S740，基于在第二接口220中产生的远程写指针F12将接收到的有效负载存储在有效负载贮存器230中的FIFO存储器34中。远程写指针F12可为目标地址，以基于恢复的发送器时钟信号TCLK1和接收到的写使能信号选择FIFO存储器34的各个入口中的一个。
在步骤S750，可通过短信道L10将存储在FIFO存储器34中的有效负载异步地发送至有效负载接收器240。
因此，操作第一异步接口的方法可使得位于彼此相距较远的功能块之间的第一异步接口在电路复杂度和传送性能方面产生效果。
图8是示出根据本发明构思的示例性实施例的操作图2中的第二异步接口的方法的流程图；
参照图2，操作第二异步接口的方法可包括步骤：通过第一接口120接收接收器时钟输入信号(I_RCLK)G6和读应答输入信号(I_RACK)G5。
现在参照图2和图8，在步骤S810，第一接口120通过长跳信道L20从第二接口220接收接收器时钟输入信号G6和读应答输入信号G5。
在步骤S820，时钟恢复单元26可通过调整接收到的应答信号与接收到的接收器时钟信号之间的时钟偏移来产生恢复的接收器时钟信号RCLK1，从而使得时钟偏移在最大可允许时钟偏移范围内。时钟恢复单元26可包括用于调整时钟偏移的DLL电路。
在步骤S830，第一接口120中的触发器20可基于读应答输入信号(I_RACK)G5产生与恢复的接收器时钟信号RCLK1同步的读应答信号G7。使能信号发生器22可基于与恢复的接收器时钟信号RCLK1同步的读应答信号G7产生读增量信号G7B。
在步骤S840，可通过短信道L11将读增量信号G7B异步地发送至第一接口120中的发送器130。
因此，操作第二异步接口的方法可使得位于彼此相距较远的功能块之间的第二异步接口在电路复杂度和传送性能方面产生效果。
当在SoC中实现了图1至图6的本发明构思的示例性实施例时，可使用静态时序分析(STA)以满足数字逻辑时序终止(sign-off)条件。设计师可调整布局元件平面布置(layout floor planning)以将长跳信道L20以及短信道L10和L11布置在SoC的布局中的正确位置，以符合针对速度和功耗的设计规格。
当可在最大可允许范围内调整接收到的发送器时钟信号F9与接收到的有效负载F8之间的时钟偏移时，接收到的发送器时钟信号F9可用作恢复的发送时钟信号，而不用执行时钟恢复处理。
当可在最大可允许范围内调整接收到的接收器时钟信号G6与接收到的应答信号G5之间的时钟偏移时，接收到的接收器时钟信号G6可用作恢复的接收器时钟信号，而不用执行时钟恢复处理。
图9是根据本发明构思的示例性实施例的SoC的框图。
参照图9，SoC 1000可包括多个主IP 600、601和602、片上网络(on-chip network)500、多个从IP 700和701以及存储器交叉存取装置(下文中称作MID)105和106。
主IP 600、601和602可为CPU、编码器和解码器(CODEC)、显示器、图像传感器等。从IP 700和701可为存储器映射装置。
片上网络500可为用于在SoC 1000中管理数据和控制流的网络接口。可将片上网络500实现在SoC 1000的相同衬底上或者实现在多于一个芯片上。
MID 105和106的每一个可连接在三个主IP 600、601和602的每一个与两个从IP700和701的每一个之间，并且可基于控制信息将读/写请求从主IP 600至602分配至从IP700和701。片上网络500可将三个主IP 600、601和602连接至MID 105和106的每一个。
参照图9，SoC 1000可根据修改的高级可扩展接口(MAXI)总线协议操作。换句话说，可使用为发送器时钟和接收器时钟提供有效负载和响应信号的异步握手特征，以使得总线协议在长跳信道中有效地操作。这里，为了性能和复杂度方面的效果，将发送器侧的FIFO存储器移动至接收器侧。而且，该异步接口可应用于其它总线协议，诸如AXI、高级高性能总线(AHB)、高级外围总线(APB)和高级微控制器总线架构(AMBA)中的高级系统总线(ASB)等。通过增加诸如发送器时钟、接收器时钟、使能信号和应答信号的各个信号中的任一个，可将任何同步总线协议修改为涵盖长跳信道中的异步总线接口的总线协议。
当主IP 600至602中的一个需要访问从IP 700和701中的一个时，其中被访问的从IP 700和701中的一个可在与主IP 600至602中的一个的时钟域不同的时钟域中操作，MID105和106的每一个可根据MAXI协议操作。
在不同的时钟域中在AXI协议下操作的两个功能块(例如，第一主IP 600和第一从IP 700)之间的异步接口的情况下，通过将所述两个功能块各自的时钟信号发送至所述两个功能块中的另一个，所述两个功能块可在MAXI协议下操作。
连接至片上网络500或MID 105和106的MAXI信道的数量不限于两个或三个，而是可根据连接至片上网络500或MID 105和106的主IP和从IP的数量为一个或多于三个。
当MAXI信道中的一个是长跳信道时，图2中的异步接口电路105可为图9中的SoC1000的MID 105和/或106。图2中的异步接口电路105可被包括在图9中的SoC 1000的片上网络500中。
图10是根据本发明构思的示例性实施例的存储器交叉存取装置的框图。
参照图10，MID 105可包括三个从接口220(SI0)、221(SI1)、222(SI2)、两个主接口120(MI0)和121(MI1)以及交叉开关140。接口120(MI0)、121(MI1)、220(SI0)、221(SI1)和222(SI2)可根据MAXI协议操作。
为了方便描述，基于数据流的所有权，将连接至主IP的接口称作从接口，将连接至从IP的接口称作主接口。
从接口220(SI0)、221(SI1)和222(SI2)可连接至片上网络500。主接口120(MI0)和121(MI1)可连接至从IP 700和701。从接口220(SI0)、221(SI1)和222(SI2)以及主接口120(MI0)和121(MI1)可通过交叉开关140彼此连接。
从接口中的一个(例如，220(SI0))以及主接口中的一个(例如，120(MI0))可通过异步长跳信道连接。从接口220(SI0)可包括用于存储从从IP 700发送的读数据的FIFO存储器。主接口120(MI0)可包括用于存储从(图9的)主IP 600发送的写数据的FIFO存储器。
异步长跳信道可通过交叉开关140连接在从接口220(SI0)与主接口120(MI0)之间。可通过图1至图9描述的MAXI总线协议设计异步长跳信道。
虽然通过提供与读/写数据同步的时钟信号同步地执行从接口220(SI0)与主接口120(MI0)之间的读/写数据传送，但是异步地执行(图9的)主IP 600与(图9的)从IP 700之间的读/写数据传送。如图1至图9所述，接收到的读/写数据通过短信道异步地发送至主IP600或从IP 700。
通过提供读或写数据和应答信号的发送器来提供时钟信号。应答信号可响应于读/写数据在从接口220(SI0)与主接口120(MI0)之间发送，并与读/写数据异步。
交叉开关140可分配由主IP 600至603发起的读/写请求以及主IP 600至603与从IP 700至701之间的读/写数据。
因此，通过在图9和图10中描述的SoC 1000中利用AXI总线协议和具有MID 105和106的片上网络，图2中的异步接口电路105可应用于SoC 1000。
图11是根据本发明构思的示例性实施例的多个MAXI信道的框图。
MAXI总线协议包括用于读操作的读地址信道(下文中称作AR-信道)和读数据信道(下文中称作R-信道)、写地址信道(下文中称作AW-信道)、写数据信道(下文中称作W-信道)和写响应信道(下文中称作B-信道)。
AR-信道可将具有读地址使能信号(ARVALID)的读地址(ARADDR)从主机发送至从机。然后，AR-信道可将应答信号(ARREADY)从从机发送至主机。
R-信道可将具有读数据使能信号(RVALID)的读数据(RDATA)从从机发送至主机。然后，R-信道可将应答信号(RREADY)从主机发送至从机。
AW-信道可将具有写地址使能信号(AWVALID)的写地址(AWADDR)从主机发送至从机。然后，AW-信道可将应答信号(AWREADY)从从机发送至主机。
W-信道可将具有写使能信号(WVALID)的写数据(WDATA)从主机发送至从机。然后，W-信道可将应答信号(WREADY)从从机发送至主机。
B-信道可将具有响应使能信号(BVALID)的写完成的响应(BRESP)从从机发送至主机。然后，B-信道可将应答信号(BREADY)从主机发送至从机。
AW-信道可包括AWID(写地址ID)、AWADDR(写地址)、AWLEN(脉冲长度)、AWSIZE(脉冲大小)，AWBURST(脉冲类型)、AWVALID(写地址/控制有效)和AWREADY(写地址/控制接受)。
W-信道可包括WID(写数据ID)、WDATA(写数据)、WSTRB(写选通)、WLAST(脉冲中的最后一个写传送)、WVALID(写数据有效)和WREADY(写数据接受)。
B-信道可包括BID(写数据ID)、BRESP(写响应)、BVALID(写响应有效)和BREADY(写响应接受)。
AR-信道可包括ARID(读地址ID)、ARADDR(读地址)、ARLEN(脉冲长度)、ARSIZE(脉冲大小)、ARBURST(脉冲类型)、ARVALID(读地址/控制有效)和ARREADY(读地址/控制接受)。
R-信道可包括RID(读数据ID)、RDATA(读数据)、RRESP(读响应)、RLAST(脉冲中的最后一个读传送)、RVALID(读数据有效)和RREADY(读数据接受)。
AR-信道、R-信道、AW-信道、W-信道和B-信道的每一个可为异步长跳信道，并且可独立地位于主机与从机之间，并且可共享主机时钟MI_CLK和从机时钟SI_CLK。
因此，AR-信道可连接至FIFO存储器(例如，读地址缓冲区队列)，以存储通过AR-信道发送的读地址。R-信道可连接至FIFO存储器(例如，读数据缓冲区队列)，以存储通过R-信道发送的读数据。AW-信道可连接至FIFO存储器(例如，写地址缓冲区队列)，以存储通过AW-信道发送的写地址。W-信道可连接至FIFO存储器(例如，写数据缓冲区队列)，以存储通过W-信道发送的写数据。B-信道可连接至FIFO存储器(例如，响应缓冲区队列)，以存储通过B-信道发送的响应。图12将提供关于作为缓冲区队列的FIFO存储器的细节。
MAXI协议的信道中的有效信号和就绪信号可对应于图1和图6中的信道中的使能信号和应答信号。例如，图2中的总线线路B11和总线线路B21可分别对应于W-信道的WDATA和WREADY。
异步长跳信道可包括用于写操作的AW-信道、W-信道和B-信道，以及用于读操作的AR-信道和R-信道。
异步长跳信道可包括具有用于读操作和写操作的主机时钟MI_CLK和从机时钟SI_CLK的时钟信道CK-信道。例如，图2中的总线线路B11和总线线路B21可分别对应于W-信道和B-信道。
图12是示出根据本发明构思的示例性实施例的SoC中的主接口和从接口之间的事务的框图。
SoC可包括通过AR-信道、R-信道、AW-信道、W-信道或B-信道连接的从接口220和主接口120。
主接口120可包括用于AR-信道的读地址FIFO存储器AR-FIFO，以从从接口220接收读地址。从接口220可包括用于R-信道的读数据FIFO存储器R-FIFO，以从主接口120接收读数据。
主接口120还可包括用于AW-信道的写地址FIFO存储器AW-FIFO，以从从接口220接收写地址。主接口120还可包括用于W-信道的写数据FIFO存储器W-FIFO，以从从接口220接收写数据。从接口220还可包括用于B-信道的响应FIFO存储器B-FIFO，以从主接口120接收响应。
参照图12，在主接口120与从接口220之间，可通过利用AR-信道(CH1)和R-信道(CH2)执行读事务，并且可通过利用AW-信道(CH10)、W-信道(CH20)和B-信道(CH30)执行写事务。
读事务和写事务可包括具有主机时钟MI_CLK和从机时钟SI_CLK的CK-信道。AR-信道、R-信道、AW-信道、W-信道和B-信道可共享主机时钟MI_CLK和从机时钟SI_CLK。
在读事务中，从接口220可通过AR-信道将读地址和控制信息发送至主接口120，以发送读请求。读地址可在主接口120中的AR-FIFO中存储或排队。响应于读请求，主接口120可通过R-信道将读数据传送至从接口220。读数据可在从接口220中的R-FIFO中存储或排队。
在读事务中，AR-信道和R-信道的每一个可为异步长跳信道。
参照图11和图12，作为使能信号的ARVALID信号和作为有效负载的ARADDR信号可通过AR-信道与主机时钟MI_CLK同步地从从接口220发送至主接口120。作为应答信号的ARREADY信号可通过AR-信道与从机时钟SI_CLK同步地从主接口120发送至从接口220。AR-信道可利用ARADDR信号发送控制信息。ARADDR信号、ARVALID信号和ARREADY信号可分别对应于图2中的总线线路B11、B12和B21。主机时钟MI_CLK和从机时钟SI_CLK可分别对应于图2中的总线线路B22和B13。
作为使能信号的RVALID信号和作为有效负载的RDATA信号可通过R-信道与从机时钟SI_CLK同步地从主接口120发送至从接口220。作为应答信号的RREADY信号可通过R-信道与主机时钟MI_CLK同步地从从接口220发送至主接口120。RDATA信号、RVALID信号和RREADY信号可分别对应于图2中的总线线路B11、B12和B21。主机时钟MI_CLK和从机时钟SI_CLK可分别对应于图2中的总线线路B22和B13。
另一方面，异步长跳信道可包括用于读操作的AR-信道、R-信道和CK-信道。
AR-信道可与CK-信道的主机时钟MI_CLK同步地发送具有使能信号(例如，ARVALID或AREN)的有效负载(例如，ARADDR、ARID、ARSIZE等)。R-信道可与从机时钟SI_CLK同步地发送具有读数据(例如，RDATA)的应答信号(例如，RVALID或RSTRB)。
在写事务中，AW-信道、W-信道和B-信道的每一个可为异步长跳信道。
参照图11和图12，可将作为使能信号的AWVALID信号和作为有效负载的AWADDR信号通过AW-信道与主机时钟MI_CLK同步地从从接口220发送至主接口120。可将作为应答信号的AWREADY信号通过AW-信道与从机时钟SI_CLK同步地从主接口120发送至从接口220。AW-信道可利用AWADDR信号发送控制信息。AWADDR信号、AWVALID信号和AWREADY信号可分别对应于图2中的总线线路B11、B12和B21。主机时钟MI_CLK和从机时钟SI_CLK可分别对应于图2中的总线线路B22和B13。
可将作为使能信号的WVALID信号和作为有效负载的WDATA信号通过W-信道与主机时钟MI_CLK同步地从从接口220发送至主接口120。可将作为应答信号的WREADY信号通过W-信道与从机时钟SI_CLK同步地从主接口120发送至从接口220。W-信道可利用WADDR信号发送控制信息。WADDR信号、WVALID信号和WREADY信号可分别对应于图2中的总线线路B11、B12和B21。主机时钟MI_CLK和从机时钟SI_CLK可分别对应于图2中的总线线路B22和B13。
可将作为使能信号的BVALID信号和作为有效负载的BRESP信号通过B-信道与从机时钟SI_CLK同步地从主接口120发送至从接口220。可将作为应答信号的BREADY信号通过B-信道与主机时钟MI_CLK同步地从从接口220发送至主接口120。BRESP信号、BVALID信号和BREADY信号可分别对应于图2中的总线线路B11、B12和B21。主机时钟MI_CLK和从机时钟SI_CLK可分别对应于图2中的总线线路B22和B13。
另一方面，异步长跳信道可包括用于读操作的AW-信道、W-信道、B-信道和CK-信道。
AW-信道可与CK-信道的主机时钟MI_CLK同步地发送具有第一使能信号(例如，AWVALID、AWEN)的第一有效负载(例如，AWADDR、AWID、AWSIZE等)。W-信道可与CK-信道的主机时钟MI_CLK同步地发送具有第二使能信号(例如，WVALID或WEN)的第二有效负载(例如，WDATA、WID、WSTRB等)。B-信道可与从机时钟SI_CLK同步地发送应答信号(例如，BRESP)。
图13是根据本发明构思的示例性实施例的SoC的框图。
参照图13，SoC 1300可包括多个主机260a、多个从机160a和连接至所述多个主机260a和所述多个从机160a的总线系统105a。SoC 1300可实现为包括在封装件中的芯片。
多个主机260a可包括第一主机20-1、第二主机20-2、第三主机20-3和第四主机20-4。多个从机160a可包括第一从机40-1、第二从机40-2、第三从机40-3和第四从机40-4。为了有效地解释，主机和从机的数量为四个，然而，主机和从机的数量不限于此。
总线系统105a可包括优先级控制器31和总线开关33。优先级控制器31可控制多个主机260a与多个从机160a之间的接口连接的优先级。优先级控制器31可从多个主机260a和多个从机160a接收用于读/写操作的多个总线请求，并管理对各个总线请求服务的优先级。
总线开关33可包括第一从接口33-1(SI1)、第二从接口33-2(SI2)、第三从接口33-3(SI3)、第四从接口33-4(SI4)、第一主接口33-5(MI1)、第二主接口33-6(MI2)、第三主接口33-7(MI3)和第四主接口33-8(MI4)。
总线开关33可基于由优先级控制器31产生的优先级信息和由主机260a中的一个产生的目标地址将多个主机260a中的至少一个连接至多个从机160a中的至少一个。总线开关33可通过连接至多个主机260a中的选择的至少一个的从接口33-1至33-4之一和连接至多个从机160a中的选择的至少一个的主接口33-5至33-8之一将多个主机260a中的选择的至少一个连接至多个从机160a中的选择的至少一个。在多个主机和多个从机之间无竞争或抵触的情况下，总线开关33可支持多个主机同时访问多个从机。
可根据AMBA3或AMBA4协议或握手总线协议设计总线子系统。
根据图13中的本发明构思的示例性实施例，总线系统105a中的主机260a与从机160a之间的连接(图13中的虚线)中的至少一个可为异步长跳信道。通过提供图9和图12中描述的主机MI_CLK和从机时钟SI_CLK，就电路复杂度、性能和功耗而言，可有效地设计总线开关33，如图1和图12所述。
主机20-1至20-4的每一个可为在SoC 1300中实现的微处理器或图形处理器。SoC1300可为集成电路，并且可实现在诸如移动电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)等的各种移动装置中。SoC 1300可实现在信息技术(IT)装置或便携式电子装置中。
图14是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图。
参照图14，数据处理系统2000可包括SoC 150、天线201、射频(RF)收发器203、输入装置205和显示器207。SoC 150可为图1所示的SoC 150。
RF收发器203可通过天线201接收和发送无线信号。RF收发器203可将接收到的无线信号转换为可被SoC 150处理的信号。
SoC 150可处理从RF收发器203输出的信号，并且将经处理的信号传送至显示器207。另外，RF收发器203可将通过SoC 150产生的信号转换为无线信号，并将无线信号通过天线201传送至外部装置。
将数据或用于控制SoC 150的控制信息输入SoC 150中的输入装置205可为诸如触摸板、计算机鼠标、键区或键盘的点装置。
数据处理系统2000可包括SoC 150中的异步长跳信道，并且可降低设计复杂度和功耗。
图15是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图。
参照图15，可在PC、网络服务器、平板PC、上网本、电子阅读器、PDA、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中实现数据处理系统3000。
数据处理系统3000可包括SoC 150、存储器装置301、用于控制存储器装置301的数据处理的存储器控制器302、显示器303和输入装置304。
输入装置304可将输入信号转换为数据，并将数据传送至SoC 150或存储器控制器302。
SoC 150可接收从输入装置304输入的数据。数据可在SoC 150的控制下被显示或存储在存储器装置301中。存储在存储器装置301中的数据可在存储器控制器302的控制下通过显示器303显示。
SoC 150可整体控制数据处理系统3000并管理存储器控制器302的操作。存储器控制器302可实现在SoC 150中，或设计为分离的组件。
根据图1至图13中的本发明构思的示例性实施例，数据处理系统3000可包括SoC150中的异步长跳信道，并且可降低设计复杂度和功耗。
图16是包括根据本发明构思的示例性实施例的SoC的数据处理系统的框图。
参照图16，数据处理系统4000可实现在例如数码相机、具有相机模块的移动电话或智能电话的图像处理装置中。
数据处理系统4000可包括SoC 150、存储器装置401、用于控制存储器装置401的数据处理的存储器控制器402、显示器404和图像传感器403。
图像传感器403可将光学图像数据转换为数字图像数据，并将数字图像数据传送至SoC 150或存储器控制器402。
SoC 150可接收从图像传感器403输入的数字图像数据。数字图像数据可在SoC150的控制下被显示或存储在存储器装置401中。存储在存储器装置401中的数字图像数据可在存储器控制器402的控制下通过显示器404显示。
SoC 150可整体控制数据处理系统4000并管理存储器控制器402的操作。存储器控制器402可实现在SoC 150中，或设计为分离的组件。
根据图1至图13中的本发明构思的示例性实施例，数据处理系统4000可包括SoC150中的异步长跳信道，并且可降低设计复杂度和功耗。
图17是包括根据本发明构思的示例性实施例的SoC的计算机系统的框图。
参照图17，计算机系统5000可包括多个非易失性存储器装置501、存储器装置503、用于控制存储器装置501和存储器装置503的操作的存储器控制器502和用于将通过存储器装置501和主机504处理的数据存储在存储器装置503中的SoC 150。
多个非易失性存储器装置501可为诸如NAND存储器和NOR存储器的非易失性存储器。存储器装置503可包括诸如DRAM和SRAM的易失性存储器或者诸如磁阻式随机存取存储器(MRAM)的非易失性存储器。
存储器控制器502可根据通信协议与外部装置接口连接，所述通信协议诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。
多个非易失性存储器装置501可通过多个存储器信道连接至存储器控制器502。所述多个非易失性存储器组件501的每一个可按照以下装置实现：NAND闪速存储器、电可擦除可编程只读存储器(EEPROM)、MRAM、自旋转移矩MRAM、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、被称作奥氏统一存储器(OUM)的PRAM、电阻式RAM(RRAM或ReRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮置栅极存储器(NFGM)、全息存储器、分子电子存储器装置或者绝缘体电阻变化存储器。
多个非易失性存储器装置501和存储器装置503的每一个可封装在各种封装件中，所述封装件诸如层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫组件芯片、华夫形式芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、塑料四方扁平封装(PQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等。
根据图1至图13中的本发明构思的示例性实施例，计算机系统5000可包括SoC 150中的异步长跳信道，并且可降低设计复杂度和功耗。
计算机系统5000可实现在以下装置中：超移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、网络平板、平板计算机、无绳电话、移动电话、智能电话、电子书、PMP、便携式游戏机、导航系统、黑盒子、数码相机、数字多媒体广播(DMB)播放器、三维电视机、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、用于数据中心的存储介质、无线收发器/接收器系统、用于家庭网络、计算机网络、远程信息处理网络的各种电子装置或组件之一、射频识别(RFID)装置、计算系统等。
虽然已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可对其作出各种形式和细节上的修改。

Claims (18)

1.一种移动系统，包括：
第一接口，其被配置为通过第一信道以第一传输速率与第一时钟信号同步地发送有效负载；以及
第二接口，其包括：
有效负载贮存器，其连接到所述第一信道并且被配置为与所述第一时钟信号同步地从所述第一信道接收所述有效负载；以及
有效负载接收器，其连接到所述有效负载贮存器并且被配置为通过第二信道以第二传输速率与第二时钟信号同步地从所述有效负载贮存器接收所述有效负载，
其中，所述第二信道的长度比所述第一信道的长度短，并且所述第一时钟信号与所述第二时钟信号异步，
其中，当通过所述第一信道将所述有效负载从所述第一接口发送到所述第二接口时，将使能信号从所述第一接口发送到所述第二接口，
其中，所述第一接口包括本地写指针发生器，其被配置为基于所述使能信号增加本地写指针，并且所述第二接口包括远程写指针发生器，其被配置为基于从所述第一接口接收到的有效负载或使能信号增加远程写指针。
2.根据权利要求1所述的移动系统，其中，所述第一信道包括：
第一总线线路，其被配置为传送所述第一时钟信号；
第二总线线路，其被配置为传送所述有效负载；以及
第三总线线路，其被配置为传送所述使能信号，其中，所述第一总线线路、所述第二总线线路和所述第三总线线路中的至少一个的长度大于2000μm。
3.根据权利要求1所述的移动系统，其中，所述第一信道包括：
第一总线线路，其被配置为传送所述第一时钟信号；
第二总线线路，其被配置为传送所述有效负载；以及
第三总线线路，其被配置为传送所述使能信号，其中，所述第一总线线路、所述第二总线线路和所述第三总线线路中的至少一个具有至少三个缓冲器。
4.一种移动系统，包括：
第一接口，其被配置为通过第一信道以第一传输速率与第一时钟信号同步地发送有效负载；以及
第二接口，其包括：
有效负载贮存器，其连接到所述第一信道并且被配置为与所述第一时钟信号同步地从所述第一信道接收所述有效负载；以及
有效负载接收器，其连接到所述有效负载贮存器并且被配置为通过第二信道以第二传输速率与第二时钟信号同步地从所述有效负载贮存器接收所述有效负载，
其中，所述第二信道的长度比所述第一信道的长度短，并且所述第一时钟信号与所述第二时钟信号异步，
其中，当通过所述第一信道将所述有效负载从所述第一接口发送到所述第二接口时，将使能信号从所述第一接口发送到所述第二接口，
其中，当所述有效负载接收器通过所述第二信道从所述有效负载贮存器接收所述有效负载时，所述第二接口通过第三信道传送与所述第二时钟信号同步的应答信号。
5.根据权利要求4所述的移动系统，其中，所述第二接口包括本地读指针发生器，其被配置为基于在所述有效负载接收器处接收的有效负载增加本地读指针，并且所述第一接口包括远程读指针发生器，其被配置为基于所述应答信号增加远程读指针。
6.根据权利要求4所述的移动系统，其中，所述第三信道包括：
第四总线线路，其被配置为传送所述第二时钟信号；以及
第五总线线路，其被配置为传送所述应答信号，其中，所述第四总线线路和所述第五总线线路中的至少一个具有至少三个缓冲器。
7.一种知识产权装置，包括：
第一信道，其被配置为与具有第一频率的第一时钟信号同步地接收来自第一接口的有效负载；
有效负载贮存器，其连接到所述第一信道并且被配置为与所述第一时钟信号同步地存储所述有效负载；
第二信道，其被配置为从所述有效负载贮存器接收所述有效负载；
有效负载接收器，其被配置为通过所述第二信道与第二时钟信号同步地接收所述有效负载，所述有效负载贮存器和所述有效负载接收器被包括在第二接口中，并且所述第一时钟信号与所述第二时钟信号异步；以及
第三信道，其被配置为发送所述第二时钟信号和从所述有效负载接收器接收到的与所述第二时钟信号同步的应答信号。
8.根据权利要求7所述的知识产权装置，其中，所述有效负载接收器通过所述第一信道接收所述有效负载的写使能信号。
9.根据权利要求8所述的知识产权装置，其中，所述写使能信号对应于根据高级可扩展接口总线协议的写数据有效信号。
10.根据权利要求9所述的知识产权装置，其中，所述应答信号对应于根据所述高级可扩展接口总线协议的写数据就绪信号。
11.一种系统芯片，包括：
第一接口；
第二接口；
第三接口；
第一信道，其连接在所述第一接口和所述第二接口之间；
第二信道，其连接在所述第一接口和所述第三接口之间；以及
时钟信道，其具有第一时钟信号、第二时钟信号以及第三时钟信号，所述第一时钟信号连接在所述第一接口与所述第二接口和所述第三接口中的至少一个之间，所述第二时钟信号连接在所述第一接口与所述第二接口之间，所述第三时钟信号连接在所述第一接口与所述第三接口之间，
其中，所述第一接口被配置为通过所述第一信道以第一传输速率与所述第一时钟信号同步地发送有效负载，
所述第二接口包括：
有效负载贮存器，其连接到所述第一信道并且被配置为与所述第一时钟信号同步地从所述第一信道接收所述有效负载；以及
有效负载接收器，其连接到所述有效负载贮存器并且被配置为通过第三信道以第二传输速率与第四时钟信号同步地从所述有效负载贮存器接收所述有效负载，
其中，所述第一时钟信号与所述第四时钟信号异步。
12.根据权利要求11所述的系统芯片，还包括：
第一主知识产权，其连接到所述第一接口；
第一从知识产权，其连接到所述第二接口；以及
第二从知识产权，其连接到所述第三接口。
13.根据权利要求12所述的系统芯片，其中，所述第一信道和所述第二信道根据基于高级可扩展接口总线协议的通信协议操作。
14.根据权利要求13所述的系统芯片，其中，将第一数据信号和第一使能信号与所述第一时钟信号同步地从所述第一接口发送到所述第二接口和所述第三接口中的至少一个。
15.根据权利要求14所述的系统芯片，其中，将第二数据信号和第二使能信号与所述第二时钟信号同步地从所述第二接口发送到所述第一接口，或者，将第三数据信号和第三使能信号与所述第三时钟信号同步地从所述第三接口发送到所述第一接口。
16.根据权利要求15所述的系统芯片，其中，将第一应答信号与所述第一时钟信号同步地从所述第一接口发送到所述第二接口和所述第三接口中的至少一个。
17.根据权利要求16所述的系统芯片，其中，将第二应答信号与所述第二时钟信号同步地从所述第二接口发送到所述第一接口，或者，将第三应答信号与所述第三时钟信号同步地从所述第三接口发送到所述第一接口。
18.根据权利要求12所述的系统芯片，其中，所述第一接口包括本地写指针发生器，并且所述第二接口和所述第三接口中的至少一个包括远程写指针发生器。
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