KR102607349B1 - 온도 효과 역전 현상을 이용하는 네트워크 온 칩 - Google Patents

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Abstract

본 발명의 실시 예에 따른 네트워크 온 칩은, 마스터 장치의 요청 신호를 제 1 내지 제 3 파이프라인 단들에 의하여 처리하는 마스터 네트워크 인터페이스, 처리된 요청 신호에 응답하여, 슬레이브 장치의 응답 신호를 제 4 내지 제 6 파이프라인 단들에 의하여 처리하는 슬레이브 네트워크 인터페이스, 및 중재기에 의하여 마스터 네트워크 인터페이스와 슬레이브 네트워크 인터페이스 사이에서 처리된 요청 신호 및 처리된 응답 신호를 중재하는 스위치를 포함할 수 있다.

Description

온도 효과 역전 현상을 이용하는 네트워크 온 칩{NETWORK ON CHIP USING TEMPERATURE EFFECT INVERSION}
본 발명은 전자 회로에 관한 것으로, 더욱 상세하게는 온도 효과 역전을 이용하는 네트워크 온 칩에 관한 것이다.
최근, 시스템 온 칩(system on chip; SoC)에 집적되는 하드웨어 모듈(Intellectual Property: IP)의 수가 급격히 증가하고 있다. 따라서, 하드웨어 모듈들을 연결해주는 커뮤니케이션 아키텍처의 중요성도 높아지고 있다. 시스템-온-칩에서는 버스(Bus)를 시스템-온-칩 내부의 인터커넥터로 사용하였다. 하지만, 버스의 데이터 교환 프로토콜은 데이터 전송 속도 및 처리량에 있어서 한계를 보이고 있다. 이러한 한계에 대한 돌파구로 하드웨어 모듈의 급격한 증가에도 높은 확장성을 제공하는 네트워크 온 칩(network on chip; NoC)이 제안되었고, 점차 일반화되고 있다.
하지만, 하드웨어 모듈의 증가에 따른 커뮤니케이션 처리량도 증가함에 따라 네트워크 온 칩이 사용하는 전력량은 전체 단일 칩 시스템의 30~40%나 되는 것으로 알려져 있다. 따라서, 시스템의 소모 전력을 줄이기 위해 네트워크-온-이 소모하는 전력을 줄이는 것이 중요한 이슈로 떠오르고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 온도-효과-역전 현상을 이용하는 네트워크 온 칩을 제공할 수 있다.
본 발명의 실시 예에 따른 네트워크 온 칩은, 마스터 장치의 요청 신호를 제 1 내지 제 3 파이프라인 단들에 의하여 처리하는 마스터 네트워크 인터페이스, 처리된 요청 신호에 응답하여, 슬레이브 장치의 응답 신호를 제 4 내지 제 6 파이프라인 단들에 의하여 처리하는 슬레이브 네트워크 인터페이스, 및 중재기에 의하여 마스터 네트워크 인터페이스와 슬레이브 네트워크 인터페이스 사이에서 처리된 요청 신호 및 처리된 응답 신호를 중재하는 스위치를 포함할 수 있다.
예를 들어, 제 1 파이프라인 단은 요청 신호의 전송을 위하여 요청 신호의 프로토콜을 변환하는 변환기, 제 2 파이프라인 단은 요청 신호에 포함된 쓰기 데이터의 비트 폭을 확장하는 폭 확장기를 포함하고, 그리고 제 3 파이프라인 단은 쓰기 데이터를 패킷화하는 패킷화기를 포함할 수 있다.
예를 들어, 마스터 네트워크 인터페이스는 제 7 내지 제 9 파이프라인 단들을 더 포함하되, 제 7 파이프라인 단은 응답 신호에 포함된 읽기 데이터를 역패킷화하는 역패킷화기를 포함하고, 제 8 파이프라인 단은 읽기 데이터의 비트 폭을 축소하는 폭 축소기를 포함하고, 그리고 제 9 파이프라인 단은 마스터 장치와의 정합을 위하여 응답 신호의 프로토콜을 변환하는 변환기를 포함할 수 있다.
예를 들어, 제 4 파이프라인 단은 패킷화된 쓰기 데이터를 역패킷화하는 역패킷화기, 제 5 파이프라인 단은 쓰기 데이터의 비트 폭을 축소하는 폭 축소기를 포함하고, 그리고 제 6 파이프라인 단은 슬레이브 장치와의 정합을 위하여 요청 신호의 프로토콜을 변환하는 변환기를 포함할 수 있다.
예를 들어, 스위치는 입력 블록을 포함하고, 그리고 입력 블록은: 요청 신호를 저장하는 버퍼, 및 요청 신호의 순서를 결정하기 위한 룩업 테이블을 포함할 수 있다.
예를 들어, 스위치는 출력 블록을 더 포함하고, 그리고 출력 블록은: 요청 신호의 상기 순서에 따라 상기 요청 신호를 출력하는 멀티플렉서, 및 중재기를 포함할 수 있다.
예를 들어, 마스터 장치는 RISC(Reduced instruction set computer)-V 코어, SRAM(Static random-access memory) 중 어느 하나일 수 있다.
예를 들어, 슬레이브 장치는 UART(universal asynchronous receiver-transmitter) 장치, SPI(serial peripheral interface) 장치, 및 I2C(inter-integrated circuit) 장치 중 어느 하나일 수 있다.
예를 들어, 요청 신호의 프로토콜은 AXI(Advanced Extensible Interface), AHB(Advanced High-performance Bus), 및 APB(Advanced Peripheral Bus)에 대응하는 프로토콜들 중 어느 하나일 수 있다.
예를 들어, 응답 신호의 프로토콜은 AXI, AHB, 및 APB에 대응하는 프로토콜들 중 어느 하나일 수 있다.
본 발명의 실시 예에 따른 네트워크 온 칩은 온도-효과-역전 현상에 적합하게 설계됨으로써 성능을 그대로 유지하면서도 소모 전력을 줄일 수 있다.
도 1 및 도 2는 온도 효과 역전 현상을 보여주는 그래프들이다.
도 3은 본 발명의 실시 예에 따른 시스템 온 칩을 나타내는 블록도이다.
도 4는 도 3의 네트워크 온 칩을 나타내는 블록도이다.
도 5는 도 3의 마스터 네트워크 인터페이스를 좀 더 상세하게 나타내는 블록도이다.
도 6는 도 3의 슬레이브 네트워크 인터페이스를 좀 더 상세하게 나타내는 블록도이다.
도 7은 도 4의 스위치를 좀 더 상세하게 나타내는 블록도이다.
도 8은 도 7의 입력 블록을 좀 더 상세하게 나타내는 블록도이다.
도 9은 도 7의 출력 블록을 좀 더 상세하게 나타내는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1 및 도 2는 온도 효과 역전 현상(temperature effect inversion; TEI)을 보여주는 그래프들이다. 구체적으로, 도 1은 온도와 반도체 회로의 지연의 관계를 예시적으로 보여주는 그래프이고, 그리고 도 2는 온도와 반도체 회로에서의 전력의 크기 관계를 예시적으로 보여주는 그래프이다.
온도 효과 역전 현상은 반도체 회로에서 온도와 지연 간의 관계가 일반적으로 알려진 것과 정반대로 나타나는 현상을 의미한다. 일반적으로 온도 효과 역전(TEI) 현상은 MOSFET 기반, 그리고 1V 이하의 초저전압(ultra low voltage; ULV)으로 구동되는 회로 또는 차세대 반도체 공정인 FinFET(Fin-Field Effect Transistor) 기반의 회로에서 발생한다. 일반적인 회로에서는 온도가 높아질수록 지연이 증가하여 회로의 속도가 낮아진다. 하지만, 상술한 초저전압 회로나 FinFET 회로에서는 온도가 높아질수록 지연이 줄어들고, 그 결과로 회로의 속도가 증가하는 현상이 발생한다. 본 발명에서는 이러한 온도-효과-역전(TEI) 현상이 네트워크 온 칩(network on chip; NoC)의 성능의 감소 없이도 저전력화를 구현하기 위한 대안으로 사용될 것이다.
도 1을 참조하면, 회로의 구동 전압(Vdd)별 온도와 지연의 상대적 특징을 복수의 곡선들(C11, C12, C13, C14)로 도시하였다. 구동 전압(Vdd=0.35V)에서 온도에 따른 지연의 크기를 도시한 곡선(C11)을 참조하면, 100℃ 이상의 온도에서는 온도에 따른 지연의 크기 변화가 거의 관찰되지 않는다. 하지만, 25℃ 이하에서는 상대적으로 온도에 변화에 따른 지연의 크기 변화는 커진다. 구동 전압(Vdd=0.40V)에서 온도에 따른 지연의 크기를 도시한 곡선(C12)을 참조하면, 50℃ 이하의 온도에서는 온도에 따른 지연의 크기 변화가 관찰된다. 이러한 특성은 구동 전압(Vdd)의 크기가 낮을수록 현저하게 관찰된다.
상술한 온도에 따른 지연의 크기 특성은 회로의 구동 온도가 상승하는 경우, 구동 전압(Vdd)을 낮게 스케일링하면, 회로의 성능을 일정하게 유지시킬 수 있음을 의미한다. 또한, 초저전압 회로에서 온도가 높아질수록 지연이 줄어들게 되며, 따라서 회로의 구동 클록 주파수를 더 높게 제공하여 성능을 향상시킬 수 있음을 의미한다.
도 2를 참조하면, 회로의 구동 전압(Vdd)별 온도와 소비 전력의 상대적 특징을 복수의 곡선들(C21, C22, C23, C24)로 도시하였다. 곡선(C21)은 구동 전압(Vdd=0.35V)에서 온도에 따른 소모 전력의 크기를 도시한다. 곡선(C24)은 구동 전압(Vdd=0.50)에서 온도에 따른 소모 전력의 크기를 도시한다. 곡선(C21)을 참조하면, 온도가 증가할수록 소모되는 전력도 증가한다. 하지만, 곡선(C21)에서의 전력의 증가폭은 곡선(C24)에서의 전력의 증가폭보다 적다. 이것은 초저전압 회로에서는 온도가 증가하더라도 상대적인 소모 전력의 증가는 크지 않음을 의미한다.
본 발명에서는 상술한 온도 효과 역전 현상에 적합하게 설계된 네트워크 온 칩이 제공될 것이다. 즉, 본 발명의 실시 예에 따른 네트워크 온 칩은 ULV 공정을 사용하는 초저전력(ultra low power; ULP) 시스템 온 칩에 적합한 네트워크 온 칩일 수 있다.
도 3은 본 발명의 실시 예에 따른 시스템 온 칩(system on chip; SoC)을 나타내는 블록도이다. 시스템 온 칩(10)은 네트워크 온 칩(1000), 마스터 장치들(2100, 2200), 슬레이브 장치들(3110~3200), 및 마스터-슬레이브 하이브리드 장치(4000)를 포함할 수 있다.
네트워크 온 칩(1000)은 마스터 네트워크 인터페이스들(1100a~1100e; 마스터 NIs), 스위치들(1200a, 1200b), 및 슬레이브 네트워크 인터페이스들(1300a~1300e; 슬레이브 NIs)을 포함할 수 있다. 예로서, 네트워크 온 칩(1000)은 전용 회로(예컨대, FPGA(Field Programmable Gate Arrays) 또는 ASICs(Application Specific Integrated Circuits))으로 구현될 수 있다.
마스터 장치들(2100, 2200)은 적어도 하나 이상의 버스를 통하여 네트워크 온 칩(1000)으로 요청 신호를 전달할 수 있다. 예를 들어, 마스터 장치들(2100, 2200)은 RISC(Reduced instruction set computer)-V 코어, SRAM(Static random-access memory), 마이크로프로세서(microprocessor), 범용 프로세서, 전용 프로세서, 및 어플리케이션 프로세서(Application Processor) 등 마스터 IP(intellectual property)을 수행하는 다양한 전자 장치들 중 하나일 수 있다.
마스터-슬레이브 하이브리드 장치(4000)는, 적어도 하나 이상의 버스를 통한 요청 신호의 전송 및 응답 신호의 수신에 의하여, 시스템 온 칩(10) 및 네트워크 온 칩(1000)을 관리할 수 있다. 예를 들어, 마스터-슬레이브 하이브리드 장치(4000)는 로컬 컨트롤러일 수 있다.
슬레이브 장치들(3110~3200)은 적어도 하나 이상의 버스를 통하여 네트워크 온 칩(1000)으로 응답 신호를 전달할 수 있다. 슬레이브 장치들(3110~3200)은 하나의 버스를 공유할 수 있고 그리고 하나의 버스를 통하여 네트워크 온 칩(1000)으로 응답 신호를 전달할 수 있다. 예를 들어, 슬레이브 장치들(3110~3200)은 UART(universal asynchronous receiver-transmitter) 장치, SPI(serial peripheral interface) 장치, I2C(inter-integrated circuit) 장치 등 슬레이브 IP 역할을 수행하는 다양한 전자 장치들 중 하나일 수 있다.
마스터 장치들(2100, 2200), 마스터-슬레이브 하이브리드 장치(4000), 및 슬레이브 장치들(3110~3200)의 적어도 하나 이상의 버스는 각각 AXI(Advanced Extensible Interface), AHB(Advanced High-performance Bus), 및 APB(Advanced Peripheral Bus) 중 어느 하나일 수 있다. 마스터 장치들(2100, 2200), 마스터-슬레이브 하이브리드 장치(4000), 및 슬레이브 장치들(3110~3200)의 버스의 개수들 및 버스의 종류들은 도 3에 도시된 바와 같이 반드시 한정되는 것은 아니다.
마스터 네트워크 인터페이스들(1100a~1100e)은 마스터 장치들(2100, 2200) 및 마스터-슬레이브 하이브리드 장치(4000)로부터 전달된 요청 신호를 처리할 수 있다. 슬레이브 네트워크 인터페이스들(1300a~1300f)은, 처리된 요청 신호에 응답하여, 슬레이브 장치들(3110~3200) 및 마스터-슬레이브 하이브리드 장치(4000)로부터 전달된 응답 신호를 처리할 수 있다. 마스터 네트워크 인터페이스들(1100a~1100e) 및 슬레이브 네트워크 인터페이스들(1300a~1300f)은 도 4 내지 도 6에서 좀 더 구체적으로 설명될 것이다.
마스터 네트워크 인터페이스들(1100a~1100e), 제 1 내지 제 2 스위치들(1200a, 1200b), 및 슬레이브 네트워크 인터페이스들(1300a~1300e) 각각은 AXI, AHB, 및 APB 등과 같은 버스들에 대응하는 프로토콜들 중 적어도 하나에 따라 마스터 장치들(2100, 2200), 마스터-슬레이브 하이브리드 장치(4000), 및 슬레이브 장치들(3110~3200) 사이에서 교환되는 요청 신호 및 응답 신호를 처리할 수 있다.
도 4는 도 3의 네트워크 온 칩을 나타내는 블록도이다. 도 4는 도 3을 참조하여 설명될 것이다.
제 1 및 제 2 스위치들(1200a, 1200b)은 마스터 네트워크 인터페이스들(1100a~1100e)은 마스터 장치들(2100, 2200) 및 마스터-슬레이브 하이브리드 장치(4000)의 통신에 있어서 충돌을 방지하기 위하여 요청 신호 및 전송 신호를 독립적으로 전달하도록 별개로 구성될 수 있다. 예를 들어, 제 1 스위치(1200a)는 요청 신호를 전달할 수 있고 그리고 제 2 스위치(1200b)는 응답 신호를 전달할 수 있다. 제 1 및 제 2 스위치들(1200a, 1200b)은 각각 라우터(router)의 기능을 수행할 수 있다.
마스터 네트워크 인터페이스들(1100a~1100e)은 처리된 요청 신호를 제 1 스위치(1200a)로 전달할 수 있다. 슬레이브 네트워크 인터페이스들(1300a~1300f)은 처리된 응답 신호를 제 2 스위치(1200b)로 전달할 수 있다. 도 4에서, 마스터 네트워크 인터페이스들(1100a~1100e)에서 슬레이브 네트워크 인터페이스들(1300a~1300f)로 요청 신호를 전달하는 경로는 실선으로 표현되었다. 또한, 슬레이브 네트워크 인터페이스들(1300a~1300f) 에서 마스터 네트워크 인터페이스들(1100a~1100e)로 응답 신호를 전달하는 경로는 점선으로 표현되었다.
도 5는 도 3의 마스터 네트워크 인터페이스를 좀 더 상세하게 나타내는 블록도이다. 도 5는 도 3 및 도 4를 참조하여 설명 될 것이다. 마스터 네트워크 인터페이스(1100)는 도 3의 마스터 네트워크 인터페이스들(1100a~1100e) 중 어느 하나일 수 있다.
마스터 네트워크 인터페이스(1100)는 제 1-1 파이프라인 단(1110), 제 1-2 파이프라인(1120), 제 1-3 파이프라인 단(1130), 제 2-1 파이프라인 단(1140), 제 2-2 파이프라인 단(1150), 및 제 2-3 파이프라인 단(1160)을 포함할 수 있다. 마스터 네트워크 인터페이스(1100)는 마스터 장치들(2100, 2200)의 요청 신호를 제 1-1 내지 제 2-3 파이프라인 단들(1110~1160)에 의하여 처리하고 그리고 슬레이브 장치들(3110~3200)로 요청 신호를 전달할 수 있다. 제 1-1 내지 제 2-3 파이프라인 단들(1110~1160)은 파이프라인 방식에 의하여 연결될 수 있다.
제 1-1 파이프라인 단(1110)은 버퍼들(1111a~1111c), 멀티플렉서(1112; MUX), 제어기(1113), 변환기(1114)를 포함할 수 있다. 제 1-1 파이프라인 단(1110)은 쓰기 어드레스 채널, 쓰기 데이터 채널, 및 쓰기 응답 채널을 통하여 마스터 장치들(2100, 2200)과 연결될 수 있다. 쓰기 어드레스 채널, 쓰기 데이터 채널, 및 쓰기 응답 채널은 요청 신호에 포함된 쓰기 어드레스, 쓰기 데이터, 및 쓰기 응답을 전송하기 위한 경로일 수 있다.
버퍼들(1111a~1111c)은 각각 쓰기 어드레스, 쓰기 데이터, 및 쓰기 응답을 임시적으로 저장할 수 있다. 멀티플렉서(1112)는 버퍼들(1111a~1111c)에 저장된 쓰기 어드레스, 쓰기 데이터, 및 쓰기 응답를 선택적으로 출력할 수 있다. 제어기(1113)는 쓰기 어드레스, 쓰기 데이터, 및 쓰기 응답을 순차적으로 출력하기 위하여 버퍼들(1111a~1111c) 및 멀티플렉서(1112)를 제어할 수 있다. 변환기(1114)는 요청 신호의 전송을 위하여 요청 신호의 프로토콜을 변환할 수 있다. 구체적으로, 변환기(1114)는 쓰기 어드레스, 쓰기 데이터, 및 쓰기 응답 각각의 프로토콜들을 개별적으로 변환할 수 있다.
제 1-2 파이프라인(1120)은 폭 확장기(1121)를 포함할 수 있다. 폭 확장기(1121)는 요청 신호에 포함된 쓰기 데이터의 비트 폭을 확장할 수 있다. 예를 들어, 쓰기 데이터의 확장된 비트 폭은 슬레이브 장치들(3110~3200)에 정합할 수 있다.
제 1-3 파이프라인 단(1130)은 패킷화기(1131) 및 분할기(1132)를 포함할 수 있다. 패킷화기(1131)는 쓰기 데이터를 패킷화할 수 있다. 분할기(1132)는 전송 용량의 제한을 극복하기 위하여 단위 용량으로 패킷화된 쓰기 데이터를 분할할 수 있다. 패킷화된 쓰기 데이터를 분할함으로써 분할기(1132)는 요청 분할 패킷을 생성할 수 있다. 제 1-3 파이프라인 단(1130)은 요청 채널을 통하여 제 1 스위치(1200a)와 연결될 수 있다. 요청 채널은 요청 분할 패킷을 전송하기 위한 경로일 수 있다.
제 2-1 파이프라인 단(1140)은 수집기(1141) 및 역패킷화기(1142)를 포함할 수 있다. 제 2-1 파이프라인 단(1140)은 응답 채널을 통하여 제 2 스위치(1200b)와 연결될 수 있다. 응답 채널은 슬레이브 네트워크 인터페이스들(1300a~1300f)로부터 수신된 응답 분할 패킷을 전송하기 위한 경로일 수 있다. 응답 분할 패킷은 도 6에서 좀 더 구체적으로 설명될 것이다.
수집기(1141)는 복수의 응답 분할 패킷들을 수집할 수 있고 합할 수 있다. 수집기(1141)는 복수의 응답 분할 패킷들로부터 패킷화된 읽기 데이터를 생성할 수 있다. 역패킷화기(1142)는 패킷화된 읽기 데이터를 역패킷화할 수 있다.
제 2-2 파이프라인 단(1150)은 폭 축소기(1151)를 포함할 수 있다. 폭 축소기(1151)는 응답 신호에 포함된 읽기 데이터의 비트 폭을 축소할 수 있다. 예를 들어, 읽기 데이터의 축소된 비트 폭은 마스터 장치들(2100, 2200)에 정합할 수 있다.
제 2-3 파이프라인 단(1160)은 버퍼(1161), 제어기(1162), 디멀티플렉서(1163; DMUX), 변환기(1164)를 포함할 수 있다. 버퍼(1161)는 비트 폭이 축소된 읽기 데이터를 임시적으로 저장할 수 있다. 디멀티플렉서(1163)는 버퍼(1161)에 저장된 읽기 데이터를 출력할 수 있다. 버퍼(1161)에 복수의 읽기 데이터가 저장된 경우, 디멀티플렉서(1163)는 복수의 읽기 데이터를 선택적으로 출력할 수 있다. 제어기(1162)는 복수의 읽기 데이터를 순차적으로 출력하기 위하여 버퍼(1161) 및 디멀티플렉서(1163)을 제어할 수 있다. 변환기(1164)는 마스터 장치들(2100, 2200)과의 정합을 위하여 응답 신호의 프로토콜을 변환할 수 있다. 구체적으로, 변환기(1164)는 읽기 데이터의 프로토콜을 변환할 수 있다.
제 2-3 파이프라인 단(1160)은 읽기 어드레스 채널 및 읽기 데이터 채널을 통하여 마스터 장치들(2100, 2200)와 연결될 수 있다. 읽기 데이터 채널은 읽기 데이터를 전송하기 위한 경로일 수 있고 그리고 읽기 어드레스 채널은 읽기 데이터에 포함된 응답 신호의 읽기 어드레스를 전송하기 위한 경로일 수 있다.
도 6은 도 3의 슬레이브 네트워크 인터페이스를 좀 더 상세하게 나타내는 블록도이다. 도 6은 도 3 내지 도 5을 참조하여 설명 될 것이다. 슬레이브 네트워크 인터페이스(1300)는 도 3의 슬레이브 네트워크 인터페이스들(1300a~1300f) 중 어느 하나일 수 있다.
슬레이브 네트워크 인터페이스(1300)는 제 3-1 파이프라인 단(1310), 제 3-2 파이프라인 단(1320), 제 4 파이프라인 단(1330), 제 5-1 파이프라인 단(1340), 및 제 5-2 파이프라인 단(1350)을 포함할 수 있다. 슬레이브 네트워크 인터페이스(1300)는 요청 신호를 수신하고, 처리된 요청 신호에 응답하여 슬레이브 장치들(3110~3200)의 응답 신호를 제 4, 5-1, 및 5-2 파이프라인 단들(1330~1350)에 의하여 처리하고, 그리고 마스터 네트워크 인터페이스(1100)로 응답 신호를 전달할 수 있다. 제 3-1 내지 제 5-2 파이프라인 단들(1310~1350)은 파이프라인 방식에 의하여 연결될 수 있다.
제 3-1 파이프라인 단(1310)은 수집기(1311) 및 역패킷화기(1312)를 포함할 수 있다. 제 3-1 파이프라인 단(1310)은 요청 채널을 통하여 제 1 스위치(1200a)와 연결될 수 있다. 요청 채널은 도 5의 분할기(1132)에 의하여 생성된 요청 분할 패킷을 전송하기 위한 경로일 수 있다. 수집기(1311)는 복수의 요청 분할 패킷들을 수집할 수 있고 합할 수 있다. 수집기(1311)는 복수의 요청 분할 패킷들로부터 패킷화된 쓰기 데이터를 생성할 수 있다. 역패킷화기(1312)는 패킷화된 쓰기 데이터를 패킷화함으로써 쓰기 데이터를 생성할 수 있다.
제 3-2 파이프라인 단(1320)는 폭 축소기(1321)를 포함할 수 있다. 폭 축소기(1321)는 요청 신호에 포함된 쓰기 데이터의 비트 폭을 축소할 수 있다. 예를 들어, 쓰기 데이터의 축소된 비트 폭은 슬레이브 장치들(3110~3200)에 정합할 수 있다.
제 4 파이프라인 단(1330)은 변환기(1331)를 포함할 수 있다. 제 4 파이프라인 단(1330)은 요청/응답 채널을 통하여 슬레이브 장치들(3110~3200)과 연결될 수 있다. 제 4 파이프라인 단(1330)은 요청/응답 채널을 통하여 슬레이브 장치들(3110~3200)로부터 응답 신호를 수신하거나 슬레이브 장치들(3110~3200)로 요청 신호를 전송할 수 있다. 요청/응답 채널은 요청 신호와 응답 신호를 모두 전송하기 위한 것이나, 반드시 이에 한정되는 것은 아니다. 요청/응답 채널은 요청 신호를 전송하기 위한 요청 채널과 응답 신호를 전송하기 위한 응답 채널로 대체될 수 있다.
변환기(1331)는 슬레이브 장치들(3110~3200)와의 정합을 위하여 요청 신호의 프로토콜을 변환할 수 있다. 또한, 변환기(1331)는 마스터 장치들(2100, 2200)와의 정합을 위하여 응답 신호의 프로토콜을 변환할 수 있다.
제 5-1 파이프라인 단(1340)은 폭 확장기(1341)를 포함할 수 있다. 폭 확장기(1341)는 응답 신호에 포함된 읽기 데이터의 비트 폭을 확장할 수 있다. 예를 들어, 읽기 데이터의 확장된 비트 폭은 슬레이브 장치들(3110~3200)에 정합할 수 있다.
제 5-2 파이프라인 단(1350)은 패킷화기(1351) 및 분할기(1352)를 포함할 수 있다. 패킷화기(1351)는 응답 신호에 포함된 읽기 데이터를 패킷화할 수 있다. 분할기(1132)는 전송 용량의 제한을 극복하기 위하여 단위 용량으로 패킷화된 읽기 데이터를 분할할 수 있다. 패킷화된 읽기 데이터를 분할함으로써 분할기(1132)는 응답 분할 패킷을 생성할 수 있다. 제 1-3 파이프라인 단(1130)은 응답 채널을 통하여 제 2 스위치(1200b)와 연결될 수 있다. 응답 채널은 응답 분할 패킷을 전송하기 위한 경로일 수 있다.
도 7은 도 6의 스위치를 좀 더 상세하게 나타내는 블록도이다. 도 7은 도 4를 참조하여 설명될 것이다. 스위치(1200)는 입력 블록들(1210a~1210e) 및 출력 블록들(1220a~1220f)을 포함할 수 있다. 도 7에서, 스위치(1200) 입력 블록들(1210a~1210e)에 포함된 입력 블록들(1210a~1210e) 및 출력 블록들(1220a~1220f)의 개수는 각각 5개 및 6개 이나, 이에 한정되는 것은 아니다. 스위치(1200)는 제 1 또는 제 2 스위치(1200a 또는 1200b)일 수 있다. 도 7에서는, 스위치(1200)가 제 1 스위치(1200a)인 것으로 가정한다.
입력 블록들(1210a~1210e)은 요청 채널들(요청 채널a~요청 채널e)을 통하여 마스터 네트워크 인터페이스들(1100a~1100e)과 각각 연결될 수 있다. 입력 블록들(1210a~1210e)은 요청 채널들(요청 채널a~요청 채널e)을 통하여 마스터 네트워크 인터페이스들(1100a~1100e)로부터 요청 분할 패킷을 수신할 수 있다. 입력 블록들(1210a~1210e)은 도 8에서 좀 더 구체적으로 설명될 것이다.
출력 블록들(1220a~1220f)은 요청 채널들(요청 채널aa~요청 채널ff)을 통하여 슬레이브 네트워크 인터페이스들(1300a~1300f)과 각각 연결될 수 있다. 출력 블록들(1220a~1220f)은 요청 채널들(요청 채널aa~요청 채널ff)을 통하여 슬레이브 네트워크 인터페이스들(1300a~1300f)로 요청 분할 패킷을 전송할 수 있다. 출력 블록들(1220a~1220f)은 도 9에서 좀 더 구체적으로 설명될 것이다.
도 8은 도 7의 입력 블록을 좀 더 상세하게 나타내는 블록도이다. 도 8은 도 5 및 도 7을 참조하여 설명될 것이다. 입력 블록(1210)은 입력 블록들(1210a~1210e) 중 어느 하나일 수 있다. 입력 블록(1210)은 도 7의 출력 블록들(1220a~1220f)과 연결될 수 있다. 입력 블록(1210)은 버퍼(1211) 및 룩업 테이블(1212)을 포함할 수 있다.
버퍼(1211)는 도 5의 마스터 네트워크 인터페이스(1100)로부터 요청 채널을 통하여 수신된 요청 분할 패킷(도 8의 분할 패킷)을 임시적으로 저장할 수 있다. 즉, 버퍼(1211)는 패킷 타입으로 변형된 요청 신호를 저장할 수 있다. 패킷 타입으로 변형된 요청 신호는 요청 분할 패킷에 대응할 수 있다. 예로서, 버퍼(1211)는 FIFO(first-in first-out) 메모리일 수 있다.
룩업 테이블(1212)은 요청 신호의 순서를 결정하기 위한 것일 수 있다. 룩업 테이블(1212)은 버퍼(1211)에 저장된 요청 분할 패킷에 대응하는 중재 데이터를 포함할 수 있다. 입력 블록(1210)은 룩업 테이블(1212)에 포함된 중재 데이터를 출력할 수 있다. 입력 블록(1210)은 도 7의 출력 블록들(1220a~1220f) 중 어느 하나로 요청 분할 패킷 및 중재 데이터를 전송할 수 있다. 출력 블록들(1220a~1220f)에 의한 요청 분할 패킷 및 중재 데이터의 수신 과정은 도 9에서 좀 더 구체적으로 설명될 것이다.
도 9는 도 7의 출력 블록을 좀 더 상세하게 나타내는 블록도이다. 도 9는 도 5 내지 도 8을 참조하여 설명될 것이다. 출력 블록(1220)은 도 7의 출력 블록들(1220a~1220f) 중 어느 하나일 수 있다. 출력 블록(1220)은 도 7의 입력 블록들(1210a~1210e)과 연결될 수 있다. 출력 블록(1220)은 멀티플렉서(1221) 및 중재기(1222)를 포함할 수 있다.
멀티플렉서(1221)는 입력 블록들(1210a~1210e)로부터 요청 신호에 기초하여 도 5의 마스터 네트워크 인터페이스(1100)에 의하여 생성된 복수의 요청 분할 패킷들(도 9의 분할 패킷a~분할 패킷e)을 수신할 수 있다. 멀티플렉서(1221)는 요청 채널을 통하여 슬레이브 네트워크 인터페이스들(1300a~1300f) 중 어느 하나로 복수의 요청 분할 패킷들을 선택적으로 전송할 수 있다.
중재기(1222)는 입력 블록들(1210a~1210e)로부터 복수의 중재 데이터(중재 데이터a~중재 데이터e)를 수신할 수 있다. 중재기(1222)는 복수의 중재 데이터에 기초하여 복수의 요청 분할 패킷들의 출력 순서를 결정하기 위한 중재 신호를 생성할 수 있다. 도 7의 스위치(1200)는 중재기(1222)에 의하여 마스터 네트워크 인터페이스들(1100) 및 슬레이브 네트워크 인터페이스들(1300a~1300f) 사이에서 처리된 요청 신호 및 처리된 응답 신호를 중재할 수 있다.
중재기(1222)는 중재 신호를 멀티플렉서(1221)로 전송할 수 있다. 멀티플렉서(1221)는 중재 신호에 기초하여 복수의 요청 분할 패킷들을 선택적으로 출력할 수 있다. 멀티플렉서(1221)는 도 8의 룩업 테이블(1212)에 의하여 결정된 요청 신호의 순서에 따라 패킷 타입으로 변형된 요청 신호를 출력할 수 있다. 패킷 타입으로 변형된 요청 신호는 요청 분할 패킷에 대응할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (10)

1V 이하의 초저전압(ultra low voltage)으로 구동되는 네트워크 온 칩에 있어서,
마스터 장치의 요청 신호를 파이프라인 방식에 의하여 연결된 제 1 내지 제 3 파이프라인 단들에 의하여 처리하는 마스터 네트워크 인터페이스;
상기 처리된 요청 신호에 응답하여, 슬레이브 장치의 응답 신호를 상기 파이프라인 방식에 의하여 연결된 제 4 내지 제 6 파이프라인 단들에 의하여 처리하는 슬레이브 네트워크 인터페이스; 및
중재기에 의하여 상기 마스터 네트워크 인터페이스와 상기 슬레이브 네트워크 인터페이스 사이에서 상기 처리된 요청 신호 및 상기 처리된 응답 신호를 중재하는 스위치를 포함하되,
상기 제 1 파이프라인 단은 상기 요청 신호의 전송을 위하여 상기 요청 신호의 프로토콜을 변환하는 변환기를 포함하고,
상기 제 2 파이프라인 단은 상기 요청 신호에 포함된 쓰기 데이터의 비트 폭을 확장하는 폭 확장기를 포함하고, 그리고
상기 제 3 파이프라인 단은 상기 쓰기 데이터를 패킷화하는 패킷화기를 포함하는 네트워크 온 칩.
삭제
제1 항에 있어서,
상기 제 4 파이프라인 단은 패킷화된 상기 쓰기 데이터를 역패킷화하는 역패킷화기를 포함하고,
상기 제 5 파이프라인 단은 상기 쓰기 데이터의 비트 폭을 축소하는 폭 축소기를 포함하고, 그리고
상기 제 6 파이프라인 단은, 상기 슬레이브 장치와의 정합을 위하여 상기 요청 신호의 프로토콜을 변환하고, 상기 마스터 장치와의 정합을 위하여 상기 응답 신호의 프로토콜을 변환하는 변환기를 포함하는 네트워크 온 칩.
제3 항에 있어서,
상기 마스터 네트워크 인터페이스는 상기 파이프라인 방식에 의하여 연결된 제 7 내지 제 9 파이프라인 단들을 더 포함하고,
상기 제 7 파이프라인 단은 상기 응답 신호에 포함된 읽기 데이터를 역패킷화하는 역패킷화기를 포함하고,
상기 제 8 파이프라인 단은 상기 읽기 데이터의 비트 폭을 축소하는 폭 축소기를 포함하고, 그리고
상기 제 9 파이프라인 단은 상기 마스터 장치와의 정합을 위하여 응답 신호의 프로토콜을 변환하는 변환기를 포함하는 네트워크 온 칩.
제1 항에 있어서,
상기 스위치는 입력 블록을 포함하고,
상기 입력 블록은:
상기 요청 신호를 저장하는 버퍼, 및 상기 요청 신호의 순서를 결정하기 위한 룩업 테이블을 포함하는 네트워크 온 칩.
제5 항에 있어서,
상기 스위치는 출력 블록을 더 포함하고,
상기 출력 블록은 상기 중재기 및 멀티 플렉서를 포함하고,
상기 중재기는 상기 룩업 테이블로부터 수신된 중재 데이터에 기초하여 상기 멀티 플렉서로 중재 신호를 출력하고,
상기 멀티 플렉서는 상기 중재 신호에 기초하여 상기 요청 신호를 출력하는 멀티플렉서, 및 상기 중재기를 포함하는 네트워크 온 칩.
제1 항에 있어서,
상기 마스터 장치는 RISC(Reduced instruction set computer)-V 코어, 또는SRAM(Static random-access memory)인 네트워크 온 칩.
제1 항에 있어서,
상기 슬레이브 장치는 UART(universal asynchronous receiver-transmitter) 장치, SPI(serial peripheral interface) 장치, 또는 I2C(inter-integrated circuit) 장치인 네트워크 온 칩.
제1 항에 있어서,
상기 요청 신호의 프로토콜은 AXI(Advanced Extensible Interface), AHB(Advanced High-performance Bus), 및 APB(Advanced Peripheral Bus)에 대응하는 프로토콜들 중 하나 인 네트워크 온 칩.
제1 항에 있어서,
상기 응답 신호의 프로토콜은 AXI, AHB, 및 APB에 대응하는 프로토콜들 중 하나 인 네트워크 온 칩.
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