TW201533577A - 在單晶片系統中的非同步介面及其操作方法 - Google Patents

在單晶片系統中的非同步介面及其操作方法 Download PDF

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Woo-Jin Kim
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Abstract

一行動系統包括一第一介面經組配以一第一移轉速率通過一第一通道與一第一時脈信號同步而傳輸一酬載；及一第二介面其包括：連結至該第一通道之一酬載儲存裝置且經組配以自該第一通道接收該酬載；連結至該酬載儲存裝置之一酬載接收器且經組配以一第二移轉速率通過一第二通道與一第二時脈同步而自該酬載儲存裝置接收該酬載。該第二通道之一長度係比該第一通道之一長度短，及該第一時脈信號係與該第二時脈信號非同步。

Description

在單晶片系統中的非同步介面及其操作方法 參考相關申請案
本案遵照35 U.S.C.§ 119請求向韓國智慧財產局提出申請之韓國專利申請案第10-2014-0019742號申請日2014年2月20日之權益，該案全文內容係爰引於此並融入本說明書之揭示。
發明領域
本發明構想係有關於單晶片系統(SoC)，及更明確言之，係有關於在單晶片系統中的非同步介面及其操作方法。
發明背景
一單晶片系統(SoC)可整合各種複雜系統於一單一晶片上。舉例言之，當一電腦之組件、電信裝置、廣播裝置等會聚時，由一SoC更可能具現一特定應用積體電路(ASIC)或一特定應用標準產品(ASSP)。再者，SoC相關產業正在發展輕薄短小的行動裝置驅動裝置。
一SoC可包括多個智慧財產(後文稱作IP或功能區塊)。多個功能區塊各自可執行其本身之操作。該等多個 功能區塊可透過該SoC中之一匯流排彼此通訊。舉例言之，進階微控制器匯流排架構(AMBA)匯流排協定可用以通過一AMBA匯流排連結該等多個功能區塊或IP。AMBA界定數個型別之匯流排層(或協定)，例如，進階高效能匯流排(AHB)、進階周邊匯流排(APB)、進階可擴延介面(AXI)等。該AXI匯流排協定提供多個傑出定址及資料交插。
該等多個功能區塊可於一不同時脈域或相同時脈域彼此通訊。當該等功能區塊於相同時脈域操作時，其能同步接收及發射資料。另一方面，當於不同時脈域操作時，該等功能區塊可具有額外電路以非同步接收及發射資料。
一發射器與一接收器間之長距離可能導致連結於該發射器與該接收器間之一長傳輸線。於此種情況下，若該發射器與該接收器係於不同時脈域操作，則當發送至該接收器用於一非同步介面以發射資料時，於該發射器內之一先進先出(FIFO)記憶體之一輸出信號延長。當發送至該發射器用以控制該發射器內之該FIFO記憶體時，該接收器之一時脈信號也延長。該FIFO記憶體之該輸出信號係與該發射器內之一時脈信號同步以儲存資料於該FIFO記憶體。但在被延長的該FIFO記憶體之該輸出信號及該接收器內之時脈信號中之傳播延遲可能限制該發射器與該接收器間之該最大資料移轉速度。
非同步橋接器或暫存器截割片可用作為一中間區塊以補償該發射器與該接收器間之速度減低。但此等額 外電路可增加功耗及設計複雜度。
發明概要
依據本發明構想之一具體實施例，一行動系統可包括一第一介面經組配以一第一移轉速率通過一第一通道與一第一時脈信號同步而傳輸一酬載，及一第二介面包括連結至該第一通道之一酬載儲存裝置且經組配以自該第一通道接收該酬載，及連結至該酬載儲存裝置之一酬載接收器且經組配以一第二移轉速率通過一第二通道與一第二時脈同步而自該酬載儲存裝置接收該酬載，其中該第二通道之一長度係比該第一通道之一長度短，及該第一時脈信號係與該第二時脈信號非同步。
當該酬載係經由該第一通道自該第一介面發射至該第二介面時，一致動信號可自該第一介面發射至該第二介面。
該第一介面可包括一本地寫入指標器產生器經組配以基於該致動信號而增加一本地寫入指標器，及該第二介面可包括一遠端寫入指標器產生器經組配以基於該酬載或接收自該第一介面之該致動信號而增加一遠端寫入指標器。
該第一通道可包括一第一匯流排線經組配以移轉該第一時脈信號，一第二匯流排線經組配以移轉該酬載，及一第三匯流排線經組配以移轉該致動信號，其中該第一匯流排線、該第二匯流排線及該第三匯流排線中之至 少一者具有大於2000微米之一長度。
該第一通道可包括一第一匯流排線經組配以移 轉該第一時脈信號，一第二匯流排線經組配以移轉該酬載，及一第三匯流排線經組配以移轉該致動信號，其中該第一匯流排線、該第二匯流排線及該第三匯流排線中之至少一者具有至少三個緩衝器。
當該酬載接收器經由該第二通道自該酬載儲存 裝置接收該酬載時，該第二介面可經由一第三通道與該第二時脈信號同步移轉一確認信號。
該第二介面可包括一本地讀取指標器產生器經 組配以基於在該酬載接收器接收的該酬載而增加一本地讀取指標器，及該第一介面可包括一遠端讀取指標器產生器經組配以基於該該確認信號而增加一遠端讀取指標器。
該第三通道可包括一第四匯流排線經組配以移 轉該第二時脈信號，及一第五匯流排線經組配以移轉該確認信號，其中該第四匯流排線及該第五匯流排線中之至少一者具有大於2000微米之一長度。
該第三通道可包括一第四匯流排線經組配以移 轉該第二時脈信號，及一第五匯流排線經組配以移轉該確認信號，其中該第四匯流排線及該第五匯流排線中之至少一者具有至少三個緩衝器。
依據本發明構想之一具體實施例，一智慧財產 (IP)模組可包括一第一通道經組配以與具有一第一頻率之一第一時脈信號同步接收一酬載，一酬載儲存裝置經組配 以與該第一時脈信號同步儲存該酬載，一第二通道經組配以自該酬載儲存裝置接收該酬載，一酬載接收器經組配以經由該第二通道與一第二時脈信號同步接收該酬載，及一第三通道經組配以與接收自該酬載接收器之該第二時脈信號同步發射該第二時脈信號及一確認信號。
該酬載接收器可經由該第一通道接收該酬載之一寫入致動信號。該寫入致動信號可相對應於依據一進階可擴延介面(AXI)匯流排協定之一寫入資料有效信號。
該確認信號可相對應於根據該AXI匯流排協定之一寫入資料就緒信號。
依據本發明構想之一具體實施例，一單晶片系統可包括一第一介面；一第二介面；一第三介面；連結於該第一介面與該第二介面間之一第一通道；連結於該第一介面與該第三介面間之一第二通道；及一時脈通道具有連結於該第一介面與該第二介面及該第三介面中之至少一者間之一第一時脈信號，連結於該第一介面與該第二介面間之一第二時脈信號，及連結於該第一介面與該第三介面間之一第三時脈信號。
該單晶片系統可進一步包括連結至該第一介面之一第一主要IP；連結至該第二介面之一第一從屬IP；及連結至該第三介面之一第二從屬IP。
該第一通道及該第二通道可根據基於該AXI匯流排協定之一通訊協定操作。
一第一資料信號及一第一致動信號可與該第一 時脈信號同步發射自該第一介面至該第二介面及該第三介面中之至少一者。
一第二資料信號及一第二致動信號可與該第二時脈信號同步發射自該第二介面至該第一介面，或一第三資料信號及一第三致動信號可與該第三時脈信號同步發射自該第三介面至該第一介面。
一第一確認信號可與該第一時脈信號同步發射自該第一介面至該第二介面及該第三介面中之至少一者。
一第二確認信號可與該第二時脈信號同步發射自該第二介面至該第一介面，或一第三確認信號可與該第三時脈信號同步發射自該第三介面至該第一介面。
該第一介面可包括一本地讀取指標器產生器，及該第二介面及該第三介面中之至少一者可包括一遠端讀取指標器產生器。
該第二介面及該第三介面中之至少一者可包括一本地讀取指標器產生器及該第一介面可包括一遠端讀取指標器產生器。
當該第一時脈之一頻率係等於或大於500MHz時，該第一通道之一長度可大於2000微米。
依據本發明構想之一具體實施例，一單晶片系統之匯流排介接方法可包括與一第一時脈信號同步經由一第一通道以一第一移轉速率，發射一酬載自一第一介面至一第二介面中之一緩衝記憶體；及經由一第二通道其係與該第一通道非同步，以一第二移轉速率發射該酬載自該緩衝 記憶體至一酬載接收器，其中該第一通道具有比該第二通道更大之一長度。
該緩衝記憶體可為一先進先出(FIFO)記憶體。
該單晶片系統之匯流排介接方法可進一步包括與該第一時脈信號同步經由該第一通道以該第一移轉速率，發射該酬載之一致動信號自該第一介面至該第二介面。
該單晶片系統之匯流排介接方法可進一步包括與該第二時脈信號同步經由一第三通道以該第二移轉速率，發射一第二時脈信號及一確認信號自該第二介面至該第一介面。
該匯流排介接可基於一AXI匯流排協定執行。
當該第一時脈之一頻率係等於或大於500MHz時，該第一通道之一長度可大於2000微米。
依據本發明構想之一具體實施例，一匯流排介接電路可包括一發射器介面經組配以經由一第一通道發射一酬載、一寫入致動信號及一發射器時脈信號；及一接收器介面包括一FIFO記憶體經組配以根據由該接收器介面基於該寫入致動信號所產生的一遠端寫入指標器而儲存該酬載；及一酬載讀取器經組配以自該FIFO記憶體讀取該酬載，其中該接收器介面經由一第二通道發射一接收器時脈及一確認信號，及該第二通道之一長度相對應於該第一通道之一長度。
該酬載可自一記憶體組件發射至該第一介面。
該酬載接收器可連結至一記憶體控制器其係經 組配以控制該記憶體組件。
該酬載可與該發射器時脈信號同步經閂鎖及發射至該接收器介面。
該酬載可與該發射器時脈信號同步儲存於該FIFO記憶體。
依據本發明構想之一具體實施例，一非同步介面包括一第一介面經組配以發射寫入資料、一寫入致動信號及一發射器時脈；及一第二介面經組配以經由一第一匯流排線接收該寫入資料，經由一第二匯流排線接收該寫入致動信號，及經由一第三匯流排線接收該發射器時脈，其中該第一至第三匯流排線係含括於一長途飛行通道(long-hop channel)，該第二介面進一步經組配以藉由調整該寫入資料與該發射器時脈間之一時脈扭斜而產生一已回復發射器時脈，基於該已回復發射器時脈儲存該寫入資料於一記憶體，及經由一第一通道其係比該長途飛行通道更短，非同步發射該寫入資料自該記憶體至一接收器。
該第一介面係進一步經組配以通過該長途飛行通道自該第二介面接收一接收器時脈及一第一讀取確認信號；藉由調整該第一讀取確認信號與該接收器時脈間之一時脈扭斜而產生一已回復接收器時脈；基於該第一讀取確認信號與該已回復接收器時脈同步產生一第二讀取確認信號，及基於該第二讀取確認信號與該已回復接收器時脈同步產生一讀取增量信號，及通過比該長途飛行通道更短的一第二通道非同步發射該讀取增量信號給一發射器。
2‧‧‧酬載輸入單元
4、10、20、30、36、54、60‧‧‧正反器
6、50‧‧‧閘控單元
8、52‧‧‧輸出控制信號產生器
12‧‧‧本地寫入指標器產生器
14、58‧‧‧比較器
16、56‧‧‧同步化器
18‧‧‧發射器時脈產生器
20-1~4、260a‧‧‧主要
22‧‧‧致動信號產生器
24‧‧‧遠端讀取指標器產生器
26、38‧‧‧時脈回復單元
31‧‧‧優先順位控制器
32‧‧‧選擇器
33‧‧‧匯流排交換器
33-1~4‧‧‧從屬介面
33-5~8‧‧‧主要介面
34‧‧‧FIFO記憶體
37‧‧‧多工器
40‧‧‧邏輯閘單元
40-1~4、160a‧‧‧從屬
42‧‧‧遠端寫入指標器產生器
62‧‧‧接收器時脈產生器
100、100A‧‧‧發射器電路
105‧‧‧非同步介面電路
105、106‧‧‧記憶體交插裝置(MID)
105a‧‧‧匯流排系統
115‧‧‧非同步介面電路
120、121、124、124A‧‧‧第一介面、主要介面
130‧‧‧發射器、第一發射器
132‧‧‧第二發射器
140‧‧‧接收器、第一讀取單元、縱橫式交換器
142‧‧‧接收器、第二讀取單元
150、151、1000、1200、1300‧‧‧單晶片系統(SoC)
160、160A‧‧‧第一智慧財產(IP)
162、164、261、262‧‧‧通道
200、200A‧‧‧接收器電路
201‧‧‧天線
203‧‧‧RF收發器
205、304‧‧‧輸入裝置
207、303、404‧‧‧顯示器
220、221、222、222A‧‧‧第二介面、從屬介面
230‧‧‧酬載儲存裝置、第一寫入單元
232‧‧‧第二寫入單元
232A‧‧‧緩衝器單元
240‧‧‧酬載接收器、第一接收器
242‧‧‧第二接收器
260、260A‧‧‧第二IP
301、401‧‧‧記憶體組件
302、402、502‧‧‧記憶體控制器
403‧‧‧影像感測器
500‧‧‧晶片上網路
501‧‧‧非依電性記憶體組件
503‧‧‧依電性記憶體組件
504‧‧‧主機
600、601、602‧‧‧主要IP
700、701‧‧‧從屬IP
2000、3000、4000‧‧‧資料處理系統
5000‧‧‧電腦系統
AMI‧‧‧非同步主要介面
ASI‧‧‧非同步從屬介面
B1、B2‧‧‧長途飛行通道
B1a-b、B2a-b‧‧‧匯流排
B10、B20‧‧‧通道
B11-22‧‧‧匯流排線
Bu1-52‧‧‧緩衝器
CLK1-2‧‧‧介面時脈信號
D0-D5‧‧‧資料
F1‧‧‧發射器時脈輸出信號(O_TCLK)
F2‧‧‧寫入指示信號(WPTR_IND)
F3‧‧‧酬載資料
F4‧‧‧本地寫入指標器(WPTR_LCL)
F4之0-6‧‧‧本地寫入指標器值
F5‧‧‧寫入致動輸出信號(O_WEN)
F6‧‧‧寫入資料輸出信號(O_WDATA)
F7‧‧‧寫入致動輸入信號(I_WEN)
F8‧‧‧寫入資料輸入信號(I_WDATA)
F9‧‧‧發射器時脈輸入信號(I_TCLK)
F10‧‧‧經閂鎖之寫入致動信號(WEN_DST)
F11‧‧‧經閂鎖之寫入資料(WDATA_DST)
F12‧‧‧遠端寫入指標器信號(WPTR_RMT)
F12之0-6‧‧‧遠端寫入指標器值
F13‧‧‧輸出酬載資料(OPD)
F14‧‧‧同步化遠端讀取指標器
G1‧‧‧酬載接收器時脈輸出信號(O_RCLK)
G2‧‧‧增量信號
G2A‧‧‧指示信號
G3‧‧‧本地讀取指標器(RPTR_LCL)
G3B‧‧‧同步化遠端寫入指標器
G3之0-6‧‧‧本地讀取指標器值
G4‧‧‧讀取確認輸出信號(O_RACK)
G5‧‧‧讀取確認輸入信號(I_RACK)
G6‧‧‧接收器時脈輸入信號(I_RCLK)
G7‧‧‧讀取確認信號
G7B‧‧‧讀取增量信號
G8‧‧‧遠端讀取指標器(RPTR_RMT)
G8之0-6‧‧‧遠端讀取指標器值
L10-11‧‧‧短通道
LH、L20‧‧‧長途飛行通道
S710-750、S810-840‧‧‧步驟
藉由參考附圖以細節描述其具體實施例，前述及其它本發明構想之特徵將變得更為彰顯，附圖中：圖1為依據本發明構想之一具體實施例一單晶片系統(SoC)之方塊圖；圖2為依據本發明構想之一具體實施例一非同步介面電路之方塊圖；圖3為依據本發明構想之一具體實施例於圖2中之酬載移轉操作之一時程圖；圖4為依據本發明構想之一具體實施例於圖2中之一確認移轉操作之時程圖；圖5為依據本發明構想之一具體實施例一非同步介面電路之方塊圖；圖6為依據本發明構想之一具體實施例一SoC之方塊圖；圖7為一流程圖例示依據本發明構想之一具體實施例圖2中操作一第一非同步介面之方法；圖8為一流程圖例示依據本發明構想之一具體實施例圖2中操作一第一非同步介面之方法；圖9為依據本發明構想之一具體實施例一SoC之方塊圖；圖10為依據本發明構想之一具體實施例一記憶體交插裝置之方塊圖；圖11為依據本發明構想之一具體實施例多個修 正進階可擴延介面(MAXI)通道之方塊圖；圖12為一方塊圖例示依據本發明構想之一具體實施例於一SoC中於一主要介面與一從屬介面間之交易；圖13為依據本發明構想之一具體實施例一SoC之方塊圖；圖14為依據本發明構想之一具體實施例包括一SoC之一資料處理系統之方塊圖；圖15為依據本發明構想之一具體實施例包括一SoC之一資料處理系統之方塊圖；圖16為依據本發明構想之一具體實施例包括一SoC之一資料處理系統之方塊圖；及圖17為依據本發明構想之一具體實施例包括一SoC之一電腦系統之方塊圖。
較佳實施例之詳細說明
本發明構想之各種具體實施例將於後文中參考附圖更完整描述。但本發明構想可以許多不同形式具體實施，不應解譯為限制於如此處陳述之實施例。附圖中，各層及各區域之尺寸及相對尺寸誇大以求清晰。類似的元件符號可指說明書及圖式中之相似元件。
圖1為依據本發明構想之一具體實施例一單晶片系統(SoC)之方塊圖。參考圖1，一SoC 150包括一發射器電路100及一接收器電路200作為該SoC 150中之功能方塊。此處，該發射器電路100及該接收器電路200發射或接收資 料，例如酬載。
該發射器電路100可包括一第一智慧財產(IP) 160作為一從屬IP及一第一介面120作為非同步主要介面，及該接收器電路200可包括一第二IP 260作為一主要IP及一第二介面220作為非同步從屬介面。另一方面，該發射器電路100之該第一IP 160可為一主要IP及該發射器電路100之該第一介面120可為非同步從屬介面，及該接收器電路200之該第二IP 260可為一從屬IP及該接收器電路200之該第二介面220可為非同步主要介面。
雖然第一IP 160及第二IP 260分別可定義為一從 屬IP及一主要IP，但根據資料移轉之方向，第一IP 160及第二IP 260分別可定義為一主要IP及一從屬IP。換言之，於圖1中，該第一IP 160可定義為一提供者以提供資料，及該第二IP 260可定義為一客戶以接收該資料。
一或多個通道可連結於該第一介面120與該第二 介面220間。為了方便解說，後文詳細說明部分將聚焦在連結於圖1中之該第一介面120與該第二介面220間之兩個通道B10及B20。
於該第一介面120與該第二介面220間之一第一 通道B10可包括多條匯流排線以在該第一介面120與該第二介面220間發射一酬載、一寫入致動信號及一發射器時脈信號。該第一通道B10可進一步包括多條匯流排線以在該第一介面120與該第二介面220間發射一讀取確認信號及一接收器時脈信號。
類似第一通道B10，一第二通道B20可包括多條 匯流排線以在該第一介面120與該第二介面220間發射一酬載、一寫入致動信號、一讀取確認信號一發射器時脈信號及一接收器時脈信號。
於該SoC 150中於該第一介面120與該第二介面 220間針對該第一通道B10及該第二通道B20之長途飛行通道(long-hop channel)LH之長度可隨著該SoC 150大小之增加而增加。插入該傳輸線中央之一非同步橋接器或一暫存器截割片可避免一時脈信號或一酬載之計時違反，但因額外電路故可能增加電路複雜度及功耗。換言之，於該第一介面120與該第二介面229間較少電路用以傳輸通過該長通道(後文稱作長途飛行通道)可能提高功率效率及減低設計複雜度。
該長途飛行通道之一路由長度可根據在該發射 器電路100與接收器電路200間傳遞之該等信號之操作頻率定義。舉例言之，當該操作頻率係大於500MHz時，該長途飛行通道之該最小路由長度可定義為大於2000微米。該操作頻率愈大，則該長途飛行通道之該最小路由長度愈小。此外，於該SoC 150中之該長途飛行通道之該路由長度可比該SoC 150之該晶片大小之垂直方向或水平方向中之較長方向的長度之1/2或2/3更大。於某些情況下，當在該發射器電路100與接收器電路200間之該操作頻率超過1GHz時，該長途飛行通道之該路由長度可大於500微米。又，該長途飛行通道之該長度、操作頻率及路由長度間之關係可 根據半導體處理特性，諸如低功率及高效能改變。
圖2中依據本發明構想之一具體實施例，比較於一SoC中於一長通道中具有額外中間電路的一非同步電路，一非同步介面可提高效能同時降低功耗。
圖2為依據本發明構想之一具體實施例一非同步介面電路105之方塊圖。參考圖1及圖2，該非同步介面電路105包括一第一介面120及一第二介面220。
為了方便說明，後文詳細說明部分將聚焦在圖1中於該第一介面120與該第二介面220間由該第一通道B10所做之一長途飛行通道LH。圖2中作為長途飛行通道L20之一通道B10可相對應於圖1中作為長途飛行通道LH之該第一通道B10。
參考圖2，該第一通道B10可包括一第一匯流排線B11、一第二匯流排線B12、一第三匯流排線B13、一第四匯流排線B21及一第五匯流排線B22。
參考圖2，一輸入酬載資料(IPD)信號及一輸入酬載就緒(IPR)信號可輸入至該第一介面120。該第一介面120可輸出一輸出酬載就緒(OPR)信號。該IPD信號可將酬載資料輸入該第一介面120中之一發射器130。該IPV信號可為一有效信號指示該IPD信號之有效性。該OPR信號可為一就緒信號指示該第二介面220接收酬載資料之就緒狀態。
該第二介面220可輸出一輸出酬載資料(OPD)信號及一輸出酬載就緒(OPV)信號。一輸入酬載就緒(IPR)信號可輸入於該第二介面220中之一酬載接收器240。該OPD 信號可為輸出酬載資料。該OPV信號可為一有效信號指示該OPD信號之有效性。該IPR信號可為一就緒信號指示該酬載接收器240係於接收該OPD信號之就緒狀態。
操作為該資料提供者之一介面之該第一介面120 可包括該發射器130及一接收器140。操作為該資料消費者之一介面的該第二介面220可包括一酬載儲存裝置230及該酬載接收器240。
於該第一介面120中之該發射器130可包括一酬 載輸入單元2、一正反器4、一閘控單元6、一輸出控制信號產生器8、一正反器10、一本地寫入指標器產生器12、一比較器14、一同步化器16及一發射器時脈產生器18。該發射器130可發射酬載給該第二介面220。
酬載輸入單元2可自該IPD信號接收酬載資料F3 及發射所接收的酬載資料給正反器4。
該正反器4可儲存接收自該酬載輸入單元2之該 酬載資料F3。該正反器4可輸出該經閂鎖之酬載資料為一寫入資料輸出信號(O_WDATA)F6。該第二介面220可接收透過該第一匯流排線B11得自該第一介面120中的該寫入資料輸出信號(O_WDATA)F6之一寫入資料輸入信號(I_WDATA)F8。
該閘控單元6可產生一寫入指示信號 (WPTR_IND)F2其指示當該IPV信號及該OPR信號兩者皆為作用態時一酬載資料係從該IPD信號輸入。該閘控單元6可於一AND邏輯閘實施。
該輸出控制信號產生器8可產生一增量信號(WPTR_INC)以增加一本地寫入指標器F4。
該本地寫入指標器產生器12可輸出於該發射器130中產生的該本地寫入指標器F4，及當該增量信號(WPTR_INC)為作用態時增加該本地寫入指標器F4。
該正反器10可閂鎖該增量信號及輸出該經閂鎖的增量信號作為一寫入致動輸出信號(O_WEN)F5，其係經由該第二匯流排線B12發射給於該第二介面220中之該酬載儲存裝置230。
該同步化器16可與於該發射器130中之一發射器時脈輸出信號(O_TCLK)F1同步閂鎖接收自該接收器140之一遠端讀取指標器G8，及輸出一同步化遠端讀取指標器F14。該同步化器16可於一組閂鎖或正反器內實施。
該比較器14可比較該本地寫入指標器F4及該同步化遠端讀取指標器F14，及產生該OPR信號。該OPR信號可指示在該第二介面220內且位在遠離該第一介面120之一FIFO記憶體34為充滿與否。
該發射器時脈產生器18可產生該發射器時脈輸出信號(O_TCLK)F1，其係從該第一介面120經由該第三匯流排線B13發射至該第二介面220。該發射器時脈輸出信號(O_TCLK)F1可從圖1中之第一IP 160提供，及該發射器時脈產生器18可傳遞該發射器時脈輸出信號(O_TCLK)F1給該第二介面220。
於該第一介面120中之該接收器140可包括一正 反器20、一致動信號產生器22、一遠端讀取指標器產生器24及一時脈回復單元26。
該時脈回復單元26可經由該第五匯流排線B22 自該第二介面220接收一接收器時脈輸入信號(I_RCLK)G6及產生一已回復接收器時脈RCLK1。該時脈回復單元26可輸出該接收器時脈輸入信號(I_RCLK)G6為毫無任何修改的一已回復接收器時脈RCLK1，或藉使用一回復電路諸如一延遲鎖相迴路(DLL)或一延遲緩衝器而輸出一已回復接收器時脈RCLK1。該時脈回復單元26可針對一讀取確認輸入信號(I_RACK)G5及該已回復接收器時脈RCLK1間之時脈同步化控制一時脈扭斜。因此，當該長途飛行通道L20係連結於該第一介面120與該第二介面220間時，該第一介面120中之該接收器140可於與該第二介面220中之該酬載接收器240之時脈域的相同時脈域操作。
該正反器20可接收該讀取確認輸入信號 (I_RACK)G5，該G5係從該第二介面220經由該第四匯流排線B21發射至該第一介面120。該正反器20可基於該讀取確認輸入信號(I_RACK)G5產生與該已回復接收器時脈RCLK1同步的一讀取確認信號G7。
該致動信號產生器22可根據與該已回復接收器 時脈RCLK1同步之該讀取確認信號G7產生一讀取增量信號G7B。
該遠端讀取指標器產生器24可產生於該第一介 面120內產生之一遠端讀取指標器G8，及當該讀取確認信號 G7為作用態時增加該遠端讀取指標器G8。該遠端讀取指標器產生器24可包括多個正反器以儲存該遠端讀取指標器G8。
該酬載儲存裝置230可包括一正反器30、一選擇 器32、該FIFO記憶體34、一正反器36、一時脈回復單元38及一遠端寫入指標器產生器42。
該正反器30可包括一正反器以儲存經由該第一 匯流排線B11接收自該第一介面120內之該發射器130的該寫入資料輸入信號(I_WDATA)F8，及輸出經閂鎖之寫入資料F11。
該選擇器32可根據於該第二介面220中產生之一 遠端寫入指標器F12選擇該FIFO記憶體34之一目標分錄以寫入該經閂鎖之寫入資料F11。該選擇器32可於多個邏輯閘實施以產生一選擇信號而選擇該FIFO記憶體34之一分錄。
該正反器36可閂鎖一寫入致動輸入信號(I_WEN) F7，該F7為得自寫入致動輸出信號(O_WEN)F5經由該第二匯流排線B12延遲的一信號。該正反器36可與於該第二介面220中產生一已回復發射器時脈TCLK1同步產生一經閂鎖之寫入致動信號(WEN_DST)F10。
當該經閂鎖之寫入致動信號(WEN_DST)F10為 作用態時，該FIFO記憶體34可儲存該經閂鎖之寫入資料F11至由該選擇器32選定之一分錄。
該時脈回復單元38可自該第三匯流排線B13接 收一發射器時脈輸入信號(I_TCLK)F9及產生一已回復發 射器時脈TCLK1。該時脈回復單元38可輸出該發射器時脈輸入信號(I_TCLK)F9為未經任何修改之一已回復發射器時脈TCLK1，或藉使用一回復電路諸如DLL或一延遲緩衝器輸出一已回復發射器時脈TCLK1。該時脈回復單元26可針對該寫入資料輸入信號(I_WDATA)F8與該已回復發射器時脈TCLK1間之時脈同步控制一時脈扭斜。因此，當該長途飛行通道L20係連結於該第一介面120與該第二介面220間時，該第二介面220中之該酬載儲存裝置230可於與該第一介面120中之該發射器130的時脈域之該相同時脈域操作。
該遠端寫入指標器產生器42可產生於該第二介 面220內產生之該遠端寫入指標器F12，及當該經閂鎖之寫入致動信號(WEN_DST)F10為作用態時增加該遠端寫入指標器F12。該遠端寫入指標器產生器42可包括多個正反器虫儲存該遠端寫入指標器F12。
該遠端寫入指標器產生器42可包括一邏輯閘單 元40以輸出一已增加遠端寫入指標器F12。該遠端寫入指標器產生器42可與該已回復發射器時脈TCLK1同步而閂鎖該已增加遠端寫入指標器F12。
於該第二介面220中之該酬載接收器240可包括 一多工器37、一閘控單元50、一輸出控制信號產生器52、一正反器54、一同步化器56、一比較器58、一正反器60及一接收器時脈產生器62。
該多工器37可基於一本地讀取指標器G3選擇該 FIFO記憶體34之一分錄。
該閘控單元50可產生一指示信號G2A，其指示當 該IPR信號及該OPR信號兩者皆為作用態時，該酬載接收器240根據該本地讀取指標器G3經由該OPD信號讀取該FIFO記憶體34之一經擇定的分錄。該閘控單元50可於一AND邏輯閘實施。
該輸出控制信號產生器52可產生一增量信號G2 以增加該本地讀取指標器G3。
該同步化器56可與於該酬載接收器240中之一酬 載接收器時脈輸出信號(O_RCLK)G1同步閂鎖接收自該酬載儲存裝置230的遠端寫入指標器F12，及輸出一同步化遠端寫入指標器G3B。該同步化器56可於一組閂鎖或正反器實施。
該比較器58可比較該本地讀取指標器G3與該同 步化遠端寫入指標器及產生該OPV信號。該OPV信號可指示該FIFO記憶體34為充滿與否。圖1中之該第二IP 260可根據該OPV信號決定是否讀取該FIFO記憶體34。
該正反器60可閂鎖該增量信號G2及輸出該經閂 鎖之增量信號為一讀取確認輸出信號(O_RACK)G4，其係經由該第四匯流排線B21發射至該第一介面120中之該接收器140。
該接收器時脈產生器62可產生該酬載接收器時 脈輸出信號(O_RCLK)G1，其係經由該第五匯流排線B22自該第二介面220發射至該第一介面120。該酬載接收器時 脈輸出信號(O_RCLK)G1可從圖1中之該第二IP 260提供，及該接收器時脈產生器62可傳遞該酬載接收器時脈輸出信號G1。
於圖2中，於該第一介面120中之該IPD信號可經由該第一匯流排線B11傳輸至該第二介面220中之該FIFO記憶體34，該B11為該長途飛行通道L20中之一長傳輸線。該多工器37與該FIFO記憶體34間之該第三匯流排線B13比起該長匯流排線B11可為極短，使得於該SoC 150之一布局中，該酬載接收器240與該酬載儲存裝置230可彼此位置接近。另一方面，於該SoC 150之一布局中，該第一介面120與該第二介面220可彼此位置遠離。
於該第一介面120中之該寫入致動輸出信號(O_WEN)F5可經由該第二匯流排線B12傳輸給該第二介面220，該B12為該長途飛行通道L20中之一長傳輸線。
於該第一介面120中之該發射器時脈輸出信號(O_TCLK)F1可經由該第三匯流排線B13傳輸給該第二介面220，該B13為該長途飛行通道L20中之一長傳輸線。
該IPD信號可經由該第一匯流排線B11上之多個緩衝器Bu1、Bu2及Bu3延遲。該寫入致動信號F5可經由該第二匯流排線B12上之多個緩衝器Bu10、Bu20及Bu30延遲。該發射器時脈輸出信號(O_TCLK)F1可經由該第三匯流排線B13上之多個緩衝器Bu11、Bu21及Bu31延遲。
當一短通道L10係連結於該酬載儲存裝置230與該酬載接收器240間時，於該第二介面220中之該酬載儲存 裝置230可以與該第二介面220中之該酬載接收器240的該時脈域一不同的時脈域操作。
當一短通道L11係連結於該接收器140與該發射器130間時，於該第一介面120中之該接收器140可以與該第一介面120中之該發射器130的該時脈域一不同的時脈域操作。
若酬載之移轉通過該第一匯流排線B11係以一第一移轉速率進行，則酬載之移轉通過該短通道L10可以一第二移轉速率進行。此處該第二移轉速率可大於或小於該第一移轉速率。
若酬載之移轉通過該第一匯流排線B11係以該第一移轉速率進行，則該寫入致動輸出信號(O_WEN)F5及該發射器時脈輸出信號(O_TCLK)F1之移轉可以該第一移轉速率執行。
另一方面，當酬載之移轉通過該第一匯流排線B11係以該第一移轉速率進行時，該讀取確認輸出信號(O_RACK)G4及該酬載接收器時脈輸出信號(O_RCLK)G1之移轉可以該第二移轉速率執行。此處該第二移轉速率可大於或小於該第一移轉速率。
非同步匯流排介接之一方法可包括一步驟，經由該第一長途飛行通道L20，以一第一移轉速率自作為從屬介面之該第一介面120移轉一酬載至作為一主要介面之該第二介面220中之該FIFO記憶體34。非同步匯流排介接之該方法可進一步包括一步驟，經由該第一短通道L10以一第二移 轉速率自該FIFO記憶體34移轉該酬載至該第二介面220中之該酬載接收器240，該L10之長度係短於該第一長途飛行通道L20。
依據圖2描述之本發明構想之該具體實施例，該 FIFO記憶體34及連結至該FIFO記憶體34之該多工器37係位在第二介面220中，其距該第一介面120中之該發射器130遙遠。因此，當圖1中之該第一IP 160及該第二IP 260於不同時脈域操作時，該第一IP 160及該第二IP 260可與從發射該酬載之該第一IP 160及該第二IP 260中之一者所產生的一發射器時脈同步，於一長通道(例如長途飛行通道)發射一酬載。此處，相對應於該酬載之一確認信號係與通過該長途飛行通道之該發射器時脈同步發射。因此，依據本發明構想之具體實施例可減低速限及減低該第一IP 160及該第二IP 260間之複雜度。
該第一介面120及該第二介面130各自可於一IP實施，該IP可為藉硬體描述語言(HDL)描述的軟性IP模組。該HDL之描述可具有不同層級，諸如表現層級、暫存器層級及電晶體層級。該軟性IP模組可含括於一設計存庫內，該設計存庫可由一晶圓代工廠或IP公司提供用於由上而下的設計方法。
操作為主要之一IP可為中央處理單元(CPU)、直接記憶體存取(DMA)、圖形處理單元(GPU)、視訊編解碼器、數位信號處理器(DSP)、影像信號處理器(ISP)、及支援多個顯示器相關埠諸如紅綠藍(RGB)、高畫質多媒體介面 (HDMI)、顯示器埠、電視(TV)輸出等的顯示器控制器。操作為從屬之一IP可為動態隨機存取記憶體(DRAM)記憶體控制器、靜態隨機存取記憶體(SRAM)記憶體控制器及多個IP特殊功能暫存器(SFR)及周邊裝置諸如通用非同步接收器/發射器(UART)、積體電路間(I2C)、整合式晶片間聲音(I2S)、索尼/飛利浦數位介面格式(SPDIF)等。
正反器4、10及60各自可用以減少於該寫入資料 輸出信號(O_WDATA)F6、該寫入致動輸出信號F5、及該讀取確認輸出信號(O_RACK)G4各自之移轉期間的扭斜。此處，該扭斜可維持少於該發射器時脈輸出信號(O_TCLK)F1之一個週期。
依據圖2中描述之該本發明構想之該具體實施 例，該等匯流排線B11、B12、B13、B21及B22中之至少一者可在該等匯流排線B11、B12、B13、B21及B22上至少有三個緩衝器。但該等匯流排線B11、B12、B13、B21及B22上的緩衝器數目可根據該等匯流排線B11、B12、B13、B21及B22之長度及電容而改變。舉例言之，該等匯流排線B11、B12、B13、B21及B22上的緩衝器數目可大於3。
該本發明構想並不限於圖2中之信號及組件。
依據本發明構想之一具體實施例，圖3為圖2中之酬載移轉操作之一時程圖。
參考圖3，F1為由圖2中之發射器時脈產生器18所產生之該發射器時脈輸出信號(O_TCLK)。F2為由圖2中之閘控單元6所產生之該寫入指示信號(WPTR_IND)。F3為 輸入圖2中之該酬載輸入單元2的輸入資料之一酬載IPD。F4為由圖2中之該本地寫入指標器產生器12所產生之該本地寫入指標器(WPTR_LCL)。F5為由圖2中之該正反器10所產生之寫入致動信號(O_WEN)。F6為由圖2中之該正反器4所輸出之該經閂鎖之酬載資料為一寫入資料輸出信號(O_WDATA)。
F7為該第二介面220中之該寫入致動輸入信號 (I_WEN)，其乃於該第一介面120中之該寫入致動輸出信號(O_WEN)F5之一延遲版本。於該第一介面120中之該寫入致動輸出信號(O_WEN)F5傳播通過該長途飛行通道B10中之該第二匯流排線B12上的該等緩衝器Bu10、Bu20、Bu30，及被輸入該第二介面220中之該正反器36為該寫入致動輸入信號(I_WEN)F7。
F8為該第二介面220中之該寫入資料輸入信號 (I_WDATA)，其乃於該第一介面120中之該寫入資料輸出信號(O_WDATA)F6之一延遲版本。於該第一介面120中之該寫入資料輸出信號(O_WDATA)F6傳播通過該長途飛行通道B10中之該第一匯流排線B11上的該等緩衝器Bu1、Bu2、Bu3，及被輸入該第二介面220中之該正反器30為該寫入資料輸入信號(I_WDATA)F8。
F9為該第二介面220中之該發射器時脈輸入信號 (I_TCLK)，其乃於該第一介面120中之該發射器時脈輸出信號(O_TCLK)F1之一延遲版本。於該第一介面120中之該發射器時脈輸出信號(O_TCLK)F1傳播通過該長途飛行通道 B10中之該第三匯流排線B13上的該等緩衝器Bu11、Bu21、Bu31，及被輸入該第二介面220中之該時脈回復單元38為該發射器時脈輸入信號(I_TCLK)F9。
F10為經閂鎖之寫入致動信號(WEN_DST)，其係 與於該第二介面220中產生之一已回復發射器時脈信號TCLK1同步從該正反器36輸出。
F11為經閂鎖之寫入資料(WDATA_DST)，其係與 於該第二介面220中產生之一已回復發射器時脈信號TCLK1同步從該正反器30輸出。
F12為根據所接收的寫入致動信號(I_WEN)於該 酬載儲存裝置230產生的遠端寫入指標器信號(WPTR_RMT)。該遠端寫入指標器信號(WPTR_RMT)F12可使得該第二介面220接在該第一介面120中之該本地寫入指標器(WPTR_LCL)F4之後，但該第一介面120與該第二介面220係由該長途飛行通道B10分開距離L20。
F13可為儲存於該FIFO記憶體34之分錄內之酬載資料之輸出信號(OPD)。
D0-D5相對應於資料，F4之0-6相對應於本地寫入指標器值，F12之0-6相對應於遠端寫入指標器值。
發射器時脈輸出信號(O_TCLK)F1可提供給圖2中之該第一介面120之發射器130中的正反器4及10及本地寫入指標器產生器12。發射器時脈輸入信號(I_TCLK)F9係提供給圖2中之該第二介面220之該酬載儲存裝置230中之正反器30及36。在提供給正反器30及36之前，若該發射器 時脈輸入信號F9具有欲調整的一時脈扭斜，則該發射器時脈輸入信號F9可由該時脈回復單元38回復。
信號F1、F5及F6可始於第一介面120及被延遲例 如一個時脈週期，如於圖3中由箭頭AR1顯示。由箭頭AR1例示之該延遲可基於溫度或路由條件因布局路由延遲故發生，該等條件諸如針對於該SoC 150中用於布局路由之一路由導體之長度、寬度、電阻或寄生電容。
當該第一介面120等待直到該發射器130可移轉 酬載時，發射器時脈輸出信號(O_TCLK)F1可停止撥鈕開關；否則該發射器時脈輸出信號(O_TCLK)F1可經常性地撥鈕開關。藉由經由該第三匯流排線B13，自該發射器時脈輸入信號(I_TCLK)F9產生該已回復發射器時脈信號TCLK1，該第二介面220可回復該發射器時脈輸出信號(O_TCLK)F1。
圖4為依據本發明構想之一具體實施例於圖2中之一確認移轉操作之時程圖。
參考圖4，G1為由接收器時脈產生器62所產生的該酬載接收器時脈輸出信號(O_RCLK)G1。該酬載接收器時脈輸出信號(O_RCLK)G1通過該第五匯流排線B22上之多個緩衝器Bu50、Bu51及Bu52，自該第二介面220傳輸給該第一介面120。
G2為由該輸出控制信號產生器52基於該指示信號G2A所產生的經閂鎖之增量信號以增加該本地讀取指標器G3。
G3為當該酬載接收器240讀取中該第二介面220 中之該FIFO記憶體34中之分錄中之一者時增加的本地讀取指標器(RPTR_LCL)。
G4為由該正反器60所產生的讀取確認輸出信號 (O_RACK)。
G5為該第一介面120中之該讀取確認輸入信號 (I_RACK)，其為於該第二介面220中之該讀取確認輸出信號(O_RACK)G4之一延遲版本。於該第二介面220中之該讀取確認輸出信號(O_RACK)G4傳播通過該長途飛行通道B10中在該第四匯流排線B21上之緩衝器Bu40、Bu41及Bu42，及輸入該第一介面120中之該正反器20。
G6為該第一介面120中之該接收器時脈輸入信 號(I_RCLK)，其為於該第二介面220中之該酬載接收器時脈輸出信號(O_RCLK)G1之一延遲版本。於該第二介面220中之該酬載接收器時脈輸出信號(O_RCLK)G1傳播通過該長途飛行通道B10中在該第五匯流排線B22上之緩衝器Bu50、Bu51及Bu52，及輸入該第一介面120中之該時脈回復單元26。
G7為基於該讀取確認輸入信號(I_RACK)G5與該已回復接收器時脈RCLK1同步之該讀取確認信號。
G8為由該第一介面120中之該致動信號產生器22所產生的該遠端讀取指標器(RPTR_RMT)。當該讀取增量信號G7B為作用態時，該遠端讀取指標器G8增加。
G3之0-6相對應於本地讀取指標器值，及G8之0-6 相對應於遠端讀取指標器值。
該酬載接收器時脈輸出信號(O_RCLK)G1可提 供給圖2中該第二介面220之該酬載接收器240內之該等正反器54及60。該接收器時脈輸入信號(I_RCLK)G6可提供給圖2中該第一介面120之該接收器140內之該正反器20及該遠端讀取指標器產生器24。若在提供給該正反器20及該遠端讀取指標器產生器24之前，接收器時脈輸入信號G6有一時脈扭斜欲經調整，則該接收器時脈輸入信號G6可藉該時脈回復單元26回復。
該等信號G1及G4可始於該第二介面220，及可被 延遲例如一個時脈週期，如圖4中之箭頭AR2顯示。由箭頭AR2例示之該延遲可基於溫度或路由條件因布局路由延遲故發生，該等條件諸如針對於該SoC 150中用於布局路由之一路由導體之長度、寬度、電阻或寄生電容。
當該第二介面220等待直到該酬載接收器240可 讀取出該FIFO記憶體34之該等分錄中之一者時，酬載接收器時脈輸出信號(O_RCLK)G1可停止撥鈕開關；否則該酬載接收器時脈輸出信號(O_RCLK)G1可經常性地撥鈕開關。藉由經由該第五匯流排線B22，自該接收器時脈輸入信號(I_RCLK)G6產生該已回復時脈RCLK1，該第一介面120可回復該酬載接收器時脈輸出信號(O_RCLK)G1。
該長途飛行通道L20可執行一同步交易以與該發射器時脈輸出信號(O_TCLK)同步，自該第一介面120之該發射器130傳輸該寫入資料輸出信號(O_WDATA)給該第二 介面220中之該酬載儲存裝置230。該短通道L10可操作一非同步交易以將酬載自該第二介面220中之該酬載儲存裝置230移轉給該第二介面220中之該多工器37。
該長途飛行通道L20可執行一同步交易以與該酬 載接收器時脈輸出信號(O_RCLK)G1同步，移轉該讀取確認輸出信號(O_RACK)G4自該第二介面220之該酬載接收器240給該第一介面120中之該接收器140。該短通道L11可操作一非同步交易以將該遠端讀取指標器(RPTR_RMT)G8自該第一介面120中之該接收器140移轉給該第一介面120中之該同步化器16。
依據圖1至圖4之描述，比起具有一長非同步傳輸線的一非同步介面，從一長非同步傳輸線改成一長同步傳輸線，可使得該發射器電路100與該接收器電路200間之具有一長途飛行通道的該介面簡單且有效。
參考圖1，該長途飛行通道B20之操作可與當該第二IP 260操作為主要及該第一IP 160操作為從屬時長途飛行通道B10的操作模式相同。於此種情況下，該第二介面220可包括一發射器及一接收器。該第一介面120可包括一酬載儲存裝置及一酬載接收器。
若該SoC 150包括該長途飛行通道B10及B20，則該第一IP 160及該第二IP 260可執行雙向操作以移轉酬載。
圖5為依據本發明構想之一具體實施例一非同步介面電路之方塊圖。
參考圖5，一非同步介面電路115可包括一第一介 面124、一第二介面222及一雙向長途飛行通道。該雙向長途飛行通道可包括一第一長途飛行通道B10及一第二長途飛行通道B20。
該第一介面124可包括一第一發射器130、一第一讀取單元140作為一接收器、一第二寫入單元232作為一酬載儲存裝置、及一第二接收器242。
該第二介面222可包括一第二發射器132、一第二讀取單元142作為一接收器、一第一寫入單元230作為一酬載儲存裝置、及一第一接收器240。
該第一長途飛行通道B10可包括多條匯流排線B11、B12、B13、B21及B22。圖5中之該等多條匯流排線B11、B12及B21可相對應於圖2中之該等多條匯流排線B11、B12及B21。為了方便說明，圖2中之匯流排線B13及匯流排線B22分別可於圖5中傳輸一第一介面時脈信號CLK1及一第二介面時脈信號CLK2。
該第二長途飛行通道B20可包括多條匯流排線B11-1、B12-1、B13、B21-1及B22。圖5中之該等多條匯流排線B11-1、B12-1及B21-1可與圖5中之該等多條匯流排線B11、B12及B21相同操作。
因此，該第一長途飛行通道B10及該第二長途飛行通道B20可分享該等匯流排線B13及B22以移轉該第一介面時脈信號CLK1及該第二介面時脈信號CLK2。換言之，分享該等匯流排線B13及B22之該等長途飛行通道B10及B20可執行雙向操作以分別移轉一酬載。
此外，於該第二介面222中之該第二讀取單元142 及該第一寫入單元230可分享該第一介面時脈信號CLK1作為一時脈源。於該第一介面124中之該第二寫入單元232及該第一讀取單元140可分享該第二介面時脈信號CLK2作為一時脈源。
於該第一介面124中之該第一發射器130可發射 一第一酬載給該第一寫入單元230，及於該第一介面124中之該第一讀取單元140可自於該第二介面222中之該第一接收器240接收一確認信號。
於該第二介面222中之該第二發射器132可發射 一第二酬載給該第二寫入單元232，及於該第二介面222中之該第二讀取單元142可自該第一介面124中之該第二接收器242接收一確認信號。
依據圖5，該第一介面124及該第二介面222中之 至少一者可操作為一主要介面或一從屬介面。
圖6為依據本發明構想之一具體實施例一SoC之 方塊圖。
參考圖6，一SoC 151可包括一發射器電路100A 及一接收器電路200A作為由長途飛行通道B1及B2中之至少一者連接的功能區塊。雖然該發射器電路100A及該接收器電路200A係為了方便描述而命名，但該發射器電路100A及該接收器電路200A可互換命名。
該發射器電路100A可包括一第一IP 160A作為一從屬IP及一第一介面124A作為一非同步主要介面AMI。
該接收器電路200A可包括一第二IP260A作為一主要IP及一第二介面222A作為一非同步從屬介面ASI。
該等長途飛行通道B1及B2各自可包括一酬載信號、一寫入致動信號、一發射器時脈信號、一接收器時脈信號、及一讀取確認信號。該發射器時脈信號及該接收器時脈信號可由該等通道B1及B2分享。
該第一介面124A可包括一緩衝器單元232A以與由該第二介面222A產生之一發射器時脈同步自該第二介面222A接收一酬載。該緩衝器單元232A可包括一FIFO記憶體。
該第二介面222A可包括一緩衝器單元230A以與由該第一介面124A產生之一發射器時脈同步自該第一介面124A接收一酬載。該緩衝器單元230A可包括一FIFO記憶體。
該第一IP 160A可經由匯流排B1A及B2B連結至該第一介面124A。該第一IP 160A可包括通道162(CHSA)及164(CHSB)其分別可為一讀取通道或一寫入通道。該等通道162(CHSA)及164(CHSB)可經由匯流排B1A及B2B而與該第一介面124A通訊。
該第一IP 160A可為一記憶體組件，其具有經由匯流排B1A及B2B連結的多個通道。該等多個通道162(CHSA)及164(CHSB)各自可為用於讀取或寫入之單向通道或可為用於讀取或寫入之雙向通道。此處，該記憶體組件可為暫存器、依電性記憶體諸如SRAM或DRAM、非依 電性記憶體諸如NAND快閃記憶體、NOR快閃記憶體、相變隨機存取記憶體(PRAM)、鐵磁隨機存取記憶體(FRAM)等。
第二IP 260A可經由匯流排B1B及B2A連結至該 第二介面222A。該第二IP 260A可包括通道261(CHMA)及262(CHMB)其可分別控制該從屬IP。該等通道261(CHMA)及262(CHMB)可經由該等匯流排B1B及B2A而與該第二介面222A通訊。
該第二IP 260A可為一記憶體控制器其具有藉該 等匯流排B1B及B2A連結之多個通道。該等多個通道261(CHMA)及262(CHMB)各自可為一單向通道用以控制該記憶體組件之讀取或寫入。
圖7為一流程圖例示依據本發明構想之一具體實施例圖2中操作一第一非同步介面之方法。
參考圖2，操作一第一非同步介面之方法可包括由該第一介面120發射該寫入資料輸出信號(O_WDATA)F6、一寫入致動輸出信號(O_WEN)F5、及一發射器時脈輸出信號(O_TCLK)F1。
現在參考圖2及7，於步驟S710，該第二介面220係經組配以設定該酬載儲存裝置230以自該第一介面120接收一酬載。
於步驟S720，該第二介面220可通過該匯流排線B11自該第一介面120接收該酬載F6，及藉於該酬載儲存裝置230中之正反器30閂鎖該酬載F6。此外，該第二介面220 可通過該匯流排線B12及B13接收該寫入致動輸出信號F5及該發射器時脈輸出信號F1。該等匯流排線B11、B12及B13可於長途飛行通道L20內其具有該第一介面120與該第二介面220間之長導體線。
於步驟S730，該時脈回復單元38藉調整該所接收 的酬載與該所接收的發射器時脈信號間之一時脈扭斜，使得該時脈扭斜係在一最大容許時脈扭斜範圍以下，可產生一已回復發射器時脈信號TCLK1。該時脈回復單元38包括一DLL電路以調整該時脈扭斜。
於步驟S740，該所接收的酬載基於該第二介面 220中產生的一遠端寫入指標器F12而儲存於該酬載儲存裝置230中之FIFO記憶體34。該遠端寫入指標器F12可為一目標位址，以根據該已回復發射器時脈信號TCLK1及該所接收的寫入致能信號而選擇該FIFO記憶體34之該等分錄中之一者。
於步驟S750，儲存於FIFO記憶體34之該酬載可經由該短通道L10非同步發送至該酬載接收器240。
因此，操作一第一非同步介面之方法可使得位在彼此間有長距離之功能區塊間之該第一非同步介面就電路複雜度及移轉效能而言變有效。
圖8為一流程圖例示依據本發明構想之一具體實施例圖2中操作一第二非同步介面之方法。
參考圖2，操作一第二非同步介面之方法可包括由該第一介面120接收一接收器時脈輸入信號(I_RCLK)G6 及一讀取確認輸入信號(I_RACK)G5。
參考圖2及8，於步驟S810，第一介面120通過該 長途飛行通道L20自該第二介面220接收該接收器時脈輸入信號G6及該讀取確認輸入信號G5。
於步驟S820，該時脈回復單元26藉調整該接收的 確認信號與該接收的接收器時脈信號間之一時脈扭斜使得該時脈扭斜係於一最大容許時脈扭斜範圍以下而產生一已回復接收器時脈RCLK1。該時脈回復單元26可包括一DLL電路以調整該時脈扭斜。
於步驟S830，於第一介面120中之正反器20基於 該讀取確認輸入信號(I_RACK)G5，與該已回復接收器時脈RCLK1同步，可產生一讀取確認信號G7。該致動信號產生器22可與該已回復接收器時脈RCLK1同步，基於該讀取確認信號G7而產生一讀取增量信號G7B。
於步驟S840，該讀取增量信號G7B可通過該短通 道L11非同步傳輸至該第一介面120中之該發射器130。
因此，操作一第二非同步介面之方法可使得位在 彼此間有長距離之功能區塊間之該第二非同步介面就電路複雜度及移轉效能而言變有效。
當圖1至6中之本發明構想之具體實施例於一 SoC中實施時，靜態時程分析(STA)可用以滿足一數位邏輯時程結束狀況。設計者可調整布局地板計畫以將該長途飛行通道L20及該短通道L10及L11置於該SoC之一布局中之正確位置而滿足就速度及功耗的設計規格。
當該所接收的發射器時脈信號F9與該所接收的 酬載F8間之該時脈扭斜可調整於一最大容許範圍內時，該所接收的發射器時脈信號F9可用作為已回復發射時脈信號而未進行一時脈回復處理。
當該所接收的接收器時脈信號G6與該所接收的 確認信號G5間之該時脈扭斜可調整於一最大容許範圍內時，該所接收的接收器時脈信號G6可用作為已回復接收器時脈信號而未進行一時脈回復處理。
圖9為依據本發明構想之一具體實施例一SoC之 方塊圖。
參考圖9，該SoC 1000可包括多個主要IP 600、 601及602、一晶片上網路500、多個從屬IP 700及701、及一記憶體交插裝置(後文稱作MID)105及106。
該等主要IP 600、601及602可為一CPU、一編碼 器及解碼器(CODEC)、一顯示器、一影像感測器等。該等從屬IP 700及701可為一記憶體對映裝置。
該晶片上網路500可為一網路介面以管理於該 SoC 1000中之資料及控制流程。該晶片上網路500可實施於該SoC 1000之相同基體上或多於一個晶片上。
MID 105及106各自可連結於該等三個主要IP 600、601及602各自與該等兩個從屬IP 700及701各自間，且可根據控制資訊而分配來自該等主要IP 600至602之讀/寫請求給該等從屬IP 700及701。該晶片上網路500可連結該等三個主要IP 600、601及602至該等MID 105及106中之各者。
參考圖9，該SoC 1000可根據修正進階可擴延介 面(MAXI)匯流排協定操作。換言之，一非同步信號交換特徵其給一發射器時脈及一接收器時脈提供以一酬載及一應答信號，可用以使得一匯流排協定於一長途飛行通道有效操作。此處，鑑於效能及複雜度效率故，在發射器端之一FIFO記憶體移動至一接收器端。又復，該非同步介面可施用至其它匯流排協定，諸如於進階微控制器匯流排架構(AMBA)匯流排架構中之AXI、進階高效能匯流排(AHB)、進階周邊匯流排(APB)及進階系統匯流排(ASB)等。藉由加入下列信號中之任一者諸如一發射器時脈、一接收器時脈一致動信號及一確認信號，任何同步匯流排協定皆可被修改成涵蓋於一長途飛行通道中之一非同步匯流排介面之一匯流排協定。
當該等主要IP 600至602中之一者須存取該等從 屬IP 700及701中之一者時，MID 105及106各自可根據MAXI協定操作，該等從屬IP 700及701中之一者可於與該等主要IP 600至602中之一者之時脈域不同的一時脈域操作。
以非同步介接於兩個功能區塊間為例，例如該第 一主要IP 600及該第一從屬IP 700其於不同時脈域內於該AXI協定下操作，藉發射該等兩個功能區塊之各個時脈信號至該等兩個功能區塊之另一者，該等兩個功能區塊可於該MAXI協定下操作。
連結至晶片上網路500或MID 105及106之MAXI 通道數目並不限於2或3，根據連結至晶片上網路500或MID 105及106之從屬與主要數目可為1或大於3。
當該等MAXI通道中之一者為一長途飛行通道時，圖2中之非同步介面電路105可為圖9中之該SoC 1000的MID 105及/或106。圖2中之非同步介面電路105可含括於圖9中之該SoC 1000的晶片上網路500內。
圖10為依據本發明構想之一具體實施例一記憶體交插裝置之方塊圖。
參考圖10，一MID 105可包括三個從屬介面220(SI0)、221(SI1)、222(SI2)、兩個主要介面120(MI0)及121(MI1)及一縱橫式交換器140。該等介面120(MI0)、121(MI1)、220(SI0)、221(SI1)及222(SI2)可根據MAXI協定操作。
為求方便描述，根據資料流之所有權，連結至主要IP之一介面稱作為從屬介面及連結至從屬IP之一介面稱作為主要介面。
該等從屬介面220(SI0)、221(SI1)及222(SI2)可連結至晶片上網路500。該等主要介面120(MI0)及121(MI1)可連結至從屬IP 700及701。該等從屬介面220(SI0)、221(SI1)及222(SI2)及該等主要介面120(MI0)及121(MI1)可透過該縱橫式交換器140連結彼此。
從屬介面中之一者例如220(SI0)及主要介面中之一者例如120(MI0)可由一非同步長途飛行通道連結。該從屬介面220(SI0)可包括一FIFO記憶體以儲存自該從屬IP 700傳輸之讀取資料。該主要介面120(MI0)可包括一FIFO記 憶體以儲存自(圖9之)該主要IP 600傳輸之寫入資料。
該非同步長途飛行通道可經由該縱橫式交換器140連結於該從屬介面220(SI0)與該主要介面120(MI0)間。該非同步長途飛行通道可藉圖1至9中描述的該MAXI匯流排協定設計。
(圖9之)該主要IP 600與(圖9之)該從屬IP 700間之讀/寫資料移轉係非同步執行，但該從屬介面220(SI0)與該主要介面120(MI0)間之讀/寫資料移轉係藉提供與讀/寫資料同步之一時脈信號而予同步執行。如圖1至9中描述，所接收的讀/寫資料係經由一短通道非同步傳輸給該主要IP 600或該從屬IP 700。
該時脈信號係由一發送者提供，其提供該讀或寫資料及一確認信號。該確認信號可應答於該讀/寫資料於該從屬介面220(SI0)與該主要介面120(MI0)間發送且與該讀/寫資料同步。
該縱橫式交換器140可分配由主要IP 600至603起始的讀/寫請求及於該主要IP 600至603與該從屬IP 700至701間分配讀/寫資料。
因此，圖2中之該非同步介面電路105可藉使用該AXI匯流排協定施加至該SoC 1000，及一晶片上網路具有MID 105及106於該SoC 1000，如於圖9及10之描述。
圖11為依據本發明構想之一具體實施例多個MAXI通道之方塊圖。
該MAXI匯流排協定包括用於讀取操作之一讀取 位址通道(後文稱作AR-通道)及一讀取資料通道(後文稱作R-通道)、一寫入位址通道(後文稱作AW-通道)、一寫入資料通道(後文稱作W-通道)、及一寫入應答通道(後文稱作B-通道)。
該AR-通道可發送具有一讀取位址致動信號(ARVALID)之一讀取位址(ARADDR)自該主要至該從屬。然後，該AR-通道可發送一確認信號(ARREADY)自該從屬至該主要。
該R-通道可發送具有一讀取資料致動信號(RVALID)之一讀取資料(RDATA)自該主要至該從屬。然後，該R-通道可發送一確認信號(RREADY)自該從屬至該主要。
該AW-通道可發送具有一寫入位址致動信號(AWVALID)之一寫入位址(AWADDR)自該主要至該從屬。然後，該AW-通道可發送一確認信號(AWREADY)自該從屬至該主要。
該W-通道可發送具有一寫入致動信號(WVALID)之一寫入資料(WDATA)自該主要至該從屬。然後，該W-通道可發送一確認信號(WREADY)自該從屬至該主要。
該B-通道可發送具有一應答致動信號(BVALID)之一寫入完成之應答(BRESP)自該從屬至該主要。然後，該B-通道可發送一確認信號(BREADY)自該主要至該從屬。
該AW-通道可包括AWID(寫入位址ID)、AWADDR(寫入位址)、AWLEN(叢訊長度)、AWSIZE(叢訊 大小)、AWBURST(叢訊型別)、AWVALID(寫入位址/控制有效)及AWREADY(寫入位址/控制被接受)。
該W-通道可包括WID(寫入資料ID)、WDATA(寫 入資料)、WSTRB(寫入選通)、WLAST(於一叢訊中之前次寫入移轉)、WVALID(寫入資料有效)及WREADY(寫入資料被接受)。
該B-通道可包括BID(寫入資料ID)、BRESP(寫入 應答)、BVALID(寫入應答有效)及BREADY(寫入應答被接受)。
該AR-通道可包括ARID(讀取位址ID)、 ARADDR(讀取位址)、ARLEN(叢訊長度)、ARSIZE(叢訊大小)、ARBURST(叢訊型別)、ARVALID(讀取位址/控制有效)及ARREADY(讀取位址/控制被接受)。
該R-通道可包括RID(讀取資料ID)、RDATA(讀取 資料)、RRESP(讀取應答)、RLAST(於一叢訊中之前次讀取移轉)、RVALID(讀取資料有效)及RREADY(讀取資料被接受)。
AR-通道、R-通道、AW-通道、W-通道及B-通道 中之各者可為非同步長途飛行通道，及可獨立無關地位在一主要與一從屬間，且可分享一主要時脈MI_CLK及一從屬時脈SI_CLK。
因此該AR-通道可連結至一FIFO記憶體(例如一 讀取位址緩衝佇列)以儲存經由該AR-通道傳輸之一讀取位址。該R-通道可連結至一FIFO記憶體(例如一讀取資料緩衝 佇列)以儲存經由該R-通道傳輸之一讀取資料。該AW-通道可連結至一FIFO記憶體(例如一寫入位址緩衝佇列)以儲存經由該AW-通道傳輸之一寫入位址。該W-通道可連結至一FIFO記憶體(例如一寫入資料緩衝佇列)以儲存經由該W-通道傳輸之一寫入資料。該B-通道可連結至一FIFO記憶體(例如一應答緩衝佇列)以儲存經由該B-通道傳輸之一應答。圖12將提供有關FIFO記憶體作為緩衝佇列之細節。
於MAXI協定之一通道中之一有效信號及一就緒信號可相對應於圖1及6中之一通道中之一致動信號及一確認信號。例如，圖2中之匯流排線B11及匯流排線B21可分別相對應於W-通道之WDATA及WREADY。
一非同步長途飛行通道可包括用於寫入操作之AW-通道、W-通道、B-通道，及用於讀取操作之AR-通道及R-通道。
非同步長途飛行通道可包括具有用於讀取及寫入操作之該主要時脈MI_CLK及該從屬時脈SI_CLK之一時脈通道CK-通道。例如，圖2中之匯流排線B11及匯流排線B21可分別相對應於W-通道及B-通道。
圖12為一方塊圖例示依據本發明構想之一具體實施例於一SoC中於一主要介面與一從屬介面間之交易。
一SoC 1200可包括一從屬介面220及一主要介面120，其係經由AR-通道、R-通道、AW-通道、W-通道或B-通道連結。
該主要介面120可包括用於該AR-通道之一讀取 位址FIFO記憶體AR-FIFO以自該從屬介面220接收一讀取位址。該從屬介面220可包括用於該R-通道之一讀取資料FIFO記憶體R-FIFO以自該主要介面120接收一讀取資料。
該主要介面120可進一步包括用於該AW-通道之 一寫入位址FIFO記憶體AW-FIFO以自該從屬介面220接收一寫入位址。該主要介面120可進一步包括用於該W-通道之一寫入資料FIFO記憶體W-FIFO以自該從屬介面220接收一寫入資料。該從屬介面220可進一步包括用於該B-通道之一應答FIFO記憶體B-FIFO以自該主要介面120接收一應答。
參考圖12，在該主要介面120與該從屬介面220 間一讀取交易可藉使用該AR-通道(CH1)及該R-通道(CH2)執行，及一寫入交易可藉使用該AW-通道(CH10)、該W-通道(CH20)及該B-通道(CH30)執行。
該讀取及寫入交易可包括具有一主要時脈 MI_CLK及一從屬時脈SI_CLK之一時脈通道(CK-通道)。該主要時脈MI_CLK及該從屬時脈SI_CLK可由該AR-通道、R-通道、AW-通道、W-通道及B-通道分享。
於該讀取交易中，該從屬介面220可經由該AR- 通道傳輸一讀取位址及控制資訊至該主要介面120以發送一讀取請求。該讀取位址可儲存或佇列等候於該主要介面120中之該AR-FIFO內。應答於該讀取請求，該主要介面120可經由R-通道移轉讀取資料給該從屬介面220。該讀取資料可儲存或佇列等候於該從屬介面220中之該R-FIFO內。
於該讀取交易中，AR-通道及R-通道各自可為非 同步長途飛行通道。
參考圖11及12，作為一致動信號之一ARVALID 信號及作為一酬載之一ARADDR信號可與該主要時脈MI_CLK同步經由該AR-通道自該從屬介面220傳輸至該主要介面120。作為一確認信號之該ARREADY信號可與該從屬時脈SI_CLK同步經由該AR-通道自該主要介面120傳輸至該從屬介面220。該AR-通道可傳輸具有ARADDR信號之控制資訊。該ARADDR信號、該ARVALID信號及該ARREADY信號可分別相對應於圖2中之匯流排線B11、B12及B21。該主要時脈MI_CLK及該從屬時脈SI_CLK可分別相對應於圖2中之匯流排線B12及B22。
作為一致動信號之一RVALID信號及作為一酬載 之一RDATA信號可與該從屬時脈SI_CLK同步經由該R-通道自該主要介面120傳輸至該從屬介面220。作為一確認信號之該RREADY信號可與該主要時脈MI_CLK同步經由該R-通道自該從屬介面220傳輸至該主要介面120。該RDATA信號、該RVALID信號及該RREADY信號可分別相對應於圖2中之匯流排線B11、B12及B21。該主要時脈MI_CLK及該從屬時脈SI_CLK可分別相對應於圖2中之匯流排線B12及B22。
另一方面，一非同步長途飛行通道可包括用於一讀取操作之該AR-通道、該R-通道及該CK-通道。
該AR-通道可與該CK-通道之該主要時脈MI_CLK同步傳輸具有一致動信號(例如ARVALID或AREN) 之一酬載(例如ARADDR、ARID、ARSIZE等)。該R-通道可與該從屬時脈SI_CLK同步傳輸具有讀取資料(例如RDATA)之一確認信號(例如RVALID或RSTRB)。
於該寫入交易中，該AW-通道、該W-通道及該B-通道各自可為非同步長途飛行通道。
參考圖11及12，作為一致動信號之一AWVALID信號及作為一酬載之一AWADDR信號可與該主要時脈MI_CLK同步經由該AW-通道自該從屬介面220傳輸至該主要介面120。作為一確認信號之該AWREADY信號可與該從屬時脈SI_CLK同步經由該AW-通道自該主要介面120傳輸至該從屬介面220。該AW-通道可傳輸具有AWADDR信號之控制資訊。該AWADDR信號、該AWVALID信號及該AWREADY信號可分別相對應於圖2中之匯流排線B11、B12及B21。該主要時脈MI_CLK及該從屬時脈SI_CLK可分別相對應於圖2中之匯流排線B12及B22。
作為一致動信號之一WVALID信號及作為一酬載之一WDATA信號可與該主要時脈MI_CLK同步經由該W-通道自該從屬介面220傳輸至該主要介面120。作為一確認信號之該WREADY信號可與該從屬時脈SI_CLK同步經由該W-通道自該主要介面120傳輸至該從屬介面220。該W-通道可傳輸具有該WADDR信號之控制資訊。該WADDR信號、該WVALID信號及該WREADY信號可分別相對應於圖2中之匯流排線B11、B12及B21。該主要時脈MI_CLK及該從屬時脈SI_CLK可分別相對應於圖2中之匯流排線812及 B22。
作為一致動信號之一BVALID信號及作為一酬載之一Bresp信號可與該從屬時脈SI_CLK同步經由該B-通道自該主要介面120傳輸至該從屬介面220。作為一確認信號之該BREADY信號可與該主要時脈MI_CLK同步經由該B-通道自該從屬介面220傳輸至該主要介面120。該BRESP信號、該BVALID信號及該BREADY信號可分別相對應於圖2中之匯流排線B11、B12及B21。該主要時脈MI_CLK及該從屬時脈SI_CLK可分別相對應於圖2中之匯流排線B12及B22。
另一方面，一非同步長途飛行通道可包括用於一讀取操作之該AW-通道、該W-通道、該AB-通道及該CK-通道。
該AW-通道可與該CK-通道之該主要時脈MI_CLK同步傳輸具有一第一致動信號(例如AWVALID或AWEN)之一第一酬載(例如AWADDR、AWID、AWSIZE等)。該W-通道可與該CK-通道之該主要時脈MI_CLK同步傳輸具有一第二致動信號(例如WVALID或WEN)之一第二酬載(例如WDATA、WID、WSTRB等)。該B-通道可與該從屬時脈SI_CLK同步傳輸一確認信號(例如BRESP)。
圖13為依據本發明構想之一具體實施例一SoC之方塊圖。
參考圖13，一SoC 1300可包括多個主要260a、多個從屬160a及連結至該等多個主要260a及該等多個從屬 160a之一匯流排系統105a。該SoC可於含括於一封裝體內之一晶片具體實施。
該等多個主要260a可包括一第一主要20-1、一第 二主要20-2、一第三主要20-3及一第四主要20-4。該等多個從屬160a可包括一第一從屬40-1、一第二從屬40-2、一第三從屬40-3及一第四從屬40-4。為了有效解釋之故，主要及從屬之數目為4，但主要及從屬之數目並非受此所限。
該匯流排系統105a可包括一優先順位控制器31 及一匯流排交換器33。該優先順位控制器31可控制於該等多個主要260a及該等多個從屬160a間之介接順位。該優先順位控制器31可自該等多個主要260a及該等多個從屬160a接收用於讀/寫操作之多個匯流排請求，及管理對該等匯流排請求服務之順位。
該匯流排交換器33可包括一第一從屬介面 33-1(SI1)、一第二從屬介面33-2(SI2)、一第三從屬介面33-3(SI3)、一第四從屬介面33-4(SI4)、一第一主要介面33-5(MI1)、一第二主要介面33-6(MI2)、一第三主要介面33-7(MI3)及一第四主要介面33-8(MI4)。
根據由該優先順位控制器31產生之順位資訊及 由該等主要260a中之一者所產生的一目標位址，該匯流排交換器33可連結該等多個主要260a中之至少一者至該等多個從屬160a中之至少一者。經由連結至該等多個主要260a中之該擇定的至少一者之該等從屬介面33-1至33-4中之一者及經由連結至該等多個從屬160a中之該擇定的至少一者 之該等主要介面33-5至33-8中之一者，該匯流排交換器33可連結該等多個主要260a中之該擇定的至少一者至該等多個從屬160a中之該擇定的若至少一者。若在該等多個主要與該等多個從屬間並無競爭或衝突，則該匯流排交換器33可支援多個主要同時存取多個從屬。
該匯流排次系統可根據AMBA3或AMBA4協定或信號交換匯流排協定設計。
依據圖13中本發明構想之該具體實施例，於該匯流排系統105a中在該等主要260a及該等從屬160a間之該等連結(圖13中之虛線)中之至少一者可為非同步長途飛行通道。藉由圖9及12所述提供主要MI_CLK及從屬時脈SI_CLK，如圖1及12描述，就電路複雜度、效能及功耗而言，該匯流排交換器33可經有效設計。
主要20-1至20-4各自可為於該SoC 1300中實施之一微處理器或一圖形處理器。該SoC 1300可為積體電路且可於各種行動裝置實施，諸如行動電路、智慧型電話、平板個人電腦(PC)、個人數位助理器(PDA)等。SoC 1300可於資訊技術(IT)裝置或行動電子裝置實施。
圖14為依據本發明構想之一具體實施例包括一SoC之一資料處理系統之方塊圖。
參考圖14，一資料處理系統2000可包括一SoC 150、一天線201、一射頻(RF)收發器203、一輸入裝置205及一顯示器207。該SoC 150可為圖1中顯示的SoC 150。
該RF收發器203可經由該天線201接收及發射一 無線信號。該RF收發器203可將所接收的無線信號轉換成可由該SoC 150處理之一信號。
該SoC 150可處理自該RF收發器203輸出之信號 及轉移已處理信號給顯示器207。又，該RF收發器203可將由該SoC 150產生之一信號轉換成該無線信號及通過該天線201將該無線信號轉移入一外部裝置。
輸入資料或控制資訊以控制該SoC 150成該SoC 150之該輸入裝置205可為一指標裝置，諸如觸控板、電腦、滑鼠、數字小鍵盤、或鍵盤。
該資料處理系統2000可包括於該SoC 150中之一 非同步長途飛行通道且可減低設計複雜度及功耗。
圖15為依據本發明構想之一具體實施例包括一 SoC之一資料處理系統之方塊圖。
參考圖15，一資料處理系統3000可於PC、網路 伺服器、平板PC、小筆電、電子閱讀器、PDA、可攜式多媒體播放器(PMP)、MP3播放器或MP4播放器中實施。
該資料處理系統3000可包括一SoC 150、一記憶 體組件301、一記憶體控制器302以控制該記憶體組件301之資料處理、一顯示器303及一輸入裝置304。
該輸入裝置304可將一輸入信號轉換成資料及轉移該資料給該SoC 150或該記憶體控制器302。
該SoC 150可接收自該輸入裝置304輸入之資料。該資料可在該SoC 150之控制之下顯示於或儲存於該記憶體組件301。儲存於記憶體組件301內之資料可在該記憶 體控制器302之控制之下由該顯示器303顯示。
該SoC 150可整體控制該資料處理系統3000及管 理該記憶體控制器302之操作。該記憶體控制器302可嵌置於該SoC 150或設計為一分開組件。
依據圖1至13之本發明構想之該等具體實施例， 該資料處理系統3000可包括於該SoC 150中之一非同步長途飛行通道且可減低設計複雜度及功耗。
圖16為依據本發明構想之一具體實施例包括一 SoC之一資料處理系統之方塊圖。
參考圖16，一資料處理系統4000可於一影像處理 裝置實施，例如數位相機、具有相機模組之行動電話或智慧型電話。
該資料處理系統4000可包括一SoC 150、一記憶 體組件401、一記憶體控制器402以控制該記憶體組件401之資料處理、一顯示器404及一影像感測器403。
該影像感測器403可將光學影像資料轉換成數位 影像資料，及移轉該數位影像資料給該SoC 150或記憶體控制器402。
SoC 150可接收自該影像感測器403輸入的該數 位影像資料。該數位影像資料可於該SoC 150之控制之下被顯示或被儲存於該記憶體組件401。儲存於該記憶體組件401之該數位影像資料可由顯示器404於記憶體控制器402之控制之下顯示。
該SoC 150可整體控制該資料處理系統4000及管 理該記憶體控制器402之操作。該記憶體控制器402可嵌置於該SoC 150內或設計為一分開組件。
依據圖1至13中之本發明構想之該具體實施例， 該資料處理系統4000可包括於該SoC 150之一非同步長途飛行通道及可減低設計複雜度及功耗。
圖17為依據本發明構想之一具體實施例包括一 SoC之一電腦系統之方塊圖。
參考圖17，一電腦系統5000可包括多個非依電性 記憶體組件501、一依電性記憶體組件503、一記憶體控制器502以控制該等記憶體組件501及該記憶體組件503之操作、及一SoC 150以儲存由該等記憶體組件501及該記憶體組件503內之一主機504所處理的資料。
該等多個非依電性記憶體組件501可為非依電性 記憶體諸如NAND記憶體及NOR記憶體。該記憶體組件503可包括一依電性記憶體諸如磁阻隨機存取記憶體(MRAM)。
該記憶體控制器502可根據一通訊協定介接一外 部裝置，諸如通用串列匯流排(USB)、多媒體卡(MMC)、週邊組件互連(PCI)、PCI-快速(PCI-E)、進階技術附接(ATA)、串列-ATA、並列-ATA、小型電腦系統介面(SCSI)、加強式小型碟片介面(ESDI)、及集積式驅動電子裝置(IDE)。
該等多個非依電性記憶體組件501可經由多個記 憶體通道連結至該記憶體控制器502。該等多個非依電性記憶體組件501各自可實施於NAND快閃記憶體、可電氣抹除可規劃唯讀記憶體(EEPROM)、MRAM、自旋轉移矩 MRAM、傳導橋接RAM(CBRAM)、鐵電RAM(FeRAM)、稱作奧夫尼克統一記憶體(OUV)之PRAM、電阻式RAM(RRAM或ReRAM)、奈米管RRAM、聚合物RAM(PoRAM)、奈米浮動閘記憶體(NFGM)、全像記憶體、分子電子電路記憶體裝置、或絕緣體阻變記憶體。
該等多個非依電性記憶體組件501中之各者及該記憶體組件503可封裝於各型封裝體內，諸如封裝體上封裝體(PoP)、球柵陣列(BGA)、晶片級封裝體(CSP)、塑膠引線晶片載具(PLCC)、塑膠雙排線封裝體(PDIP)、華夫封裝內晶粒、晶圓形式晶粒、板上晶片(COB)、陶瓷雙排線封裝體(CERDIP)、塑膠尺規四重平坦包(MQFP)、薄四重平坦包(TQFP)、小型輪廓積體電路(SOIC)、收縮小型輪廓封裝體(SSOP)、薄小型輪廓封裝體(TSOP)、薄四重平坦包(TQFP)、系統級封裝體(SIP)、多晶片封裝體(MCP)、晶圓層級製造封裝體(WFP)、晶圓層級處理堆疊體封裝體(WSP)等。
依據圖1至13中之本發明構想之該具體實施例，該電腦系統5000可包括於該SoC 150之一非同步長途飛行通道及可減低設計複雜度及功耗。
該電腦系統5000可實施於超行動PC(UMPC)、工作站、小筆電、個人數位助理器(PDA)、可攜式電腦、網路平板電腦、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航系統、黑盒子、數位相機、數位多媒體廣播(DMB)播放器、3D電視、數位音訊紀錄器、數位音訊播放器、數位圖像紀 錄器、數位圖像播放器、數位視訊紀錄器、數位視訊播放器、資料中心之儲存媒體、無線收發器/接收器系統、家庭網路之各種電子裝置或組件中之一者、電腦網路、公眾資訊服務網路、射頻識別(RFID)裝置、計算系統等。
雖然已經參考其具體實施例描述本發明構想，但熟諳技藝人士將瞭解可不背離如下申請專利範圍各項界定之本發明構想之精髓及範圍而對其做出形式上及細節上之各種變化。
100‧‧‧發射器電路
120‧‧‧第一介面
150‧‧‧單晶片系統(SoC)
160‧‧‧第一智慧財產(IP)
200‧‧‧接收器電路
220‧‧‧第二介面
260‧‧‧第二IP
B10、B20‧‧‧通道
LH‧‧‧長途飛行通道

Claims (20)

  1. 一種單晶片系統，其包含：一第一介面；一第二介面；一第三介面；連結於該第一介面與該第二介面間之一第一通道；連結於該第一介面與該第三介面間之一第二通道；以及一時脈通道，其具有連結於該第一介面與該第二介面及該第三介面中之至少一者間之一第一時脈信號，連結於該第一介面與該第二介面間之一第二時脈信號，及連結於該第一介面與該第三介面間之一第三時脈信號。
  2. 如請求項1之單晶片系統，其進一步包含：連結至該第一介面之一第一主要智慧財產(IP)；連結至該第二介面之一第一從屬IP；及連結至該第三介面之一第二從屬IP。
  3. 如請求項1之單晶片系統，其中該第一通道及該第二通道根據基於一進階可擴延介面(AXI)匯流排協定之一通訊協定而操作。
  4. 如請求項3之單晶片系統，其中一第一資料信號及一第一致動信號係與該第一時脈信號同步自該第一介面發射至該第二介面及該第三介面中之至少一者。
  5. 如請求項4之單晶片系統，其中一第二資料信號及一第 二致動信號係與該第二時脈信號同步自該第二介面發射至該第一介面，或一第三資料信號及一第三致動信號係與該第三時脈信號同步自該第三介面發射至該第一介面。
  6. 如請求項5之單晶片系統，其中一第一確認信號係與該第一時脈信號同步自該第一介面發射至該第二介面及該第三介面中之至少一者。
  7. 如請求項6之單晶片系統，其中一第二確認信號係與該第二時脈信號同步自該第二介面發射至該第一介面，或一第三確認信號係與該第三時脈信號同步自該第三介面發射至該第一介面。
  8. 如請求項1之單晶片系統，其中該第一介面包括一本地寫入指標器產生器，且該第二介面及該第三介面中之至少一者包括一遠端寫入指標器產生器。
  9. 如請求項8之單晶片系統，其中該第二介面及該第三介面中之至少一者包括一本地讀取指標器產生器且該第一介面包括一遠端讀取指標器產生器。
  10. 一種單晶片系統之匯流排介接方法，該方法包含下列步驟：與一第一時脈信號同步以一第一移轉速率經由一第一通道將一酬載自一第一介面發射至一第二介面中之一緩衝記憶體；以及經由係與該第一通道非同步之一第二通道，以一第二移轉速率將該酬載自該緩衝記憶體發射至一酬載接 收器，其中該第一通道具有比該第二通道更大之一長度。
  11. 如請求項10之單晶片系統之匯流排介接方法，其中該緩衝記憶體為一先進先出(FIFO)記憶體。
  12. 如請求項11之單晶片系統之匯流排介接方法，該方法進一步包含：與該第一時脈信號同步以該第一移轉速率經由該第一通道將該酬載之一致動信號自該第一介面發射至該第二介面。
  13. 如請求項12之單晶片系統之匯流排介接方法，該方法進一步包含：以該第二移轉速率經由一第三通道將一第二時脈信號及與該第二時脈信號同步之一確認信號自該第二介面發射至該第一介面。
  14. 如請求項13之單晶片系統之匯流排介接方法，其中該匯流排介接係基於一進階可擴延介面(AXI)匯流排協定而執行。
  15. 如請求項14之單晶片系統之匯流排介接方法，其中當該第一時脈之一頻率係等於或大於500MHz時，該第一通道之一長度係大於2000um。
  16. 一種匯流排介接電路，其包含：一發射器介面，其經組配以經由一第一通道發射一酬載、一寫入致動信號及一發射器時脈信號；以及一接收器介面，其包含： 一先進先出(FIFO)記憶體，其經組配以基於由該接收器介面基於該寫入致動信號所產生的一遠端寫入指標器而儲存該酬載；及一酬載讀取器，其經組配以自該FIFO記憶體讀取該酬載，其中該接收器介面經由一第二通道發射一接收器時脈及一確認信號，且該第二通道之長度相對應於該第一通道之長度。
  17. 如請求項16之匯流排介接電路，其中該酬載係自一記憶體組件發射至該第一介面。
  18. 如請求項17之匯流排介接電路，其中該酬載接收器係連結至一記憶體控制器，該記憶體控制器係經組配以控制該記憶體組件。
  19. 如請求項18之匯流排介接電路，其中該酬載係與該發射器時脈信號同步經閂鎖及發射至該接收器介面。
  20. 如請求項19之匯流排介接電路，其中該酬載係與該發射器時脈信號同步儲存於該FIFO記憶體。
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