TWI794949B - 用於組態及狀態暫存器之獨立時脈之單晶片系統及方法 - Google Patents

Abstract

本發明描述實現用於組態及狀態暫存器(CSR)之獨立時脈的系統及技術。所描述之系統及技術可依比實現一IP區塊之操作之另一時脈信號之一時脈速率慢整除倍數之一導出時脈速率，將一時脈信號提供至該IP區塊之一CSR集，其可包含該IP區塊與一應用處理器之間的通信。該導出時脈速率係與該時脈信號之該時脈速率同步，但獨立於該時脈信號之該時脈速率。依此方式，該應用處理器及其他實體可獨立於該IP區塊之時脈而存取該CSR集。例如，該應用處理器可在不自一自動時脈閘控模式喚醒該IP區塊之情況下，自該CSR集讀取或寫入至該CSR集。藉此，獨立時脈之所描述態樣可減少與該CSR集相關聯的功耗。

Description

用於組態及狀態暫存器之獨立時脈之單晶片系統及方法

專用積體電路(ASIC)、單晶片系統(SoC)及其他積體電路(IC)通常包含一或多個智慧財產(IP)區塊。IP區塊一般包含組態及狀態暫存器(CSR)之一集。CSR有時亦稱為控制及狀態暫存器。一CSR一般為一處理器、一硬體實體或軟體實體可在一特定位址及(若干)位元位置處讀取或寫入之一實體(例如一正反器)。例如，CSR可提供與IP區塊相關聯之控制旋鈕及狀態更新。CSR亦可組態IP區塊依一特定方式執行。

諸多IC佈局設計將共同時脈線路由至IP區塊及CSR兩者，使得CSR依相同於IP區塊之時脈速度操作。此導致更高功耗、存取CSR之額外延時、對保持電源軌之實體放置之更多約束及軟體無法更新CSR且亦不供電給IP區塊。其他佈局設計使用客製時脈域交叉(CDC)同步器在一較慢專用時脈上運行一IP區塊之CSR。然而，此等客製CDC同步器需要大量設計工作，招致大量設計面積損失，且增加功耗。

本發明描述實現用於CSR之獨立時脈之系統及技術。所描述之系統及技術可依比實現一IP區塊之操作之另一時脈信號之一時脈速率 慢整除倍數之一導出時脈速率將一時脈信號提供至該IP區塊之一CSR集，其可包含該IP區塊與一應用處理器之間的通信。該導出時脈速率與該時脈速率同步但獨立於該時脈速率。依此方式，該應用處理器及其他實體可獨立於該IP區塊之時脈而存取該CSR集。例如，該應用處理器可在不自一自動時脈閘控(ACG)模式喚醒該IP區塊之情況下讀取自或寫入至該CSR集。獨立時脈之所描述態樣亦可在最小增加IC設計面積(例如，更不複雜)之情況下實施且減少與該CSR集相關聯之功耗。

在態樣中，一種積體電路(IC)包含一IP區塊、一非同步電橋及一時脈管理器。該IP區塊包含至少一個IP子系統及與該至少一個IP子系統相關聯之一CSR集。該非同步電橋將該IP區塊之該CSR集可操作地耦合至與該IC相關聯之一應用處理器。該時脈管理器可操作地同時耦合至該非同步電橋、該IP區塊及該CSR集。該時脈管理器可產生一第一時脈信號且將其提供至該IP區塊以實現該IP子系統與該應用處理器之間的通信。該時脈管理器亦可產生一第二時脈信號。該第二時脈信號具有比該第一時脈信號之時脈速率慢整除倍數之一導出時脈速率。該第二時脈信號可獨立於該第一時脈信號而選擇性閘控。該時脈管理器亦可將該第二時脈信號提供至該CSR集及該非同步電橋以實現該應用處理器與該CSR集之間依該導出時脈速率通信。

本發明亦描述實現用於CSR之獨立時脈之其他方法、組態及系統。

本[發明內容]介紹用於CSR之一獨立時脈之簡化概念，其將在以下[實施方式]及圖式中進一步描述。本[發明內容]不意欲識別主張標的之基本特徵，且亦不意欲用於判定主張標的之範疇。

100:裝置圖

102:使用者裝置

102-1:行動電話

102-2:平板裝置

102-3:膝上型電腦

102-4:桌上型電腦

102-5:電腦化手錶

102-6:可穿戴電腦

102-7:視訊遊戲機

102-8:語音助理系統

104:射頻(RF)收發器

106:積體電路(IC)

108:智慧財產(IP)區塊

108-1:IP區塊(A)

108-n:IP區塊(n)

110:IP子系統

110-11:IP子系統(A1)

110-12:IP子系統(A2)

110-13:IP子系統(A3)

110-n1:IP子系統(n1)

110-nm:IP子系統(nm)

112:組態及狀態暫存器(CSR)集

112-1:CSR集(A)

112-n:CSR集(n)

114:應用處理器

116:時脈管理器

118:電腦可讀儲存媒體(CRM)

120:CRM

200:裝置圖

202:單晶片系統(SoC)

204:時脈閘控制器

204-1:時脈閘控制器

204-2:時脈閘控制器

204-3:時脈閘控制器

300:實例圖

302:非同步電橋

304:保持電源軌

306:組態存取通道

308:組態時脈信號

310:核心時脈信號

312:導出時脈信號

400:時序圖

402:核心時脈信號

404:導出時脈信號

406:導出時脈信號

408:導出時脈信號

500:實例圖

502:多工器

504:鎖存器

506:多工器

508:鎖存器

510:多工器

512:鎖存器

514:鎖存器

516:HW_Data信號

518:資料寫入啟用信號(Data_Wen)

520:核心時脈信號(Core_Clk)

522:Data信號

524:En_Xor信號

526:正交相位資料信號(Data_Q)

528:Clock_Div_Value信號

530:HW_En信號

532:Data_CSR信號

600:時序圖

602:Core_Derived_Clk信號

604:Core_Derived_Clk_En信號

606:Core_Derived_Clk_En_Q信號

700:實例圖

702:多工器

704:多工器

706:鎖存器

708:多工器

710:鎖存器

712:鎖存器

714:鎖存器

716:下降邊緣偵測器

718:OR邏輯閘

720:Core_ACG_Wake_Pulse信號

722:Data_Wen信號

724:Data信號

726:Clk信號

728:En_Xor信號

730:Data_Q信號

732:Clock_Div_Value信號

734:Data_CSR信號

736:SW_Wen信號

800:操作

802:產生一第一時脈信號

804:將第一時脈信號提供至一IP區塊以實現一或多個IP子系統與一應用處理器之間的通信

806:產生一第二時脈信號，其具有比第一時脈信號之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率且能夠獨立於第一時脈信號被選擇性地閘控

808:將第二時脈信號提供至一CSR集及一非同步電橋以實現應用處理器與CSR集之間依導出時脈速率通信

900:SoC

902:應用處理器

904:記憶體

906:系統資料

908:韌體

910:應用程式

912:通信收發器

914:無線數據機

916:資料輸入

918:圖形處理器

920:音訊處理器

922:影像感測器處理器

924:感測器介面

本發明中參考以下圖式描述用於CSR之一獨立時脈之一或多個態樣之細節。相同元件符號在所有多個圖式中用於係指相同特徵及組件：圖1繪示其中可實施用於CSR之獨立時脈之態樣之一使用者裝置之一實例性裝置圖；圖2繪示其中可實施用於CSR之獨立時脈之態樣之一SoC之一實例性裝置圖；圖3繪示用於CSR之獨立時脈之一實例圖；圖4繪示獨立時脈之時脈信號之一實例性時序圖；圖5繪示實現用於一僅監測屬性之CSR之獨立時脈之所描述態樣之一實例圖；圖6繪示描繪用於一僅監測屬性之CSR之獨立時脈之態樣之一實例性時序圖；圖7繪示實現用於控制及監測屬性之CSR之獨立時脈之所描述態樣之一實例圖；圖8係繪示用於CSR之獨立時脈之實例性操作的一流程圖；及圖9繪示可實施用於CSR之獨立時脈之態樣之一實例性SoC。

概述

本發明描述用於CSR之獨立時脈之態樣。在各種態樣中，一SoC之IP區塊可包含具有一相關聯CSR集之IP子系統。IP區塊可跨SoC分散且位於不同功率域或時脈域內。IP區塊一般支援可由SoC之一應用處 理器或主機存取之一組態存取埠或通道。所描述之態樣提供一般依不同於IP區塊(例如IP區塊之核心)之時脈速率之一時脈速率運行之一組態存取通道。為了方便，本發明在包含IP區塊及IP子系統之一SoC之背景中描述實施例及實例。本發明之原理一般可應用於包含CSR之一SoC或IC之功能區塊、IP區塊或子系統且實現CSR集在不同於且獨立於區塊及子系統之一時脈域上操作。

如上文所描述，CSR集可提供與IP區塊及IP子系統相關聯之控制元件及狀態更新。CSR集可組態IP區塊之硬體依一特定方式執行。應用處理器或軟體常式亦可使用CSR來讀取在IP子系統及IP區塊中發生之事件之當前狀態。一特定CSR集可包含若干屬性，其等包含僅控制(例如應用處理器可用之讀取及寫入操作及IP子系統可用之唯讀操作)、僅監測(例如應用處理器可用之唯讀操作及IP子系統可用之讀取及寫入操作)或兩者之一組合。

CSR之時脈及放置通常涉及若干問題之考量。例如，工程師可考量來自CSR之功耗、電路佈線便利及是否在IP區塊停電期間保存CSR值。設計工程師亦可考量IP區塊是否應在應用處理器可讀取或寫入至IP區塊之CSR之前自一ACG模式供電。一ACG特徵可根級閘控核心時脈以在IP區塊非作用(例如停電或處於一低功率睡眠狀態中)時節省時脈佈線及功率。另外，設計工程師可考量CSR設計之暫存器轉移層(RTL)碼之產生。

所描述之系統及技術實現用於CSR之獨立時脈，其使用與核心時脈信號之時脈速率同步且比核心時脈信號之時脈速率慢整除倍數之一導出時脈速率。所描述之獨立時脈態樣允許一應用處理器無縫讀取自及 寫入至CSR。因為一時脈管理器或一時脈閘控制器可獨立於核心時脈信號而選擇性閘控導出時脈信號，所以應用處理器可存取CSR集，即使IP區塊處於ACG模式中。所描述之獨立時脈之態樣亦允許工程師在不負面影響晶片時序之情況下將CSR集放置於保持電源軌附近。

作為一非限制性實例，一SoC或積體電路包含一IP區塊、一非同步電橋及一時脈管理器。IP區塊包含至少一個IP子系統及與IP子系統相關聯之一CSR集。非同步電橋將CSR集可操作地耦合至一應用處理器。時脈管理器將非同步電橋、IP區塊及CSR集可操作地耦合在一起。時脈管理器可產生一第一時脈信號且將其提供至IP區塊以實現IP子系統與應用處理器之間的通信。時脈管理器亦可產生一第二時脈信號。第二時脈信號具有比第一時脈信號之時脈速率慢整除倍數之一導出時脈速率。第二時脈信號可獨立於第一時脈信號而選擇性閘控。時脈管理器亦可將第二時脈信號提供至CSR集及非同步電橋以實現應用處理器與CSR集之間依導出時脈速率通信。

此實例僅為用於改良SoC中CSR之時脈及放置之用於CSR之獨立時脈之一個說明。本發明中描述其他實例性組態及方法。本發明現描述用於CSR之所描述獨立時脈之額外實例性方法、組態及組件。

實例性裝置

圖1繪示其中可實施用於CSR之獨立時脈之態樣之一使用者裝置102之一實例性裝置圖100。使用者裝置102可包含為了清楚而自圖1省略之額外組件及介面。

使用者介面102可經實施為各種消費性電子裝置。作為非限制性實例，使用者裝置102可為一行動電話102-1、一平板裝置102-2、 一膝上型電腦102-3、一桌上型電腦102-4、一電腦化手錶102-5、一可穿戴電腦102-6、一視訊遊戲機102-7或一語音助理系統102-8。

使用者裝置102可包含用於通過無線網路通信之一或多個射頻(RF)收發器104。使用者裝置102可將RF收發器104及支援電路系統(例如天線、前端模組、放大器)調諧至由各種通信標準界定之一或多個頻帶。

使用者裝置102亦包含積體電路106。作為非限制性實例，積體電路106可包含一SoC、一中央處理單元、一圖形處理單元、一ASIC、一場可程式化閘陣列(FPGA)、一媒體控制器、一記憶體控制器、一張量處理單元或支援一組態存取通道之任何其他硬體電路。積體電路106一般將使用者裝置102之若干組件整合至一單一晶片中，包含一中央處理單元、記憶體及輸入及輸出埠。積體電路106可包含一單一核心或多個核心。在所描繪之實施方案中，積體電路106包含一或多個IP區塊108、一應用處理器114、一時脈管理器116及電腦可讀儲存媒體(CRM)118。積體電路106可包含其他組件，其包含通信單元(例如數據機)、輸入/輸出控制器及系統介面。

各IP區塊108包含一或多個IP子系統110及一CSR集112。IP區塊108表示積體電路106之一特定功率域或時脈域內IP子系統110之一集合。IP區塊108可經實施為實現使用者裝置102之某些功能之積體電路106之另一處理器、引擎或協同處理器。本發明相對於圖9來識別及描述各種實例性IP區塊108。CSR集112包含將關於與IP區塊108或IP子系統110相關聯之事件狀態及組態值之資訊各提供至IC 106之硬體或軟體之CSR之一集合。CSR集112可跨對應IP區塊108或功率域之一功率循環事件 保存及恢復。

應用處理器114可包含一組合處理器及記憶體系統，其執行儲存於電腦可讀儲存媒體(例如CRM 118或CRM 120)上之電腦可執行指令以控制積體電路106之操作且實現使用者裝置102之功能。一般而言，應用處理器114可至少部分在硬體中實施。例如，應用處理器114可執行韌體、一作業系統或其他電腦可執行指令以讀取自或寫入至與一特定IP區塊108之一IP子系統110相關聯之CSR集112。

時脈管理器116可依與一核心時脈信號(例如一第一時脈信號)之時脈速率同步之一導出時脈速率產生一或多個導出時脈信號(例如一導出核心時脈信號或一第二時脈信號)。在一些實施方案中，導出時脈速率比核心時脈信號之時脈速率慢整除倍數(例如2倍、3倍、4倍、5倍或6倍)。在其他實施方案中，導出時脈速率比核心時脈信號之時脈速率快整乘倍數(例如2倍、3倍、4倍、5倍或6倍)。核心時脈信號實現IP子系統110與應用處理器114之間的通信。導出時脈信號實現應用處理器114與CSR集112之間依導出時脈速率通信。所描述之獨立時脈可獨立於核心時脈信號而選擇性閘控導出時脈信號(且反之亦然)以使軟體更新(例如寫入操作)及讀出(例如讀取操作)能夠無縫發生且無額外延時。時脈管理器116可使用硬體、韌體、軟體或其等之一組合實施或包含硬體、韌體、軟體或其等之一組合。時脈管理器116可操作地耦合至IP區塊108及CSR集112。

CRM 118係適合於儲存可由應用處理器114及/或IP區塊108存取之資料之一儲存裝置(例如靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)、非揮發性RAM(NVRAM)、同步動態RAM(SDRAM))。CRM 118實現系統資料之永久或非暫時性資料儲存，其可包含韌體、一 作業系統、應用程式及與積體電路106之操作態樣相關之任何其他類型之資訊或資料。在其他實施方案中，CRM 118可位於積體電路106外部。

使用者裝置102亦包含電腦可讀儲存媒體(CRM)120。CRM 120係適合於儲存使用者裝置102之裝置資料之一儲存裝置(例如隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、非揮發性RAM(NVRAM)、唯讀記憶體(ROM)、快閃記憶體)。裝置資料可包含一作業系統、一或多個應用程式、使用者資料，及多媒體資料。在其他實施方案中，CRM 120可儲存作業系統及應用程式之一子集、使用者資料，及積體電路106之多媒體資料。作業系統一般管理使用者裝置102之硬體及軟體資源，且提供共用服務。作業系統及應用程式一般可由積體電路106執行，以實現與使用者裝置102之通信及使用者互動，其需要存取CRM 118或CRM 120中之資料。

圖2繪示其中可被實施用於CSR之獨立時脈之態樣之一SoC 202之一實例性裝置圖200。在此實例中，SoC 202包含類似於圖1之積體電路106中所展示之組件的組件及一些額外細節。SoC 202可包含圖2中未繪示之額外組件。

SoC 202包含多個IP區塊108、應用處理器114、時脈管理器116，及CRM 118。IP區塊108包含一IP區塊(A)108-1及一或多個額外IP區塊，包含一IP區塊(n)108-n，其中n表示大於1之一正整數。

IP區塊108之各者包含一或多個IP子系統110及一CSR集112。在此實例中，IP區塊(A)108-1包含經可操作地連接至一CSR集(A)112-1之IP子系統(A1)110-11及IP子系統(A2)110-12。IP區塊(n)108-n包含經可操作地連接至一CSR集(n)112-n之IP子系統(n1)110-n1及IP子系統 (nm)110-nm，其中m表示大於1之一正整數。

CSR集112儲存IP子系統112之組態及暫存值或與IP子系統110相關聯之組態及暫存值。CSR集112一般是永遠開啟的，且足以儲存SoC 202之IP子系統110之組態及暫存值。

時脈管理器116包含一或多個時脈閘控制器204。時脈管理器116經可操作地耦合至IP區塊108及CSR集112。時脈閘控制器204可在無需一特定IP區塊108之一時脈信號(例如一第一時脈信號或一第二時脈信號)以節省動態功率時，「閘控」或關閉時脈信號。例如，時脈閘控制器204之一者可獨立於導出時脈信號而選擇性閘控經提供至IP區塊108之核心時脈信號。核心時脈信號實現IP區塊及其子系統之操作，諸如至少一個IP子系統110(例如IP子系統A1 110-11)與應用處理器114之間的通信。

類似地，一或多個其他時脈閘控制器204可獨立於核心時脈信號而選擇性閘控提供至CSR集112之導出時脈信號。導出時脈信號實現應用處理器114與CSR集112之間依導出時脈速率通信。時脈閘控制器204可包含硬體、韌體、軟體或其等之一組合。時脈閘控制器204可包含為時脈管理器116之一部分或與時脈管理器116分離。

本發明相對於圖3至圖7及/或圖9之SoC更詳細描述用於CSR集112之獨立時脈之配置及操作，具體而言，IP區塊108、IP子系統110、CSR集112、應用處理器114、時脈管理器116及時脈閘控制器204之配置及操作。本發明亦相對於圖8更詳細描述由用於CSR集112之獨立時脈之態樣執行之一實例性方法。

實例性組態

本節繪示可完全或部分單獨或一起發生之用於CSR之獨立 時脈之實例性組態。為便於閱讀，本節相對於圖式描述實例性組態。

圖3繪示用於CSR之獨立時脈之一實例圖300。獨立時脈之態樣可在SoC 202中實施且包含額外組件(圖3中未繪示)。圖式300繪示用於提供與一核心時脈信號310同步但具有比核心時脈信號310之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率之一導出時脈信號312之一組態。一般而言，本文中所描述之態樣實現使用依不同頻率及/或閘控操作之單獨時脈獨立時控IP區塊及CSR以促進對IP子系統或CSR之獨立操作或存取。藉此，一SoC之一應用處理器或主機可存取CSR或IP子系統，而另一實體依一更慢頻率時控或非作用，藉此減少由IP區塊、IP子系統或CSR電路消耗之功率。

各種組件之間的任何耦合或連接可為直接或間接的，諸如透過一或多個介入組件形成。為使視覺簡潔及/或清楚，一些不相關或冗餘組件(例如邏輯閘或互補資料路徑)、耦合(例如連接、跡線、導線、互連)或電路系統亦可自此或其他電路圖省略。此一省略不應被解釋為限制，而是可使用或應用所描述電路系統之各種態樣來實施用於CSR之獨立時脈之態樣之諸多方式之一個實例。換言之，本文中所描述之態樣(例如電路系統及/或模組)亦可使用邏輯閘、資料路徑及/或額外或單獨冗餘或複製單元之任何適合數目或組合來實施。

類似於圖2，SoC 202包含具有IP子系統(A1)110-11、IP子系統(A2)110-12及IP子系統(A3)110-13及CSR集112之IP區塊(A)108-1。SoC 202亦可包含應用處理器114、一非同步電橋302、一保持電源軌304、時脈管理器116及多個時脈閘控制器204(例如一時脈閘控制器204-1、時脈閘控制器204-2及時脈閘控制器204-3)。

非同步電橋302實現不同時脈域之間的通信(例如資料傳輸)。例如，非同步電橋302可實現與核心時脈信號310、導出時脈信號312及一組態時脈信號308相關聯之不同時脈域之間的通信之緩衝同步。在所描繪之實施方案中，應用處理器114可利用一組態存取通道306來將一組態值讀取或寫入至CSR集112。組態存取通道306可對可具有相同於或不同於核心時脈信號310或導出時脈信號312之一時脈速率之一組態時脈信號308操作。應用處理器114經由組態存取通道306可操作地耦合至非同步電橋302。非同步電橋302經由組態存取通道306可操作地耦合至CSR集112。

在態樣中，IP區塊(A)108-1可操作地連接至保持電源軌304。保持電源軌304將電力提供至CSR集112內之暫存器(例如正反器)。所描述之獨立時脈允許保持電源軌304可操作地耦合至可依比核心時脈信號310慢之一時脈速率操作之CSR集112。此設計亦可使CSR集112能夠放置於保持電源軌304附近而不負面影響SoC 202之時序。

時脈管理器116可產生核心時脈信號310及導出時脈信號312。時脈管理器116可操作地耦合至非同步電橋302、IP區塊(A)108-1及CSR集112。時脈管理器116亦可操作地耦合至時脈閘控制器204-1、時脈閘控制器204-2及時脈閘控制器204-3。在態樣中，時脈管理器116將核心時脈信號310提供至IP區塊(A)108-1以實現IP區塊之操作，其可包含IP子系統110與應用處理器114之間的通信。時脈管理器亦可將導出時脈信號312提供至CSR集112及非同步電橋302以實現應用處理器114與CSR集112之間依一導出時脈速率通信。

導出時脈信號312具有比核心時脈信號310慢整除倍數或快 整乘倍數之導出時脈速率。時脈管理器116可將導出時脈速率動態調整至核心時脈信號310之時脈速率之不同整除倍數或不同整乘倍數。例如，導出時脈速率之不同整除倍數可等於2、3、4、5、6或另一整數。導出時脈速率之不同整乘倍數可等於2、3、4、5、6或另一整數。依此方式，導出時脈信號312可依比核心時脈信號310慢或快之一速率操作。如上文所描述，導出時脈信號312比核心時脈信號310慢整除倍數(例如慢2倍、4倍或6倍)。時脈管理器116亦可確保導出時脈信號312與核心時脈信號310同步。

終止於CSR集112之一或多個電路路徑可經組態為多循環路徑。導出時脈速率隨核心時脈信號之時脈速率調節以支援各種動態電壓及頻率調節(DVFS)頻率值。因而，獨立時脈之態樣能夠在不損失核心時脈信號310與導出時脈信號312之間的相位關係之情況下時脈調整任何潛在整除值或潛在整乘值。依此方式，所描述之獨立時脈之態樣提供同步時脈且避免違反SoC 202之多循環路徑定相。

導出時脈信號312可獨立於核心時脈信號310而選擇性閘控且核心時脈信號310可獨立於導出時脈信號312而選擇性閘控。依此方式，導出時脈信號312之一效能點獨立於核心時脈信號310之一效能點。例如，時脈閘控制器204-1可操作地耦合於時脈管理器116與CSR集112之間且可獨立於核心時脈信號310是否被閘控而選擇性閘控導出時脈信號312。依此方式，應用處理器114可在閘控核心時脈信號310時(例如，在啟用IP區塊(A)108-1之一ACG模式期間)依導出時脈速率將一組態值寫入至CSR集112。類似地，時脈閘控制器204-2可操作地耦合於時脈管理器116與IP子系統110之間且可獨立於導出時脈信號312是否被閘控而選擇性 閘控核心時脈信號310。時脈閘控制器204-2可(例如)閘控核心時脈信號310以啟用IP區塊(A)108-1或IP子系統110之一ACG模式。時脈閘控制器204-3可操作地耦合於時脈管理器116與非同步電橋302之間且可選擇性閘控組態時脈信號308。

在所描繪之實施方案中，SoC 202包含一單一IP區塊108、一單一非同步電橋302及一單一時脈管理器116。在其他實施方案中，SoC 202可包含多個IP區塊108。多個IP區塊108之各者可包含各自IP子系統110及與IP子系統110相關聯之一各自CSR集112。SoC 202亦可包含多個各自非同步電橋302。多個非同步電橋302之各者可操作地耦合於應用處理器114與多個IP區塊108之各自CSR集112之間。SoC 202亦可包含多個各自時脈管理器116，其等之各者可操作地耦合至各自非同步電橋302、各自IP區塊108及各自CSR集112。

圖4繪示用於獨立時脈之時脈信號之一實例性時序圖400。在此實例中，SoC 202包含類似於圖3之SoC 202中所展示之組件及信號之組件及信號及核心時脈信號及導出時脈信號之一些額外細節。

一般而言，時脈管理器116可依一核心時脈速率產生一核心時脈信號402，諸如用於一IP區塊子系統或IP區塊核心。核心時脈信號402可類似於圖3中所繪示之核心時脈信號310。時脈管理器116可提供核心時脈信號402來實現一IP區塊108之IP子系統110與應用處理器114之間的通信。

時脈管理器116亦可產生一導出時脈信號404、406或408。在所描繪之實施方案中，導出時脈信號404、406或408具有比核心時脈信號402之核心時脈速率慢整除倍數之一導出時脈速率。例如，導出時脈信 號404之導出時脈速率比核心時脈速率慢2倍(例如，除以2)。導出時脈信號406之導出時脈速率比核心時脈速率慢4倍(例如，除以4)。且導出時脈信號408之導出時脈速率比核心時脈速率慢6倍(例如，除以6)。導出時脈信號404、406及408與核心時脈信號402同步，如藉由對準其各自相位所繪示。同步意謂導出時脈信號404、406及408之上升邊緣與核心時脈信號402之一上升邊緣一致。儘管導出時脈信號404、406及408之各者之占空比經展示為類似於核心時脈信號402之占空比，但此未必適用於所有實施方案。

圖5繪示實現用於一僅監測屬性(例如一唯讀屬性)之CSR之獨立時脈之所描述態樣之一實例圖500。在此實例中，SoC 202包含類似於圖3之SoC中所展示之組件及信號之組件及信號及一些額外細節。CSR集112支援一僅監測屬性，其中應用處理器114使唯讀操作可用，且IP子系統110使讀取及寫入操作可用。

圖式500包含多工器502、506及510及鎖存器504、508、512及514。多工器502可操作地耦合至鎖存器504。多工器502之輸入包含一HW_Data信號516及一Data信號522。HW_Data信號516可傳送(例如)一讀取或寫入命令。Data信號522可(例如)傳送與寫入命令相關聯之資料值。HW_Data信號516與Data信號522之間的選擇由一資料寫入啟用信號518(Data_Wen518)指導。

鎖存器504包含核心時脈信號(Core_Clk)520之輸入及多工器502之輸出。鎖存器504之輸出係提供至多工器506之Data信號522。多工器506可操作地耦合於鎖存器504與鎖存器508之間。多工器506之輸入包含Data信號522及一正交相位資料信號(Data_Q)526。Data信號522 與Data_Q信號526之間的選擇由一En_Xor 524信號指導。

鎖存器508包含核心時脈信號(Core_Clk)520之輸入及多工器506之輸出。鎖存器508之輸出係提供至多工器506及鎖存器514之Data_Q信號526。多工器510可操作地耦合至鎖存器512。多工器510之輸入包含一HW_En信號530及Data_Q信號526。HW_En信號530與Data_Q信號526之間的選擇由En_Xor524信號指導。

鎖存器512包含核心時脈信號(Core_Clk)520之輸入及多工器510之輸出。鎖存器512之輸出係HW_En信號530。且鎖存器514可操作地耦合至鎖存器508。鎖存器514包含Clock_Div_Value信號528(例如值2、3、4、5或6)及Data_Q信號526之輸入。鎖存器514之輸出係一Data_CSR信號532。在態樣中，Clock_Div_Value信號528之使用可實現獨立於IP區塊之核心時脈信號或功率狀態而由應用處理器114獨立監測CSR及由IP區塊108之IP子系統110獨立監測讀取及寫入操作。

圖6繪示描繪用於一僅監測屬性之CSR之所描述獨立時脈之態樣之一實例性時序圖600。相對於圖6之描述參考上文相對於圖1至圖5所描述之硬體及技術。然而，時序圖600可使用不同硬體、技術、方案或其等之一組合來實施。一般而言，時序圖600指示支援一僅監測屬性之IP子系統110與CSR集112之間的實例性傳信，其中應用處理器114使唯讀操作可用，且IP子系統110使讀取及寫入操作可用。

時脈管理器116可將Core_Clk信號520提供至IP區塊108以實現IP子系統110與應用處理器114之間的通信。時脈管理器116亦可將Core_Derived_Clk信號602提供至CSR集112及非同步電橋302以實現應用處理器114與CSR集112之間的通信。Core_Derived_Clk信號602之導出時 脈速率比Core_Clk信號520之時脈速率慢4倍。Core_Derived_Clk_En信號604與Core_Derived_Clk信號602之一上升邊緣同步。Core_Derived_Clk_En_Q信號606與Core_Derived_Clk_En信號604 90度異相。若Core_Derived_Clk_En信號604或Core_Derived_Clk_En_Q信號606之任一者且僅一者呈高態或為真，則En_Xor信號傳送一真或高態輸出。

當HW_Data信號516傳送一讀取或寫入命令時，Data_Wen信號518傳送真或高態。HW_Data信號指示IP子系統是否包含用於CSR集112之一讀取或寫入命令。Data信號522傳送與讀取或寫入命令相關聯之資料。Data_Q信號526與Core_Derived_Clk_En_Q信號606同步。HW_En信號530與Data_Q信號526同步。Data_CSR信號532傳送Data信號522之值何時寫入至或讀取自CSR集112。在態樣中，Core_Derived_Clk信號602之使用可實現獨立於IP區塊之Core_Clk信號520或功率狀態而由應用處理器114獨立監測CSR及由IP區塊108之IP子系統110獨立監測讀取及寫入操作。Core_Derived_Clk信號602之較慢時脈速率亦可減少與CSR集112相關聯之功耗。

圖7繪示實現用於一控制及監測屬性之CSR之獨立時脈之所描述態樣之一實例圖700。在此實例中，SoC 202包含類似於圖3之SoC中所展示之組件及信號之組件及信號及一些額外細節。CSR集112支援控制及監測屬性，其中應用處理器114及IP子系統110使讀取及寫入操作可用。

圖式700包含多工器702、704及708、鎖存器706、710、712及714、一下降邊緣偵測器716及一OR(「或」)邏輯閘718。多工器 702可操作地耦合至多工器704及OR邏輯閘718。多工器702之輸入包含一Data信號724及一Data_CSR信號734。Data信號724可傳送與一讀取或寫入命令相關聯之資料值。Data信號724與Data_CSR信號734之間的選擇由OR邏輯閘718之輸出指導。

多工器704可操作地耦合至鎖存器706及多工器702。多工器704之輸入包含Data信號724及多工器702之輸出。Data信號724與多工器702之輸出之間的選擇由一Data_Wen信號722指導。

鎖存器706可操作地耦合於多工器704與多工器708之間。鎖存器706包含一Clk信號726(例如一核心時脈信號)之輸入及多工器704之輸出。鎖存器706之輸出係Data信號724。

多工器708可操作地耦合於鎖存器706與鎖存器710之間。多工器708之輸入包含Data信號724及一Data_Q信號730。Data信號724與Data_Q信號730之間的選擇由一En_Xor信號728指導。

鎖存器710經可操作地耦合於多工器708與鎖存器712之間。鎖存器710包含Clk信號726之輸入及多工器708之輸出。鎖存器708之輸出係Data_Q信號730。

鎖存器712經可操作地耦合至鎖存器710及多工器702。鎖存器712包含Data_Q信號730及一Clk_Div_Value信號732之輸入。鎖存器712之輸出係Data_CSR信號734。

鎖存器714經可操作地耦合至下降邊緣偵測器716。鎖存器714包含Clk信號726及一SW_Wen信號736之輸入。鎖存器714之輸出被提供至下降邊緣偵測器716。下降邊緣偵測器716經可操作地耦合至OR邏輯閘718。下降邊緣偵測器716之另一輸入係SW_Wen信號736。下降邊緣偵 測器716之輸出係OR邏輯閘718之一輸入。OR邏輯閘718之另一輸入係Core_ACG_Wake_Pulse信號720。在態樣中，Clock_Div_Value信號732之使用可實現獨立於IP區塊108之核心時脈信號或功率狀態而由應用處理器114獨立監測CSR及由應用處理器114及IP區塊108之IP子系統110兩者獨立監測讀取及寫入操作。

實例性方法

圖8係繪示用於CSR之獨立時脈之實例性操作800之一流程圖。在圖1至圖7之積體電路106或SoC 202或圖9之SoC 900之背景中描述操作800。操作800可依一不同順序或使用額外或較少操作來執行。

在802中，由一時脈管理器產生一第一時脈信號。時脈管理器經可操作地耦合至一非同步電橋、一IP區塊及一CSR集。IP區塊包含一或多個IP子系統及與一或多個IP子系統相關聯之CSR集。非同步電橋經可操作地耦合於CSR集與應用處理器之間。例如，時脈管理器116可產生核心時脈信號402。時脈管理器116經可操作地耦合至非同步電橋302、IP區塊108及CSR集112。一或多個各自時脈閘控制器204經可操作地耦合於時脈管理器116、非同步電橋302、IP區塊108或CSR集112之間(例如圖3之時脈閘控制器204-1、204-2及204-3)。

在804中，將第一時脈信號提供至IP區塊以實現IP區塊或IP區塊之核心之操作，其可包含IP區塊之一或多個IP子系統與應用處理器之間的通信。例如，時脈管理器116將核心時脈信號402提供至IP區塊108。核心時脈信號402實現IP子系統110與應用處理器114之間的通信。

在806中，產生一第二時脈信號。第二時脈信號具有比第一時脈信號之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率。第 二時脈信號亦能夠獨立於第一時脈信號而選擇性閘控。例如，時脈管理器116亦可產生導出時脈信號404。導出時脈信號404具有比核心時脈信號402之時脈速率慢整除倍數(例如，慢2倍)之一導出時脈速率。導出時脈速率亦可比核心時脈信號402之時脈速率慢3倍、4倍、5倍或6倍。在其他實施方案中，導出時脈速率可比核心時脈信號402之時脈速率快2倍、3倍、4倍、5倍或6倍。導出時脈信號404亦可獨立於核心時脈信號402而選擇性閘控。因此，當至IP區塊之時脈信號被閘控及/或IP區塊處於一非作用狀態中時，第二時脈信號可實現CSR存取。替代地，當CSR未被存取時，可閘控或停用第二時脈信號，實現CSR相關電力節省，同時IP區塊操作將其各自功能提供至AP或SoC。

在808中，將第二時脈信號提供至CSR集及非同步電橋以實現應用處理器與CSR集之間依導出時脈速率通信。例如，時脈管理器116可將導出時脈信號404提供至CSR集112及非同步電橋302以實現應用處理器114與CSR集112之間依導出時脈速率通信。藉由使用導出時脈速率，CSR可依較低頻率及/或在IP區塊非作用時操作以使SoC能夠節省電力，同時獨立於IP區塊之一核心時脈而存取CSR。

實例性裝置及系統

圖9繪示可實施用於CSR之獨立時脈之態樣之一實例性SoC 900。SoC 900可體現為或體現於參考圖1至圖8所描述之任何類型之使用者裝置102、使用者設備、設備、其他裝置或系統內以實施用於CSR之獨立時脈之態樣。儘管參考基於晶片之封裝描述，但圖9中所繪示之組件亦可體現為其他系統或組件組態，諸如FPGA、ASIC、專用標準產品(ASSP)、數位信號處理器(DSP)、複雜可程式化邏輯裝置(CPLD)、系統 級封裝(SiP)、堆疊式封裝(PoP)、處理及通信晶片組、通信協同處理器、感測器協同處理器或其類似者。

在此實例中，SoC 900包含一或多個應用處理器902(例如處理器核心)，其等處理各種電腦可執行指令以控制SoC 900之操作且實現用於CSR(例如CSR集112)之所描述獨立時脈之技術。替代地或另外，SoC 900可使用結合處理及控制電路(圖9中未繪示)實施之硬體、韌體或固定邏輯電路系統之任何一者或組合來實施。儘管圖中未展示，但SoC 900亦可包含耦合系統內之各種組件之匯流排、互連、交叉開關或組構。

SoC 900亦包含一記憶體904(例如電腦可讀儲存媒體)，諸如實現永久或非暫時性資料儲存且因此不包含暫時性信號或載波之一或多個記憶體電路。記憶體904之實例包含RAM、非揮發性記憶體(例如ROM、EPROM、EEPROM等等)或快閃記憶體。記憶體904針對系統資料906及針對韌體908、應用程式910及與SoC 900之操作態樣相關之任何其他類型之資訊或資料提供資料儲存。例如，韌體908可在記憶體904內維持為一作業系統(例如實時OS)之處理器可執行指令且在應用處理器902上執行。

應用程式910可包含一系統管理器，諸如以下之任何形式：一控制應用程式、軟體應用程式、信號處理及控制模組、一特定系統之原生碼、一抽象模組或手勢模組等等。記憶體904亦可儲存用於實施用於CSR之所描述獨立時脈之態樣之系統組件或公用程式。

SoC 900亦包含根據用於CSR之獨立時脈之一或多個態樣來實施之一時脈管理器116、時脈閘控制器204及非同步電橋302，如本文中所描述。一般而言，時脈管理器116、時脈閘控制器204及非同步電橋 302耦合於應用處理器902與SoC 900之功能區塊之間以實現SoC 900之組件(例如功能區塊或IP區塊)之各自CSR之獨立時脈。在此實例中，SoC 900亦包含各種功能區塊或處理器912至924，其等之任何者可實施為具有一對應IP子系統之一IP區塊以提供可由應用處理器902存取之一各自描述功能及一CSR集，如本文中所描述。

如圖9中所展示，SoC 900包含通信收發器912及一無線數據機914，其等實現系統資料906(例如已接收之資料、正在接收之資料、預定用於廣播之資料、分封資料或其類似者)之有線或無線通信。在一些態樣中，無線數據機914係一多模式多頻帶數據機或基頻處理器，其可經組態以根據各種通信協定或在不同頻帶中通信。無線數據機914可包含用於與收發器電路系統(例如RF收發器104)進行編碼或調變信號通信之一收發器介面(圖中未展示)。

SoC 900可包含可經由其來接收任何類型之資料、媒體內容或輸入之一或多個資料輸入916，諸如使用者輸入、使用者可選擇輸入(顯式或隱式)或接收自一內容或資料源之任何其他類型之音訊、視訊或影像資料。替代地或另外，資料輸入916可包含各種資料介面，其等可實施為一串列或並行介面、一無線介面、一網路介面及實現與其他裝置或系統通信之任何其他類型之通信介面之任何一或多者。

SoC 900亦包含用於實現其他功能之額外處理器或協同處理器(例如圖1至圖8之IP區塊108)，諸如圖形處理器918、音訊處理器920及影像感測器處理器922。圖形處理器918可呈現與一使用者介面、作業系統或SoC 900之應用程式相關聯之圖形內容。在一些情況中，音訊處理器920編碼或解碼音訊資料及信號(諸如與語音呼叫或編碼音訊資料相關聯 之音訊信號及資訊)用於播放。影像感測器處理器922可耦合至一影像感測器且提供影像資料處理、視訊擷取及其他視覺媒體調節及處理功能。SoC亦可包含一感測器介面924。感測器介面924使SoC 900能夠自各種感測器(諸如電容及運動感測器)接收資料。

實例

以下段落中提供實例。

實例1：一種單晶片系統(SoC)，其包括：一智慧財產(IP)區塊，其包含至少一個IP子系統，該一個IP區塊包含與該至少一個IP子系統相關聯之一組態及狀態暫存器(CSR)集；一非同步電橋，其可操作地耦合於該CSR集與一應用處理器之間；及一時脈管理器，其可操作地耦合至該非同步電橋、該IP區塊及該CSR集，該時脈管理器經組態以：產生一第一時脈信號；將該第一時脈信號提供至該IP區塊以實現該至少一個IP子系統與該應用處理器之間的通信；產生一第二時脈信號，該第二時脈信號具有比該第一時脈信號之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率且能夠獨立於該第一時脈信號而選擇性閘控；及將該第二時脈信號提供至該CSR集及該非同步電橋以實現該應用處理器與該CSR集之間依該導出時脈速率通信。

實例2：如實例1之SoC，其中該導出時脈速率可動態調整為該第一時脈信號之該時脈速率之不同整除倍數或不同整乘倍數。

實例3：如實例2之SoC，其中：該等不同整除倍數等於2、3、4、5或6之至少兩者；或該等不同整乘倍數等於2、3、4、5或6之至少兩者。

實例4：如實例1至3中任一者之SoC，該SoC進一步包括可 操作地耦合於該時脈管理器與該CSR集之間的一時脈閘控制器，該時脈閘控制器經組態以實施該第二時脈信號之該選擇性閘控。

實例5：如實例4之SoC，該SoC進一步包括可操作地耦合於該時脈管理器與該至少一個IP子系統之間的另一時脈閘控制器，該另一時脈閘控制經組態以獨立於該第二時脈信號而實施該第一時脈信號之選擇性閘控。

實例6：如實例5之SoC，其中該應用處理器經組態以在選擇性閘控該第一時脈信號時將一組態值寫入至該CSR集。

實例7：如實例5或6之SoC，其中該另一時脈閘控制器經進一步組態以實施該第一時脈信號之該選擇性閘控以實現該至少一個IP子系統之一自動時脈閘控模式。

實例8：如實例1至7中任一者之SoC，該SoC進一步包括可操作地耦合至該CSR集之一保持電源軌。

實例9：如實例1至8中任一者之SoC，其中該第二時脈信號之一效能點獨立於該第一時脈信號之一效能點。

實例10：如實例1至9中任一者之SoC，其中終止於該CSR集之電路路徑經組態為多循環路徑。

實例11：如實例1至10中任一者之SoC，其中該第二時脈信號之該導出時脈速率與該第一時脈信號之該時脈速率同步。

實例12：如實例1至11中任一者之SoC，該SoC進一步包括：多個IP區塊，該多個IP區塊之各者包含各自IP子系統及與該等IP子系統相關聯之一各自CSR集；多個各自非同步電橋，該多個各自非同步電橋之各者可操作地耦合於該應用處理器與該各自CSR集之間；及多個各自時 脈管理器，該多個各自時脈管理器之各者可操作地耦合至該各自非同步電橋、該各自IP區塊及該各自CSR集。

實例13：如實例1至12中任一者之SoC，其中：該SoC包含於一使用者裝置中；且該IP區塊係實現該使用者裝置之功能之該SoC之一處理器或協同處理器。

實例14：如實例13之SoC，其中該使用者裝置包括一行動電話、一平板裝置、一膝上型電腦、一桌上型電腦、一電腦化手錶、一可穿戴電腦或一語音助理系統。

實例15：一種方法，其包括：由可操作地耦合至一非同步電橋、一智慧財產(IP)區塊及一組態及狀態暫存器集之一時脈管理器產生一第一時脈信號，該IP區塊包含至少一個IP子系統及與該至少一個IP子系統相關聯之該CSR集，該非同步電橋可操作地耦合於該CSR集與一應用處理器之間；將該第一時脈信號提供至該IP區塊以實現該至少一個IP子系統與該應用處理器之間的通信；產生一第二時脈信號，該第二時脈信號具有比該第一時脈信號之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率且能夠獨立於該第一時脈信號而選擇性閘控；及將該第二時脈信號提供至該CSR集及該非同步電橋以實現該應用處理器與該CSR集之間依該導出時脈速率通信。

結論

儘管已用專針對特徵及/或方法之語言描述用於CSR之獨立時脈之各種設備、組態及方法，但應瞭解，隨附申請專利範圍之標的未必限於所描述之特定特徵或方法。確切而言，將特定特徵及方法揭示為用於CSR之獨立時脈之非限制性實例。

108-1:智慧財產(IP)區塊(A)

110-11:IP子系統(A1)

110-12:IP子系統(A2)

110-13:IP子系統(A3)

112:組態及狀態暫存器(CSR)集

114:應用處理器

116:時脈管理器

204-1:時脈閘控制器

204-2:時脈閘控制器

204-3:時脈閘控制器

300:實例圖

302:非同步電橋

304:保持電源軌

306:組態存取通道

308:組態時脈信號

310:核心時脈信號

312:導出時脈信號

Claims (15)

1. 一種單晶片系統(SoC)(202)，其包括：一智慧財產(IP)區塊(108)，其包含至少一個IP子系統(110)，該一個IP區塊(108)包含與該至少一個IP子系統(110)相關聯之一組態及狀態暫存器(CSR)集(112)；一非同步電橋(302)，其經可操作地耦合於該CSR集(112)與一應用處理器(114)之間；及一時脈管理器(116)，其經可操作地耦合至該非同步電橋(302)、該IP區塊(108)及該CSR集(112)，該時脈管理器(116)經組態以：產生一第一時脈信號(310)；將該第一時脈信號(310)提供至該IP區塊(108)以實現該至少一個IP子系統(110)與該應用處理器(114)之間的通信；產生一第二時脈信號(312)，該第二時脈信號(312)具有比該第一時脈信號(310)之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率(derived clock rate)，且能夠獨立於該第一時脈信號(310)被選擇性地閘控；及將該第二時脈信號(312)提供至該CSR集(112)及該非同步電橋(302)以實現該應用處理器(114)與該CSR集(112)之間依該導出時脈速率通信。
2. 如請求項1之SoC，其中該導出時脈速率係可動態調整為該第一時脈信號之該時脈速率的不同整除倍數或不同整乘倍數。
3. 如請求項2之SoC，其中：該等不同整除倍數等於2、3、4、5或6之至少兩者；或該等不同整乘倍數等於2、3、4、5或6之至少兩者。
4. 如請求項1至3中任一項之SoC，該SoC進一步包括經可操作地耦合於該時脈管理器與該CSR集之間之一時脈閘控制器，該時脈閘控制器經組態以實施該第二時脈信號之該選擇性閘控。
5. 如請求項4之SoC，該SoC進一步包括經可操作地耦合於該時脈管理器與該至少一個IP子系統之間的另一時脈閘控制器，該另一時脈閘控制經組態以獨立於該第二時脈信號而實施該第一時脈信號之選擇性閘控。
6. 如請求項5之SoC，其中該應用處理器經組態以在選擇性閘控該第一時脈信號時將一組態值寫入至該CSR集。
7. 如請求項5之SoC，其中該另一時脈閘控制器經進一步組態以實施該第一時脈信號之該選擇性閘控，以實現該至少一個IP子系統之一自動時脈閘控模式。
8. 如請求項1至3中任一項之SoC，該SoC進一步包括經可操作地耦合至該CSR集之一保持電源軌。
9. 如請求項1至3中任一項之SoC，其中該第二時脈信號之一效能點獨立於該第一時脈信號之一效能點。
10. 如請求項1至3中任一項之SoC，其中終止於該CSR集之電路路徑經組態為多循環路徑。
11. 如請求項1至3中任一項之SoC，其中該第二時脈信號之該導出時脈速率係與該第一時脈信號之該時脈速率同步。
12. 如請求項1至3中任一項之SoC，該SoC進一步包括：多個IP區塊，該多個IP區塊之各者包含各自IP子系統及與該等IP子系統相關聯之一各自CSR集；多個各自非同步電橋，該多個各自非同步電橋之各者經可操作地耦合於該應用處理器與該各自CSR集之間；及多個各自時脈管理器，該多個各自時脈管理器之各者經可操作地耦合至該各自非同步電橋、該各自IP區塊及該各自CSR集。
13. 如請求項1至3中任一項之SoC，其中：該SoC係包含於一使用者裝置中；且該IP區塊係實現該使用者裝置之功能之該SoC之一處理器或協同處理器。
14. 如請求項13之SoC，其中該使用者裝置包括一行動電話、一平板裝 置、一膝上型電腦、一桌上型電腦、一電腦化手錶、一可穿戴電腦，或一語音助理系統。
15. 一種用於組態及狀態暫存器之獨立時脈之方法，其包括：由經可操作地耦合至一非同步電橋、一智慧財產(IP)區塊及一組態及狀態暫存器(CSR)集之一時脈管理器產生一第一時脈信號，該IP區塊包含至少一個IP子系統及與該至少一個IP子系統相關聯之該CSR集，該非同步電橋經可操作地耦合於該CSR集與一應用處理器之間；將該第一時脈信號提供至該IP區塊，以實現該至少一個IP子系統與該應用處理器之間的通信；產生一第二時脈信號，該第二時脈信號具有比該第一時脈信號之一時脈速率慢整除倍數或快整乘倍數之一導出時脈速率，且能夠獨立於該第一時脈信號被選擇性地閘控；及將該第二時脈信號提供至該CSR集及該非同步電橋，以實現該應用處理器與該CSR集之間依該導出時脈速率通信。

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