WO2019144267A1 - 芯片、处理器、计算机系统和可移动设备 - Google Patents

芯片、处理器、计算机系统和可移动设备 Download PDF

Info

Publication number
WO2019144267A1
WO2019144267A1 PCT/CN2018/073788 CN2018073788W WO2019144267A1 WO 2019144267 A1 WO2019144267 A1 WO 2019144267A1 CN 2018073788 W CN2018073788 W CN 2018073788W WO 2019144267 A1 WO2019144267 A1 WO 2019144267A1
Authority
WO
WIPO (PCT)
Prior art keywords
interface
subsystem
bus
chip
system bus
Prior art date
Application number
PCT/CN2018/073788
Other languages
English (en)
French (fr)
Inventor
易斌
Original Assignee
深圳市大疆创新科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市大疆创新科技有限公司 filed Critical 深圳市大疆创新科技有限公司
Priority to PCT/CN2018/073788 priority Critical patent/WO2019144267A1/zh
Priority to CN201880012524.9A priority patent/CN110337643A/zh
Publication of WO2019144267A1 publication Critical patent/WO2019144267A1/zh
Priority to US16/935,746 priority patent/US20200349104A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Definitions

  • Figure 5 is a schematic illustration of a computer system in accordance with an embodiment of the present invention.
  • sensing system 230 can also be used to acquire images, i.e., sensing system 230 includes sensors for acquiring images, such as cameras and the like.
  • the peripheral bus may be an SPI bus, an Inter-Integrated Circuit (I2C) bus, or a Universal Asynchronous Receiver/Transmitter (UART) bus, but the embodiment of the present invention is not limited thereto.
  • I2C Inter-Integrated Circuit
  • UART Universal Asynchronous Receiver/Transmitter
  • the computer system 500 can include a processor 510 and a memory 520.
  • the term "and/or” is merely an association relationship describing an associated object, indicating that there may be three relationships.
  • a and/or B may indicate that A exists separately, and A and B exist simultaneously, and B cases exist alone.
  • the character "/" in this article generally indicates that the contextual object is an "or" relationship.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Hardware Redundancy (AREA)
  • Bus Control (AREA)

Abstract

公开了一种芯片、处理器、计算机系统和可移动设备。所述芯片包括多个子系统；所述多个子系统中的第一子系统内设置有第一系统总线和外设总线的第一接口，所述第一接口与所述第一系统总线连接；所述多个子系统中的第二子系统内设置有第二系统总线和所述外设总线的第二接口，所述第二接口与所述第二系统总线连接。本发明实施例的技术方案，能够提升芯片的性能。

Description

芯片、处理器、计算机系统和可移动设备
版权申明
本专利文件披露的内容包含受版权保护的材料。该版权为版权所有人所有。版权所有人不反对任何人复制专利与商标局的官方记录和档案中所存在的该专利文件或者该专利披露。
技术领域
本发明涉及信息技术领域，并且更具体地，涉及一种芯片、处理器、计算机系统和可移动设备。
背景技术
现有芯片设计中，有会涉及到多个子系统的互联互通。一颗芯片中可能会有多个子系统，例如，应用处理器(Application Processor，AP)子系统、媒体子系统、通信子系统、飞控子系统等，各个子系统之间需要有相应的访问通路。
目前的芯片设计是使用高级高性能总线(Advanced High Performance Bus，AHB)或者高级扩展接口(Advanced eXtensible Interface，AXI)总线之类的总线来完成互访功能。例如：如果AP子系统要访问飞控子系统，则在AP子系统的AHB总线预留一个主(master)接口，在飞控子系统的AHB总线预留一个从(slave)接口，在集成时连接这两个接口，从而保证访问通路的存在。然而，由于AHB和AXI的片上总线结构有严格的时序要求，一旦总线传输过程中的信号有异常，很容易导致飞控子系统挂死甚至整颗芯片挂死，影响芯片的性能。
发明内容
本发明实施例提供了一种芯片、处理器、计算机系统和可移动设备，能够提升芯片的性能。
第一方面，提供了一种芯片，所述芯片包括多个子系统；所述多个子系统中的第一子系统内设置有第一系统总线和外设总线的第一接口，所述第一接口与所述第一系统总线连接；所述多个子系统中的第二子系统内设置有 第二系统总线和所述外设总线的第二接口，所述第二接口与所述第二系统总线连接。
第二方面，提供了一种处理器，包括上述第一方面的芯片。
第三方面，提供了一种计算机系统，包括上述第一方面的芯片或者第二方面的处理器。
第四方面，提供了一种可移动设备，包括：上述第一方面的芯片；或者，上述第二方面的处理器；或者，上述第三方面的的计算机系统。
本发明实施例的技术方案，通过外设总线实现芯片内部子系统的连接，可以防止系统总线由于时序要求导致的挂死以及子系统的挂死，从而能够提升芯片的性能。
附图说明
图1是应用本发明实施例的技术方案的多子系统芯片的示意图。
图2是本发明一个实施例的可移动设备的示意图。
图3是本发明一个实施例的芯片的示意图。
图4是本发明另一个实施例的芯片的示意图。
图5是本发明实施例的计算机系统的示意图。
图6是本发明另一个实施例的可移动设备的示意图。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行描述。
应理解，本文中的具体的例子只是为了帮助本领域技术人员更好地理解本发明实施例，而非限制本发明实施例的范围。
还应理解，本说明书中描述的各种实施方式，既可以单独实施，也可以组合实施，本发明实施例对此并不限定。
本发明实施例的技术方案可以应用于多子系统芯片，多个子系统可以包括AP子系统、媒体子系统、通信子系统、飞控子系统等，但本发明实施例对此并不限定。
图1示出了应用本发明实施例的技术方案的多子系统芯片的示意图。
如图1所示，芯片100包括AP子系统110和飞控子系统120。应理解，芯片100还可以包括图1中未示出的其他子系统，图1中仅以AP子系 统110和飞控子系统120为例进行说明，以下不再赘述。AP子系统110和飞控子系统120设置于一颗芯片中。AP子系统110和飞控子系统120之间的互联互通可以通过系统总线实现，例如AHB总线(图1中示出的)或者AXI总线。这里的AHB总线的数量不做限制，可以为一条，通过AHB总线连接总线和系统；也可以有多条，通过AHB总线接口连接多条总线，实施例对此并不作出限定。
AHB和AXI总线有严格的时序要求，即，上一周期的操作完成之后，才能继续进行下一周期的操作。以图1为例，AP子系统110向飞控子系统120发送读操作指令后，飞控子系统120接下来要向AP子系统110传输相应的数据，在数据传输成功后，飞控子系统120才能继续进行后续的操作。若AP子系统110向飞控子系统120发送读操作指令后，AP子系统110出现问题需要复位，在这种情况下，飞控子系统120向AP子系统110传输的数据不能被成功接收，这样可能会导致飞控子系统120无法继续后续的操作而挂死。
鉴于上述问题，本发明实施例提供了一种改进的技术方案，在芯片内部通过外设总线，例如串行外设接口(Serial Peripheral Interface，SPI)总线连接子系统，从而避免子系统挂死的情况。
本发明实施例的技术方案可以应用于各种可移动设备中。该可移动设备可以是无人机、无人驾驶船、自动驾驶车辆或机器人等，但本发明实施例对此并不限定。
图2是本发明实施例的可移动设备200的示意性架构图。
如图2所示，可移动设备200可以包括动力系统210、控制系统220、传感系统230和处理系统240。
动力系统210用于为该可移动设备200提供动力。
以无人机为例，无人机的动力系统可以包括电子调速器(简称为电调)、螺旋桨以及与螺旋桨相对应的电机。电机连接在电子调速器与螺旋桨之间，电机和螺旋桨设置在对应的机臂上；电子调速器用于接收控制系统产生的驱动信号，并根据驱动信号提供驱动电流给电机，以控制电机的转速。电机用于驱动螺旋桨旋转，从而为无人机的飞行提供动力。
传感系统230可以用于测量可移动设备200的姿态信息，即可移动设备200在空间的位置信息和状态信息，例如，三维位置、三维角度、三维速 度、三维加速度和三维角速度等。传感系统230例如可以包括陀螺仪、电子罗盘、惯性测量单元(Inertial Measurement Unit，IMU)、视觉传感器、全球定位系统(Global Positioning System，GPS)、气压计、空速计等传感器中的至少一种。
在本发明实施例中，传感系统230还可用于采集图像，即传感系统230包括用于采集图像的传感器，例如相机等。
控制系统220用于控制可移动设备200的移动。控制系统220可以按照预先设置的程序指令对可移动设备200进行控制。例如，控制系统220可以根据传感系统230测量的可移动设备200的姿态信息控制可移动设备200的移动。控制系统220也可以根据来自遥控器的控制信号对可移动设备200进行控制。例如，对于无人机，控制系统220可以为飞行控制系统(飞控)，或者为飞控中的控制电路。
处理系统240可以处理传感系统230采集的图像。例如，处理系统240可以为图像信号处理(Image Signal Processing,ISP)类芯片。
应理解，上述对于可移动设备200的各组成部件的划分和命名仅仅是示例性的，并不应理解为对本发明实施例的限制。
还应理解，可移动设备200还可以包括图2中未示出的其他部件，本发明实施例对此并不限定。
在一些可能的设计中，上述控制系统220和处理系统240可以设置于一颗芯片中，即控制系统220和处理系统240可以为芯片中的子系统，该芯片可以采用下述本发明实施例的技术方案。
图3示出了本发明实施例的芯片300的示意图。芯片300包括多个子系统，图3中示例性地示出了第一子系统310和第二子系统320，但本发明实施例对此并不限定。
芯片300的多个子系统中的第一子系统310内设置有第一系统总线311和外设总线的第一接口312，所述第一接口312与所述第一系统总线311连接。
所述多个子系统中的第二子系统320内设置有第二系统总线321和所述外设总线的第二接口322，所述第二接口322与所述第二系统总线321连接。
具体而言，第一系统总线311可以连接多个系统总线接口，通过多个 系统总线接口与芯片300中的其他子系统连接。类似地，第二系统总线321也可以连接多个系统总线接口，通过多个系统总线接口与芯片300中的其他子系统连接。在本发明实施例中，第一系统总线311和第二系统总线321还连接外设总线接口，即第一系统总线311连接上述外设总线的第一接口312，第二系统总线321连接上述外设总线的第二接口322，这样，对于第一子系统310与第二子系统320，可以通过包括所述第一接口312和所述第二接口322的外设总线进行通信。
具体地，所述第一子系统310可以通过所述第一系统总线311访问所述第一接口312，所述第二子系统320可以通过所述第二系统总线321访问所述第二接口322，从而所述第一子系统310与所述第二子系统320可以通过所述外设总线通信。
所述第一系统总线311和所述第二系统总线321可以为各种芯片内互联的系统总线，例如AHB总线或AXI总线，但本发明实施例对此并不限定。
所述外设总线可以为SPI总线、集成电路间(Inter－Integrated Circuit，I2C)总线或者通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)总线，但本发明实施例对此也不限定。
可选地，所述第一系统总线311与所述第二系统总线321不连接。
也就是说，第一子系统310与第二子系统320不通过系统总线直接连接。
应理解，由于第一子系统310可以通过系统总线与其他子系统连接，第二子系统320也可以通过系统总线与其他子系统连接，在这种情况下，可以认为第一子系统310与第二子系统320通过系统总线间接连接。
可选地，所述第一系统总线311与所述第二系统总线321通过系统总线连接。
可选的，所述第一系统总线311与所述第二系统总线321除了通过所述外设总线相连外，还通过系统总线相连，可以选择一部分请求和后续交互通过系统总线完成，一部分请求和后续交互通过外设总线和外设总线接口完成。例如，第一子系统310对第二子系统320的请求和后续交互通过系统总线完成，第二子系统320对第一子系统310的请求和后续交互通过外设总线完成。
外设总线的两个接口，即第一接口312和第二接口322中，一个接口 为master接口，另一个接口为slave接口。例如，第一接口312为master接口，第二接口322为slave接口。在这种情况下，所述第一接口312用于向所述第二接口发送所述第一子系统的操作指令。也就是说，第一接口312为master接口的情况下，第一接口312主动发起操作，然后，第一接口312和第二接口322分别进行相应的传输。
可选地，在本发明一个实施例中，所述第一接口312用于接收所述第一子系统的第一数据，并向所述第二接口传输所述第一数据。
例如，在第一子系统310向第二子系统320写第一数据的情况下，第一子系统310将第一数据发送给第一接口312，第一接口312通过外设总线将第一数据传输给第二接口322，最后第二子系统320从第二接口322获取第一数据，从而完成第一子系统310向第二子系统320写第一数据的过程。
在第一数据传输失败的情况下，例如，第二子系统320挂死的情况下，由于第一子系统310将所述第一数据存储到了第一接口312中，例如存储到第一接口312的缓存中，因此，在这种情况下，第一子系统310可以继续后续的操作，不会因为所述第一数据发送不出去而挂死。
可选地，所述第一接口312在向所述第二接口322传输所述第一数据失败时，向所述第一子系统310发送第一错误指示信号，和/或，复位所述第一接口。
具体而言，在向所述第二接口322传输所述第一数据失败时，所述第一接口312可以向所述第一子系统310发送错误指示信号，以指示所述第一数据传输失败，这样，所述第一子系统310可以重新传输所述第一数据；所述第一接口312也可以复位所述第一接口312，以清除所述第一接口312所存储的所述第一数据，以便于所述第一子系统310重新传输所述第一数据。
可选地，在本发明一个实施例中，所述第二接口322用于接收所述第二子系统320的第二数据，并向所述第一接口312传输所述第二数据。
例如，在第一子系统310从第二子系统320读第二数据的情况下，第二子系统320将第二数据发送给第二接口322，第二接口322通过外设总线将第二数据传输给第一接口312，最后第一子系统310从第一接口312获取第二数据，从而完成第一子系统310从第二子系统320读第二数据的过程。
类似地，在第二数据传输失败的情况下，例如，第一子系统310挂死的情况下，由于第二子系统320将所述第二数据存储到了第二接口322中， 例如存储到第二接口322的缓存中，因此，在这种情况下，第一子系统310可以继续后续的操作，不会因为所述第一数据发送不出去而挂死。
可选地，所述第二接口在向所述第一接口传输所述第二数据失败时，向所述第二子系统发送第二错误指示信号，和/或，复位所述第二接口。
具体而言，在向所述第一接口312传输所述第一数据失败时，所述第二接口322可以向所述第二子系统320发送错误指示信号，以指示所述第二数据传输失败，这样，所述第二子系统320可以重新传输所述第二数据；所述第二接口322也可以复位所述第二接口322，以清除所述第二接口322所存储的所述第二数据，以便于所述第二子系统320重新传输所述第二数据。
应理解，在第一子系统310与第二子系统320之间，若只需要第一子系统310对第二子系统320主动发起操作，则可以设置第一接口312为master接口，第二接口322为slave接口；若只需要第二子系统320对第一子系统310主动发起操作，则可以设置第二接口322为master接口，第一接口312为slave接口；若第一子系统310与第二子系统320都需要主动发起操作，则可以设置两对外设总线接口，一对接口在第一子系统310内为master接口，另一对接口在第二子系统320内为master接口，或者，设置一对外设总线接口，通过使用系统中断的方式完成双向的操作。
一个子系统还可以通过多个外设总线接口分别连接多个子系统。例如，第一子系统310与第三子系统之间，也可以采用类似第一子系统310与第二子系统320之间的外设总线连接，为了简洁，不再一一赘述。
本发明实施例的技术方案，通过外设总线实现芯片内部子系统的连接，可以防止系统总线由于时序要求导致的挂死以及子系统的挂死，从而能够提升芯片的性能。
下面结合图4，以芯片包括AP子系统和飞控子系统为例描述本发明实施例的技术方案。应理解，图4只是一种示例，不应理解为对本发明实施例的限定。
如图4所示，芯片400包括AP子系统410和飞控子系统420。AP子系统410的AHB总线411连接SPI总线的master接口412。飞控子系统420的AHB总线421连接SPI总线的slave接口422。这样，在芯片400内部，AP子系统410和飞控子系统420通过SPI总线实现连接。AP子系统410的AHB总线411和飞控子系统420的AHB总线421之间没有互相访问。
AP子系统410和飞控子系统420在进行通信时，AP子系统410可以通过AHB总线411访问SPI总线的master接口412，飞控子系统420可以通过AHB总线421访问SPI总线的slave接口422。
例如，在AP子系统410要读取飞控子系统420的数据时，AP子系统410通过master接口412向飞控子系统420发送读操作命令。飞控子系统420收到该多操作命令后，将数据发送给slave接口422，例如，该数据可以存储到slave接口422的缓存中。然后slave接口422按照master接口412提供的时钟时序将数据发送给master接口412，AP子系统410再从master接口412中读取数据。
如果master接口412和slave接口422之间通信由于某些问题出现异常，可以单独复位这两个接口，并重新开始交互，不会对子系统及AHB总线造成影响。例如，如果AP子系统410由于某些原因挂死，甚至master接口412逻辑挂死，也只会影响到slave接口422传输数据的错误，不会影响AHB总线421的稳定性，从而不会导致飞控子系统420挂死。
因此，通过上述方案，可以确保其他子系统在访问飞控子系统时，即使其他子系统由于某种原因挂死了，飞控子系统仍然能够正常工作。
本发明实施例还提供了一种处理器，该处理器可以包括上述本发明各种实施例的芯片。
图5示出了本发明实施例的计算机系统500的示意性框图。
如图5所示，该计算机系统500可以包括处理器510和存储器520。
应理解，计算机系统中还可以包括其他计算机系统中通常所包括的部件，例如，输入输出设备、通信接口等，本发明实施例对此并不限定。
存储器520用于存储计算机可执行指令。
存储器520可以是各种种类的存储器，例如可以包括高速随机存取存储器(Random Access Memory，RAM)，还可以包括非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器，本发明实施例对此并不限定。
处理器510用于访问该存储器520，并执行该计算机可执行指令。
在一些可能的设计中，处理器510可以包括上述本发明各种实施例的芯片。也就是说，处理器510可以采用上述本发明各种实施例中的多子系统芯片。
本发明实施例还提供了一种可移动设备，该可移动设备可以包括上述 本发明各种实施例的芯片、处理器或者计算机系统。
图6示出了本发明一个实施例的可移动设备600的示意图。
图6为采用了本发明实施例的芯片的可移动设备200，其中的各个系统的功能与图2中的可移动设备200相同。图6中控制系统220和处理系统240设置于一颗采用本发明实施例的技术方案的芯片610中，其中，控制系统220和处理系统240可以分别对应于上述本发明实施例的芯片中的多个子系统中的第一子系统和第二子系统。这样，控制系统220不会由于访问控制系统220的处理系统240的挂死而挂死，从而可以确保可移动设备600的正常移动。
应理解，在本发明实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (16)

  1. 一种芯片，其特征在于，所述芯片包括多个子系统；
    所述多个子系统中的第一子系统内设置有第一系统总线和外设总线的第一接口，所述第一接口与所述第一系统总线连接；
    所述多个子系统中的第二子系统内设置有第二系统总线和所述外设总线的第二接口，所述第二接口与所述第二系统总线连接。
  2. 根据权利要求1所述的芯片，其特征在于，所述第一子系统通过所述第一系统总线访问所述第一接口，所述第二子系统通过所述第二系统总线访问所述第二接口，所述第一子系统与所述第二子系统通过所述外设总线通信。
  3. 根据权利要求1或2所述的芯片，其特征在于，所述第一系统总线与所述第二系统总线不连接。
  4. 根据权利要求1或2所述的芯片，其特征在于，所述第一系统总线与所述第二系统总线通过系统总线连接。
  5. 根据权利要求1至4中任一项所述的芯片，其特征在于，所述第一接口用于向所述第二接口发送所述第一子系统的操作指令。
  6. 根据权利要求1至5中任一项所述的芯片，其特征在于，所述第一接口用于接收所述第一子系统的第一数据，并向所述第二接口传输所述第一数据。
  7. 根据权利要求6所述的芯片，其特征在于，所述第一接口用于在向所述第二接口传输所述第一数据失败时，向所述第一子系统发送第一错误指示信号，和/或，复位所述第一接口。
  8. 根据权利要求1至7中任一项所述的芯片，其特征在于，所述第二接口用于接收所述第二子系统的第二数据，并向所述第一接口传输所述第二数据。
  9. 根据权利要求8所述的芯片，其特征在于，所述第二接口用于在向所述第一接口传输所述第二数据失败时，向所述第二子系统发送第二错误指示信号，和/或，复位所述第二接口。
  10. 根据权利要求1至9中任一项所述的芯片，其特征在于，所述第一系统总线和所述第二系统总线为高级高性能总线AHB或高级扩展接口AXI总线。
  11. 根据权利要求1至10中任一项所述的芯片，其特征在于，所述外设总线为串行外设接口SPI总线、集成电路间I2C总线或者通用异步收发传输器总线。
  12. 根据权利要求1至11中任一项所述的芯片，其特征在于，所述第一子系统为应用处理器AP子系统；所述第二子系统为飞控子系统。
  13. 根据权利要求12所述的芯片，其特征在于，所述外设总线为SPI总线。
  14. 一种处理器，其特征在于，包括根据权利要求1至13中任一项所述的芯片。
  15. 一种计算机系统，其特征在于，包括：
    根据权利要求1至13中任一项所述的芯片或者根据权利要求14所述的处理器。
  16. 一种可移动设备，其特征在于，包括：
    根据权利要求1至13中任一项所述的芯片；或者，
    根据权利要求14所述的处理器；或者，
    根据权利要求15所述的计算机系统。
PCT/CN2018/073788 2018-01-23 2018-01-23 芯片、处理器、计算机系统和可移动设备 WO2019144267A1 (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/CN2018/073788 WO2019144267A1 (zh) 2018-01-23 2018-01-23 芯片、处理器、计算机系统和可移动设备
CN201880012524.9A CN110337643A (zh) 2018-01-23 2018-01-23 芯片、处理器、计算机系统和可移动设备
US16/935,746 US20200349104A1 (en) 2018-01-23 2020-07-22 Chip, processor, computer system and movable device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/073788 WO2019144267A1 (zh) 2018-01-23 2018-01-23 芯片、处理器、计算机系统和可移动设备

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/935,746 Continuation US20200349104A1 (en) 2018-01-23 2020-07-22 Chip, processor, computer system and movable device

Publications (1)

Publication Number Publication Date
WO2019144267A1 true WO2019144267A1 (zh) 2019-08-01

Family

ID=67395224

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/073788 WO2019144267A1 (zh) 2018-01-23 2018-01-23 芯片、处理器、计算机系统和可移动设备

Country Status (3)

Country Link
US (1) US20200349104A1 (zh)
CN (1) CN110337643A (zh)
WO (1) WO2019144267A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110156078A (zh) * 2019-04-17 2019-08-23 北京航空航天大学 一种钾-钒-氧三元化合物的制备方法及其应用

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114880267B (zh) * 2022-07-11 2022-10-04 南京芯驰半导体科技有限公司 一种多芯片互联系统及其方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069158A1 (en) * 2001-02-28 2002-09-06 Brecis Communications A multi-service system-on-chip
CN204423111U (zh) * 2015-01-26 2015-06-24 北京神州龙芯集成电路设计有限公司 一种应用于智能电网集中器中的片上系统
CN104866453A (zh) * 2014-02-20 2015-08-26 三星电子株式会社 系统芯片、总线接口连接电路和其总线接口连接方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0404696D0 (en) * 2004-03-02 2004-04-07 Level 5 Networks Ltd Dual driver interface
CN100357925C (zh) * 2005-11-10 2007-12-26 苏州国芯科技有限公司 一种基于amba总线的8051系列微处理器应用系统
US8324603B2 (en) * 2010-01-21 2012-12-04 National Semiconductor Corporation Galvanic isolation that incorporates a transformer with an optical link and that can be integrated onto a single semiconductor substrate
EP2466486A1 (en) * 2010-12-16 2012-06-20 STMicroelectronics (Grenoble 2) SAS An arrangement
TW201346572A (zh) * 2012-01-27 2013-11-16 Marvell World Trade Ltd 發送器設備及發送器系統
CN203946284U (zh) * 2014-07-21 2014-11-19 深圳市大疆创新科技有限公司 一种飞行系统、飞行器以及处理器
US20160034411A1 (en) * 2014-08-04 2016-02-04 Qualcomm Innovation Center, Inc. Subsystem Peripheral Ownership Scheduling and Reconfiguration for Highly Integrated System on Chips
CN105488566B (zh) * 2015-12-10 2018-07-24 浙江大学 一种基于vpx总线的脑神经信号实时并行处理系统
CN205656617U (zh) * 2016-05-11 2016-10-19 北京正泽兴承科技有限责任公司 一种SoC的外设系统
CN107562689A (zh) * 2016-07-01 2018-01-09 华为技术有限公司 一种系统级芯片和终端

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069158A1 (en) * 2001-02-28 2002-09-06 Brecis Communications A multi-service system-on-chip
CN104866453A (zh) * 2014-02-20 2015-08-26 三星电子株式会社 系统芯片、总线接口连接电路和其总线接口连接方法
CN204423111U (zh) * 2015-01-26 2015-06-24 北京神州龙芯集成电路设计有限公司 一种应用于智能电网集中器中的片上系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110156078A (zh) * 2019-04-17 2019-08-23 北京航空航天大学 一种钾-钒-氧三元化合物的制备方法及其应用

Also Published As

Publication number Publication date
US20200349104A1 (en) 2020-11-05
CN110337643A (zh) 2019-10-15

Similar Documents

Publication Publication Date Title
US10949274B2 (en) Inter-core communication method, processor and multi-processor communication system
US10445285B2 (en) Integrated data concentrator for multi-sensor MEMS systems
JP7018975B2 (ja) 自動運転プラットフォームのセンサーｉ／ｏのカバレッジを改善するためのフレキシブルテストボード
CN106878613B (zh) 数据通信装置、方法及无人机
US20130262724A1 (en) Method and Circuit Arrangement for Transmitting Data Between Processor Modules
US10853289B2 (en) System, apparatus and method for hardware-based bi-directional communication via reliable high performance half-duplex link
US20200349104A1 (en) Chip, processor, computer system and movable device
CN108924383A (zh) 一种车载多传感器同步触发装置及其触发方法
EP2709014A2 (en) Launch vehicle testing system
EP2926259B1 (en) Usb device interrupt signal
US9792244B2 (en) Multiple processor architecture with flexible external input/output interface
US11436176B2 (en) Semiconductor integrated circuit and operation method thereof
US7945714B2 (en) Apparatus and method of tracing descriptors in host controller
WO2018125433A1 (en) Method, apparatus and system for handling non-posted memory write transactions in a fabric
JP2019129539A (ja) 移動体を制御する制御装置及び移動体
JP2020184224A (ja) 情報処理システム、プラットフォーム、およびブリッジドライバ
EP2414785B1 (en) Digital output sensor fifo buffer with single port memory
WO2018214014A1 (zh) 加速度计的安装误差检测方法、设备以及无人机
WO2022032480A1 (zh) 基于type-c接口的信号传输方法、装置、系统及存储介质
WO2021174424A1 (zh) Can总线电路和can总线通讯方法
CN110645982B (zh) 一种基于球型惯导平台的集散化电气系统
WO2021081806A1 (zh) 时间同步方法、装置、系统和可移动平台
WO2022227092A1 (zh) 可移动平台、芯片设计的验证装置、验证方法
WO2019140645A1 (zh) 一种数据处理方法、装置、控制器及可移动装置
US20170199713A1 (en) Automatic Data Display Selection

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18902986

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18902986

Country of ref document: EP

Kind code of ref document: A1