CN1892894A - 用于半导体存储器芯片和存储系统的高速接口电路 - Google Patents

用于半导体存储器芯片和存储系统的高速接口电路 Download PDF

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Abstract

高速接口电路在包括存储核心、第一接口电路部分和第二接口电路部分的半导体存储器芯片中实现。第一接口电路部分可连接到写数据/命令和地址信号总线上，包括写数据/命令和地址再驱动器/传输器路径(其可以是透明的并且不包括任何时钟信号同步电路)以及包含串并转换和同步装置的主写信号路径，该串并转换和同步装置用于使所接收的写数据/命令和地址信号与基准时钟信号同步并且将经并行转换的写信号传送到存储核心。第二接口电路部分可连接到读数据总线上并且包括：透明读数据再驱动器/传输器路径以及主读信号路径。

Description

用于半导体存储器芯片和存储系统的高速接口电路
技术领域
本发明涉及高速接口电路、包括所述高速接口电路的半导体存储器芯片以及包括这种半导体存储器芯片的存储系统。
背景技术
快速半导体存储器的近期发展正导致例如高达7Gbit/s的高速信号传输率。这些高信号传输率需要对合适的拓扑结构的实现以及接口电路的合适的设计进行仔细的设计考虑以便可以实现这些高的信号传输率。
未来的几代存储系统将以芯片级联或芯片链的方式布置存储器芯片，其目的是增大可达到的存储密度。为了存储器芯片的这种链接，需要串行高速接口电路以包括转发器(再驱动器)功能。
所附的图1A-图1D分别示出半导体存储器芯片装置的不同结构的框图。图1A描绘例如存储模块MMOD上的4个半导体存储器芯片M1、M2、M3和M4的环前向(loop forward)结构，其中把行列(rank)1给存储器芯片M1，把行列2给存储器芯片M2，把行列3给存储器芯片M3，并且把行列4给存储器芯片M4。通过写数据/命令和地址信号总线将写/命令和地址信号WR/eCA从存储控制器C发送到第一存储器芯片M1并且从所述第一存储器芯片M1发送到随后的存储器芯片M2、M3和M4中的一个或多个，并且分别通过读数据总线将读数据RD从存储器芯片M1-M4中的一个或多个发送到存储控制器C。
图1B描绘以写数据/命令和地址信号WR/eCA和读数据信号RD的共享环形式在存储模块MMOD上布置一连串存储器芯片M1-M4的另一种可能性。
图1A和图1B中所描绘的两种结构具有以下共同特征：WR/eCA和RD的传播时间通过结构来适配；对于每一行列来说，传播时间的总和是常数；每一行列的读数据RD自然地插入；并且系统校准很简单。
图1C示意性地示出另一结构，其中附在存储模块MMOD上的四个半导体存储器芯片M1-M4以环回结构被布置；其中写数据/命令和地址信号WR/eCA经由写数据/命令和地址信号总线在一个方向上(从存储控制器C到右侧)被发送到四个存储器芯片M1-M4中的一个或多个，并且读数据RD在相反方向上(即，在图1C中从右到左)从四个存储器芯片M1-M4中的一个或多个被发送到存储控制器C。
在图1D中描绘了另一可能的拓扑结构、即星形拓扑结构。存储模块MMOD上的第一存储器芯片M1*是专用主存储器芯片并且具有将写数据/命令和地址总线上的写数据/命令和地址信号WR/eCA再驱动到存储模块上的其他存储器芯片M2-M4的功能，其中其他存储器芯片M2-M4以星形拓扑结构与主存储器芯片M1*连接。主存储器芯片M1*必须具有用于从存储器芯片M2-M4中的一个或多个发送的读数据RD的再驱动功能，以便将所述读数据RD发送到存储控制器C。
两种拓扑结构(即图1C中所示的环回结构和图1D中所示的星形拓扑结构)的基本特征是：写数据/命令和地址信号的以及读数据的总传播时间对于每一行列来说是不同的；读数据插入是复杂的；总延迟取决于PVT；并且系统校准是困难的。
图2示出存储模块MMOD的更多细节，在所述存储模块MMOD上附着有四个存储器芯片M1、M2、M3和M4，行列1、行列2、行列3和行列4分别与所述存储器芯片M1、M2、M3和M4相关联。存储器芯片M1-M4以环前向结构布置并且可连接到(未示出的)存储控制器C上。图2示意性示出每个存储器芯片M1-M4包括第一接口电路部分I1，用于通过写数据/命令和地址信号总线接收来自存储控制器C的写数据/命令和地址信号并且将它们发送到存储器芯片M1-M4中的一个或多个，并且每个第一接口电路部分I1包括透明写数据/命令和地址信号再驱动器/发送器路径。每个存储器芯片M1-M4还包括连接到读数据总线RD上的第二接口电路部分I2，用于将读数据信号从存储器芯片M1-M4中的一个或多个发送到存储控制器C。第二接口电路部分I2也包括透明读数据再驱动器/发送器路径。图2还示出时钟信号总线CLK，用于例如从存储控制器接收时钟信号CLK(基准时钟)并且将所述时钟信号CLK发送到每一存储器芯片M1-M4的存储核心MCORE并且将所述时钟信号CLK从存储器芯片M1、M2、M3中的每一个发送到相应下一个相邻的存储器芯片。
如上面针对图1A中所示的环前向结构所提到的，写数据/命令和地址信号WR/eCA的以及读数据信号的传播时间通过所述结构来适配，传播时间的总和对于每一行列来说是常数，每一行列的读数据自然地插入，并且系统的校准很简单。图2的框图此外还示出，分别用于写数据/命令和地址信号WR/eCA和读数据RD的透明信号路径对于存储控制器C来说是完全透明的。此外，存储控制器不能定位存储器芯片在行上的任意位置，并且每一行列显示出完全相等的定时。
对于如图2中所示的存储模块的存储系统设计来说，有以下目的：相同的传播方向；对于每一行列来说相同的传播延迟；对于每一行列来说相同的等待时间；读数据的冲突没有功能原因；以及在存储控制器C上的定时校准应该简单。
发明内容
本发明的一个目的是提供一种高速接口电路，该高速接口电路具有转发器/再驱动功能的，并且可以被实现在具有其在存储模块上的布置和级联连接的不同结构的半导体存储器芯片中，该结构例如包括图1A和图2中所描绘的环前向结构和图1C中所描绘的环回结构。
根据本发明，通过提供高速接口电路来实现这个和其他目的，所述高速接口电路被实现在包括存储核心的半导体存储器芯片中，所述高速接口电路包括：
第一接口电路部分，可连接到写数据/命令和地址总线上并且包括：
串行输入端子，用于接收来自前一个相同存储器芯片的相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据/命令和地址信号的串行流，所述串行输入端子被连接到：
写数据/命令和地址再驱动器/再发送器路径，所述写数据/命令和地址再驱动器/再发送器路径被布置用于将写数据/命令和地址信号的串行流再驱动到其串行输出端子，该串行输出端子要被连接到下一个相同存储器芯片的相应第一接口电路的串行输入端子上；以及
主写信号路径，所述主写信号路径被布置在串行输入端子和并行输出端子之间并且包括串并转换和同步装置，该串并转换和同步装置用于对在串行输入端子处所接收的写数据/命令和地址信号进行串并转换并且使其与基准时钟信号同步，以及将经串并转换的并且被同步的写数据/命令和地址信号传送到第一接口电路部分的并行输出端子并且从该并行输出端子传送到存储核心；以及
第二接口电路部分，可连接到读数据总线上并且包括：
并行读数据输入端子，被连接到存储核心上以接收来自存储核心的并行读数据；
串行读数据输入端子，被连接以接收来自前一个相同存储器芯片的相应第二接口电路部分的串行读数据输出端子的串行读数据流，并且被配置用于通过读数据再驱动器/接收器路径将所接收的串行读数据流再驱动到第二接口电路部分的串行读数据输出端子；以及
主读信号路径，被连接在并行读数据输入端子和串行读数据输出端子之间并且具有装置，该装置用于：将从存储核心读取的并且在并行读数据输入端子处接收的经并串转换的读数据插入到来自串行读数据输入端子的串行读数据流中，使串行读数据流与基准时钟信号同步并且将串行化的读数据流提供给串行读数据输出端子，该串行读数据输出端子经由读数据总线连接到下一个相同存储器芯片的相应第二接口电路部分的串行读数据输入端子或者存储控制器的串行读数据输入端子上；
其中第一和第二接口电路部分此外包括用于接收基准时钟信号的基准时钟接收端子。
上述的高速接口电路可以在以环前向结构或者环回结构(例如上述的并且在图1A、1C和2中所描绘的结构)布置的存储系统中实现。当在以环前向结构布置的存储系统的半导体存储器芯片中实现时，本发明的优点在于：每一个存储器芯片的读信号以及写数据/命令和地址信号的等待时间的总和不依赖于其相应行列。此外，简化了存储控制器的控制程序。
然而，当根据本发明的高速接口电路在以环回结构布置的存储系统中的半导体存储器芯片中实现时，对于每一个存储器芯片来说读和写信号路径的等待时间是不同的。
原则上，可以通过全速时钟、半速率时钟、1/3速率时钟或1/4速率时钟来操作根据本发明的高速接口电路。措词“全速”、“半速率”、“1/3速率”和“1/4速率”是指基准时钟的时钟速率及其与基本系统时钟的关系。
优选地，高速存储器接口电路包括在第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径中的不包括时钟信号同步电路的透明写信号再驱动/发送装置。此外，高速存储器接口电路优选地包括在第二接口电路部分的读数据再驱动器/发送器路径中的不包括时钟信号同步电路的透明读信号再驱动发送装置。
此外，优选地，高速接口电路包括在第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径中的同步写信号再驱动发送和同步装置，用于使再驱动的写数据/命令和地址信号与基准时钟信号同步。此外，高速接口电路还包括在第二接口电路部分的读数据再驱动器/发送器路径中的同步读信号再驱动器/发送和同步装置，用于使再驱动的读信号与基准时钟信号同步。
在一个实施例中，第一接口电路部分包括写数据/命令和地址信号再驱动器/发送器路径，并且此外还包括在串行写数据/命令和地址流中被布置在第一接口电路部分的串行输出端子之前的第一开关装置，其中该第一开关装置选择性地在透明写信号再驱动器/发送器装置和同步写信号再驱动器/发送器装置之间进行切换，并且通过来自存储控制器的外部控制信号或通过包含在写数据/命令和地址信号流的协议中的控制信号来控制。
此外，第二接口电路部分在读数据再驱动器/发送器路径中包括透明读信号再驱动/发送装置和同步读信号再驱动器/发送和同步装置，其中第一开关装置被布置在第二接口电路部分的串行输出端子之前，并且选择性地在透明读信号再驱动器/发送器装置和同步读信号再驱动器/发送器装置之间进行切换的第一开关装置通过包含在写数据/命令和地址信号流的协议中的控制信号或者通过来自存储控制器的外部信号来控制。
在另一实施例中，高速接口电路在第一接口电路部分中包括：
比特同步单元，被布置在串行输入端子之后以根据基准时钟信号对写数据/命令和地址信号的串行流进行采样并使其比特同步；
偶数-奇数比特对准单元，被串联连接在比特同步单元之后并且被配置用于缓冲通过比特同步单元被同步并且被采样的串行写数据/命令和地址信号并且与基准时钟信号同步地使所采样的偶数和奇数信号对准；
串并转换器单元，被串联连接在偶数-奇数比特对准单元之后并且被配置用于将通过偶数-奇数比特对准单元被缓冲并且被对准的串行写数据/命令和地址信号转换为具有任意数据宽度的并行数据流；以及
数据传送FIFO单元，在并行输出端子处被连接在串并转换器单元之后并且被配置用于与存储核心的内部时钟速率同步地将并行数据流传送到存储核心并且补偿不同的数据歪斜畸变和漂移。
优选地，在高速接口电路的第一接口电路部分中，比特同步单元、偶数-奇数对准单元、串并转换器单元和数据传送FIFO单元分别被布置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给相应下一个单元。
第一接口电路部分还优选地包括：漂移补偿FIFO单元，其被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；以及被串联布置在漂移补偿FIFO单元之后的2:1串行化器。比特同步单元和偶数-奇数比特对准单元被分别布置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个提供给相应下一个单元。
此外，串并转换器单元的数据输入端可以被连接到漂移补偿FIFO单元的输出端上。
替代地，串并转换器单元的数据输入端可以被连接到偶数-奇数比特对准单元的输出端上。
在另一实施例中，第一接口电路部分此外还包括：
漂移补偿FIFO单元，被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；
去加重FIR单元，被串联连接在漂移补偿FIFO之后并且被配置用于信道适配以补偿符号间干扰；以及
2:1串行化器，被串联连接在去加重FIR单元之后。
优选地，这个实施例中的比特同步单元和偶数-奇数比特对准单元被分别布置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给相应下一个单元。
同样在这个实施例中，串并转换器单元的数据输入端连接到漂移补偿FIFO单元的输出端上。替代地，去加重FIR单元和漂移补偿FIFO单元被组合并且串并转换器单元的数据输入端连接到去加重FIFO单元的输出端上。
有利地，漂移补偿FIFO单元具有根据串行写数据/命令和地址信号的多个符号序列的深度。另外，可以通过来自存储控制器的外部信号来接通/断开去加重FIR单元。
在另一实施例中，第二接口电路部分在主读信号路径中包括：
读FIFO单元，被布置在并行读数据输入端子处，用于使从存储核心读取的数据的数据速率适配于第二接口电路部分的时钟域；
并串转换器单元，被连接在读FIFO单元之后并且被配置用于执行读数据的并串转换并且将它们的时钟速率转换为基准时钟的时钟速率；
去加重FIR单元，被串联连接在并串转换器电路之后并且被配置用于补偿符号间干扰；以及
被串联布置在去加重FIR单元之后的2:1串行化器。
去加重FIR单元可以通过来自存储控制器的外部信号来接通/断开。此外，去加重FIR单元被配置用于接收基准时钟信号并且将该基准时钟信号提供给并串转换器单元，并且该并串转换器单元被配置用于将基准时钟信号提供给读FIFO单元。
第二接口电路部分的读数据再驱动器/发送器路径包括：不包括任何时钟信号同步电路的透明读信号再驱动/发送装置；以及同步读数据再驱动器/发送和同步装置，用于使再驱动的读信号与基准时钟信号同步，以及第一开关装置被直接布置在第二接口电路部分的串行输出端子之前，该第一开关装置通过包含在写数据/命令和地址信号的协议中的控制比特或者通过来自存储控制器的外部信号来控制，以便选择性地在透明读信号再驱动器/发送器装置和同步读数据再驱动器/发送器装置之间进行切换。另外，同步读数据再驱动器/发送器和同步装置此外还包括：
比特同步单元，作为读数据同步装置被串联地连接在串行读数据输入端子之后，被配置用于对读数据的串行流进行采样并且使所述读数据的串行流与基准时钟信号比特同步；
偶数-奇数比特对准单元，被串联连接在比特同步单元之后并且被配置用于缓冲通过比特同步单元被同步并且被采样的串行读数据信号并且与基准时钟信号同步地使串行读数据信号对准；
漂移补偿FIFO单元，被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的读数据信号的相位漂移；
第二开关装置，被插入在主读信号路径的漂移补偿FIFO单元、并串转换器单元和去加重FIR单元之间，并且被配置用于与基准时钟信号同步地在同步再驱动读数据信号和经并串转换的读数据信号之间进行切换，并由此将经并串转换的读数据信号插入到读数据信号流中；
去加重FIR单元，主读信号路径的2:1串行化器；以及
第一开关装置。
比特同步单元和偶数-奇数比特对准单元被分别布置用于将通过比特同步单元与来自串行读数据输入端子的串行读数据流同步的基准时钟信号与所提供的读数据信号中的每一个读数据信号一起提供给相应下一个单元。
在这个实施例中，漂移补偿FIFO单元和并串转换器单元被布置成属于相同的时钟域。
如上所述，本发明高速接口电路中的基准时钟信号的时钟速率可以是存储系统时钟的时钟速率的1/2、1/3或1/4或者等于存储系统时钟的时钟速率。
在本发明的另一实施例中，提供一种包括存储核心和包含如上所述特征的本发明高速接口电路的半导体存储器芯片。该半导体存储器芯片的存储核心可以是动态RAM存储核心。
根据本发明的另一实施例，半导体存储系统包括多个如上所述的半导体存储器芯片，这些半导体存储器芯片以级联的形式布置在存储模块上并且具有不同的存储器行列，并且通过写数据/命令和地址总线和读数据总线并且以点对点的方式连接到存储控制器上。
在这个存储系统中，半导体存储器芯片、写数据/命令和地址总线以及读数据总线可以以环前向结构被布置在存储模块上并且被连接到存储控制器上。替代地，半导体存储器芯片、写数据/命令和地址总线以及读数据总线可以以环回结构被布置在存储模块上并且被连接到存储控制器上。另外，半导体存储器芯片、写数据/命令和地址总线以及读数据总线可以以环形结构被布置在存储模块上并且被连接到存储控制器上。
在考虑下面对本发明的特定实施例的详细描述时，特别是结合附图时，本发明的上述和其他目的、特征和优点将变得显而易见，其中在不同图中相同的附图标记被用于表示相同的元件。
附图说明
图1A-图1D描绘存储器芯片在存储系统中分别以环前向结构、共享环拓扑结构、环回结构和星形拓扑结构的原理布置。
图2描绘在存储模块上形成级联的四个存储器芯片的环前向结构以及形成高速接口电路的第一和第二接口电路部分，所述第一和第二接口电路部分各自用于从存储控制器接收写数据/命令和地址信号流和读数据信号流以及时钟信号路径以及将写数据/命令和地址信号流和读数据信号流以及时钟信号路径发送到存储控制器。
图3示意性地描绘第一接口电路部分的实施例的功能框图，所述第一接口电路部分用于接收并发送写数据/命令和地址信号流并且根据本发明的高速接口电路部分的第一实施例被布置成包括透明写信号再驱动/发送路径。
图4示意性地描绘第二接口电路部分的功能框图，所述第二接口电路部分用于接收并发送读数据信号流并且根据本发明的高速接口电路的第一实施例被布置成包括透明读数据再驱动器/发送器路径。
图5示意性地描绘第一接口电路部分的第一实施例的功能框图，所述第一接口电路部分用于接收并发送写数据/命令和地址信号流并且根据本发明的高速接口电路的第二实施例被布置成包括透明写信号再驱动/发送路径(不包括时钟信号同步电路)以及同步写信号再驱动/发送和同步装置。
图6示意性地描绘第一接口电路部分的第二实施例的功能框图，所述第一接口电路部分用于接收并发送写数据/命令和地址信号流并且根据本发明的高速接口电路的第二实施例被布置以便包括透明写信号再驱动/发送路径(不包括时钟信号同步电路)以及同步写信号再驱动/发送和同步装置。
图7示意性地描绘第一接口电路部分的第三实施例的功能框图，所述第一接口电路部分用于接收并发送写数据/命令和地址信号流并且根据本发明的高速接口电路的第二实施例被布置以便包括透明写信号再驱动/发送路径(不包括时钟信号同步电路)以及同步写信号再驱动/发送和同步装置。
图8示意性地描绘第一接口电路部分的第四实施例的功能框图，所述第一接口电路部分用于接收并发送写数据/命令和地址信号流并且根据本发明的高速接口电路的第二实施例被布置成包括透明写信号再驱动/发送路径(不包括时钟信号同步电路)以及同步写信号再驱动/发送和同步装置。
图9示意性地描绘第二接口电路部分的功能框图，所述第二接口电路部分用于接收并发送读数据信号流并且根据本发明的高速接口电路的第二实施例被设置成包括透明读信号再驱动/发送路径(不包括时钟信号同步电路)以及同步读信号再驱动器/发送和同步装置。
具体实施方式
下面参考图3和图4来描述本发明的第一实施例，其中这些图示意性描绘第一接口电路部分I1和第二接口电路部分I2的功能框图，所述第一接口电路部分I1用于接收和发送写数据/命令和地址信号流WR_S并且可连接到(未示出的)写数据/命令和地址总线上，所述第二接口电路部分I2用于接收和发送读数据信号流并且可连接到(未示出的)存储系统的读数据总线上。第一和第二接口电路部分I1和I2被设计成例如以如上所述的并且如图2中所描绘的存储系统的半导体存储器芯片M1-M4来实现。
如图3中所描绘的，第一接口电路部分I1包括串行输入端子WRS_IN，用于通过(未示出的)写数据/命令和地址总线从前一个相同存储器芯片的相应第一接口电路部分的串行输出端子(未示出)或从存储控制器(未示出)的串行输出端子接收写数据/命令和地址信号的串行流WR_S。在通过缓冲器电路BUF之后，来自串行输入端子WRS_IN的写数据/命令和地址信号的串行流WR_S分支为主写信号路径10和写数据/命令和地址再驱动器/发送器路径11，如图3中所示，所述写数据/命令和地址再驱动器/发送器路径11包括被象征性地描绘为缓冲器电路17的透明写信号再驱动/发送装置，所述缓冲器电路17可以通过来自第一接口电路部分I1(例如来自存储控制器)外部的控制信号CTRL被启用/禁用。透明写数据/命令和地址再驱动器/发送器路径11的透明写信号再驱动/发送装置17在其输出端处被连接到串行输出端子WRS_OUT，所述串行输出端子WRS_OUT可连接到下一个相同的存储器芯片M(未示出)的相应第一接口电路的串行输入端子上。
写数据/命令和地址信号的串行流WR_S首先通过主写信号路径10从缓冲器电路BUF被馈送到比特同步单元(SYNC)12，所述比特同步单元(SYNC)12具有根据在时钟接收端子CLK_IN处接收的基准时钟CLK_ref(hr)对写数据/命令和地址信号WR_S的串行流进行采样并且使其比特同步。偶数比特写数据/命令和地址信号流WR_S_even和奇数比特写数据/命令和地址信号流WR_S_odd分别从SYNC12被馈送到串联连接在SYNC12之后的偶数-奇数比特对准单元(BAL)的输入端。如同来自SYNC12的偶数-奇数比特写数据/命令和地址信号流，基准时钟信号CLK_ref(hr)从SYNC12被馈送到BAL13，用于与基准时钟信号CLK_ref(hr)同步地使所采样的偶数-奇数写数据/命令和地址信号流对准。
在主写信号路径10中串联耦合在BAL13之后的是串并转换器单元(S/P)14，所述串并转换器单元(S/P)14被配置用于将由BAL13缓冲并且对准的串行写数据/命令和地址信号转换为写数据/命令和地址信号的并行数据流WR_P。S/P14也从BAL13接收与偶数-奇数比特对准的写数据/命令和地址信号流WR_S同步的基准时钟信号CLK_ref(hr)(sync)，并且输出具有任意数据宽度的写数据/命令和地址信号的并行数据流WR_P。在主写信号路径10中，在串并转换器14之后，数据传送FIFO单元15(写FIFO)以其输出端连接到第一接口电路部分I1的并行输出端子WR_P_OUT上并且从那里连接到存储核心MCORE(未示出)上。数据传送FIFO单元15被配置用于与存储核心MCORE的内部时钟速率同步地将并行数据流WR_P传送到存储核心并且用于补偿不同的数据歪斜畸变和漂移。
在图3中所示的第一接口电路部分I1的实施例中，基准时钟信号CLK_ref(hr)的时钟速率是存储系统时钟(未示出)的时钟速率的一半并且时钟信号路径包括用于将半速率基准时钟信号CLK_ref(hr)除以数字8的时钟缓冲器/除法器(CLK_BUF/DIV8)16。基准时钟信号路径此外还包括时钟信号缓冲器电路19。在将半速率基准时钟信号CLK_ref(hr)除以1/8时，所除的基准时钟信号CLK_ref(1/8)具有存储核心MCORE的时钟速率，以便在并行写信号输出端子WR_P_OUT上的并行写数据/命令和地址信号流WR_P通过数据传送FIFO单元15与存储核心的内部时钟速率同步，其中在本例子中存储核心MCORE的内部时钟速率是半速率基准时钟信号CLK_ref(hr)的时钟速率的1/8。
值得注意地，图3中所描绘的第一接口电路部分I1没有示出任何解码电路，所述解码电路用于解码在串行输入端子WRS_IN处从存储控制器C或从前一个存储器芯片M接收的哪些串行写数据/命令和地址信号WR_S被指定用于当前存储器芯片的存储核心并且因此通过主写信号路径10被传送到下一个存储器芯片M或者否则通过透明写数据/命令和地址再驱动器/发送器路径11被再驱动到下一个存储器芯片M。这样的解码电路不在本发明的高速接口电路中。
图4示意性描绘根据本发明的高速接口电路的第一实施例的第二接口电路部分I2。不同于图3的第一接口电路部分I1，图4中所描绘的第二接口电路部分I2包括用于将来自当前存储器芯片的存储核心的本地读数据插入到读数据流中的装置。也就是说，第二接口电路部分I2选择性地将读数据信号驱动到下一个存储器芯片M或存储控制器C或者插入来自当前存储器芯片的存储核心的偶数读数据信号。该选择通过例如由存储控制器C提供的如图4中所示的单独的控制信号CTRL1或者通过包含在写数据/命令和地址信号流的协议中的控制比特来控制。根据如图4中所描绘的高速接口电路的第一实施例的第二接口电路部分I2包括主读信号路径20以及如图4中用虚线所描绘的透明读数据再驱动器/接收器路径21(TRANSP)。透明读数据再驱动器/发送器路径21包括连接到串行读数据输入端子RDS_IN上的透明缓冲器装置28。串行读数据输入端子RDS_IN能够被连接用于从前一个相同存储器芯片M(未示出)的相应第二接口电路部分的串行读数据输出端子接收串行读数据流RD_S。第二接口电路部分I2的透明读数据再驱动器/发送器路径不包括任何时钟信号同步电路。
来自当前存储器芯片M的存储核心MCORE的并行读数据通过并行读数据输入端子RD_P_IN被输入到主读信号路径20。在并行读数据输入端子RD_P_IN处接收的并行读数据RD_P首先被馈送到读FIFO单元22并且具有从存储核心MCORE接收的时钟信号CLK(1/8)的内部时钟速率。读FIFO单元22被配置用于使并行读数据R_P的数据速率适配于第二接口电路部分I2的内部时钟域，所述时钟域是通过使通过基准时钟接收端子CLK_IN并且经由时钟信号乘法单元(CLK_ML)29接收的的半速率基准时钟信号CLK_ref(hr)的时钟速率加倍来确定的。
读FIFO单元22将具有适配于内部时钟域的数据速率的并行读数据RD_P馈送到在主读信号路径20中被布置在读FIFO单元22之后的并串转换器(P/S)23，其中所述并串转换器(P/S)23用于根据半速率基准时钟CLK_ref(hr)的加倍的时钟速率执行并行读数据RP_P的并串转换，并且将串行读数据流RD_S馈送到去加重FIR单元(FIR)24，并且通过在主读信号路径20中被布置在FIR24之后的2:1串行化器25馈送到开关电路26的第一输入端，其中所述去加重FIR单元(FIR)24被布置用于针对符号间干扰对串行读数据流RD_S进行补偿，所述开关电路26被配置用于将从存储核心MCORE读取的并且通过主读信号路径20提供的经并串转换的读数据插入到通过透明读数据再驱动器/发送器路径21提供的串行读数据流RD_S中。如上所述，可以通过如图4中所描绘的外部控制信号CRL1或者通过包含在写数据/命令和地址信号流的协议中的控制信号(未示出)来转换开关装置26，其中所述写数据/命令和地址信号流是从第一接口电路部分I1接收并且通过第一接口电路部分I1提供的。通过透明读数据再驱动器/发送器21馈送的串行读数据RD_S或者通过主读信号路径20馈送的串行读数据流RD_S从开关装置26的输出端通过由第二控制信号CRTL2控制的输出驱动器电路27被提供给串行读数据输出端子RD_S_OUT并且从那里被提供给下一个存储器芯片M(未示出)或者被提供给存储控制器C(未示出)。
FIR24在主读信号路径20中作为任选项被连接，用于执行预加重以补偿符号间干扰，并且当不可能有符号间干扰时FIR24不是必要的。
如上所述，本发明高速接口电路的第一实施例在第一接口电路部分I1中仅仅包括透明写数据/命令和地址信号再驱动器/发送器路径；而在第二接口电路部分I2中仅仅包括透明读数据再驱动器/发送器路径。
在图5-图9中所描绘的第二实施例中，第一接口电路部分I1包括透明写信号再驱动器/发送器路径以及同步的写信号再驱动/发送和同步路径；而第二接口电路部分I2包括透明读信号再驱动器/发送器路径以及同步的读信号再驱动器/发送和同步路径。
关于透明写数据/命令和地址信号再驱动器/发送器路径11，图5-图8中所描绘的第一接口电路部分I1具有与如图3中所示的本发明高速接口电路的第一实施例的第一接口电路部分I的上述透明写数据/命令和地址信号再驱动器/发送器路径11相同的电路结构。然而，图5-图8中所示的第一接口电路部分I1的透明写数据/命令和地址信号再驱动器/发送器路径11不直接连接到串行输出端子WR_S_OUT上，而是连接到第一开关电路116的第一输入端上。
相比于图3的第一接口电路I1中的主写信号路径10，图5中所示的第一接口电路部分I1的第一例子的主写信号路径10除了单元BUF、SYNC12、BAL13、S/P14和写FIFO15之外还包括漂移补偿FIFO单元117以及2:1串行化器118，其中单元BUF、SYNC12、BAL13、S/P14、写FIFO15、漂移补偿FIFO单元117以及2:1串行化器118中的每一个都被连接在串行输入端子WRS_IN和并行输出端子WR_P_OUT之间，所述串行输入端子WRS_IN接收来自前一个相同存储器芯片(未示出)的相应第一接口电路部分的串行输出端子或者来自存储控制器(也未示出)的串行输出端子的写数据/命令和地址信号的串行流，所述并行输出端子WR_P_OUT将并行写数据/命令和地址信号提供给存储核心MCORE(未示出)。
开关电路116被配置用于在透明写数据/命令和地址信号再驱动器/发送器路径11和同步的写信号再驱动/发送和同步装置之间转换，所述同步的写信号再驱动/发送和同步装置包括sync12、BAL13、漂移补偿FIFO117和2:1串行化器118。开关电路116通过第一控制信号CRTL1来控制，所述第一控制信号CRTL1可以是来自存储控制器的外部信号或者被包括在写数据/命令和地址信号的协议中。通过第二控制信号CTRL2来控制的可控发送器驱动器18连接到开关电路116的输出侧，用于经由串行输出端子WR_S_OUT将串行写数据/命令和地址信号驱动到下一相同存储器芯片M(未示出)的相应第一接口电路的串行输入端子。
值得注意地，S/P14转换通过BAL13被同步的并且通过漂移补偿FIFO117进行了漂移补偿的串行写数据/命令和地址信号流，并且将在漂移补偿FIFO117的输出端处的写数据/命令和地址信号转换为具有任意数据宽度的再同步的并行写数据/命令和地址信号。如在图3中所描绘的第一接口电路部分I1的实施例中那样，写FIFO15具有将并行写数据/命令和地址信号转换到存储核心MCORE(未示出)的时钟CLK(1/8)的内部时钟速率。写FIFO15补偿不同的数据歪斜畸变和漂移。如图5中所描绘的第一接口电路部分的内部时钟域与由时钟信号乘法器(CLK_ML)16产生的双倍半速率基准时钟信号CLK_ref(2hr)相关，所述时钟信号乘法器租用(lease on)在时钟信号输入端子CLK_IN处接收的半速率时钟信号CLK_ref(hr)。SYNC12被布置用于将半速率基准时钟信号CLK_ref(hr)提供给BAL13，并且BAL13被布置用于将通过SYNC12与串行写数据/命令和地址信号流同步的半速率基准时钟信号CLK_ref(hr)提供给漂移补偿FIFO117。此外，漂移补偿FIFO117被布置用于将双倍半速率基准时钟信号CLK_ref(2hr)提供给2:1串行化器118，并且S/P14被布置用于将双倍速率基准时钟信号CLK_ref(2hr)分别与每个所提供的写数据/命令和地址信号一起提供给写FIFO15。
在图6中描绘了第一接口电路部分I1的替代的第二例子，并且与先前所述的图5中所示的第一例子的区别在于：S/P14不是连接在漂移补偿FIFO117之后而是连接在BAL13之后，以便通过BAL13进行数据对准的再同步并行写数据/命令和地址信号WR_P_RES通过写FIFO15被提供给存储核心MCORE(未示出)。图6中所示的第二例子是有利的，因为写数据/命令和地址信号具有较短的系统等待时间。
图7描绘第一接口电路部分I1的第三替代例子，与上面参考图5所描述的第一例子的区别在于，它还包括有限脉冲响应单元(FIR)119，所述有限脉冲响应单元(FIR)119被插入到漂移补偿FIFO117和2:1串行化器118之间的主写信号路径10中。FIR119被用于信道适配以补偿符号间干扰。应注意的是，FIR119仅仅在可能出现符号间干扰的情况下是必要的。因此，如果FIR119在第一接口电路部分I1中被实施，则FIR119可以通过相应的接通/断开(ON/OFF)开关信号来接通/断开。
图8示出根据本发明的高速接口电路的第一接口电路部分I1的第四个例子。第一接口电路I1的第四个例子是上述的并且图7中所描绘的第一接口电路部分的第三例子的有利改进。也就是说，可以通过组合FIR119和漂移补偿FIFO117来减少同步的写数据/命令和地址信号再驱动器/发送器路径10内的信号等待时间。当FIR119基于再同步的串行写数据/命令和地址信号WR_S_ref的反相和延迟原理时，这个替代例子是有利的，因为在后者情况中FIR119可以由触发器来实现。信号额定值可以在FIR119的输出级(未示出)中通过并行级(未示出)或者通过可转换的电流源(未示出)来实现。
如图9中所描绘的高速接口电路的第二实施例的第二接口电路部分I2包括透明读数据再驱动器/发送器路径21以及部分地由主读信号路径20实现的并且被用于使再驱动的串行读信号RD_S与半速率基准时钟信号CLK_ref(hr)同步的同步读信号再驱动器/发送和同步路径，其中所述透明读数据再驱动器/发送器路径21不包括任何时钟信号同步电路，而是仅仅包括透明缓冲器电路28。第一开关装置26以与在图4的本发明高速接口电路的第一实施例中所描述的方式相似的方式在第二接口电路部分I2中被布置在串行输出端子RD_S_OUT之前并且通过来自存储控制器(未示出)C的外部控制信号CTRL1或者通过包含在写数据/命令和地址信号流的协议中的控制信号来控制。第一开关装置26包括选择性地在通过透明读数据再驱动器/发送器路径21传送的串行读数据和通过主读信号路径传送的并且通过再驱动器/发送和同步装置被同步的同步再驱动读信号之间进行切换的功能。同步读数据再驱动器/发送器和同步装置包括作为主读信号路径20的一部分的比特同步单元(SYNC)32、偶数-奇数比特对准单元(BAL)33、漂移补偿FIFO34、第二开关装置35，其中所述比特同步单元(SYNC)32连接在串行读数据输入端子RD_S_IN之后并且被配置用于根据半速率基准时钟信号CLK_ref(hr)对读数据的串行流RD_S进行采样并使其比特同步，所述偶数-奇数比特对准单元(BAL)33串联连接在SYNC32之后并且被配置用于缓冲通过SYNC32被同步并且被采样的偶数-奇数读数据信号并且与基准时钟信号同步地使该偶数-奇数读数据信号对准，其中所述基准时钟信号与串行读数据流RD_S一起由SYNC32提供，所述漂移补偿FIFO34顺序地与BAL33串联连接并且被配置用于与如通过BAL33提供并且被同步的半速率基准时钟信号CLK_ref(hr)(SYNC)同步地补偿偶数-奇数比特对准的读数据信号的相移，所述第二开关装置35被插入在P/S23和主读信号路径20的去加重FIR单元24之间并且被配置用于在同步再驱动读数据信号与来自偶数存储核心(未示出)的与由时钟乘法电路29产生的双倍半速率基准时钟信号CLK_ref(2hr)同步地进行并串转换的读数据信号之间进行切换。第二开关装置35将来自偶数存储核心MCORE的经并串转换的读数据信号插入到串行读数据信号流中。
图9的第二接口电路部分I2的读FIFO22、P/S23、FIR24、2:1串行化器25、第一开关电路26、发送器驱动器27和缓冲器/驱动器28可以分别与如图4中所描绘的本发明高速接口电路的第一实施例的第二接口电路部分I2的相应单元相同并且可以分别具有与该相应单元相同的功能。同样地，除了图9中所描绘的BUF、时钟乘法电路29、SYNC32、BAL33和漂移补偿FIFO34处理同步读数据再驱动器/发送器路径20中的串行读数据流、而图6中的单元BUF、SYNC12、BAL13、时钟乘法电路16和漂移补偿FIFO117处理串行写数据流WR_S之外，缓冲器电路BUF、时钟信号乘法电路29、SYNC32、BAL33和漂移补偿FIFO34可以分别与如图6中所描绘的本发明高速接口电路的第二实施例的第一接口电路部分I1中所包含的相应单元BUF、SYNC12、BAL13、漂移补偿FIFO117和时钟乘法电路CLK_ML16相同并且具有与该相应单元相同的功能。此外，如同根据图7的第一接口电路部分I1中的FIR119，只有当符号间干扰是可能的，图9的第二接口电路部分I2中的FIR24对于信道适配来说才是必要的，并且当不可能出现符号间干扰时，可以因此被省略或者通过接通/断开信号ON/OFF来断开。
在基准时钟接收端子CLK_IN上所接收的、本发明高速接口电路的第一和第二实施例的第一和第二接口电路部分I1和I2的基准时钟信号是半速率基准时钟信号CLK_ref(hr)，其时钟速率为存储系统时钟(未示出)的时钟速率的一半。然而，基准时钟信号的时钟速率也可以为存储系统时钟(未示出)的时钟速率的1/3或1/4。同样地，基准时钟信号的时钟速率可以等于存储系统时钟(未示出)的时钟速率。
优选地，图3-图9中所描绘的并且在上面所述的本发明高速接口电路被集成在半导体存储器芯片中，所述半导体存储器芯片包括存储核心以及具有上述特征中的一个或多个特征的本发明高速接口电路。这个半导体存储器芯片的存储核心可以是动态RAM存储核心。
此外，多个各自具有这种根据本发明的高速接口电路的半导体存储器芯片可以被包括在半导体存储系统中，其中存储器芯片以不同存储器行列的级联的形式被布置在存储模块上并且通过写数据/命令和地址总线以及读数据总线以点对点的方式连接到存储控制器上，例如在图2中所描绘的。在半导体存储系统的该布置中，半导体存储器芯片、写数据/命令和地址总线以及读数据总线可以被布置在存储模块上并且以环前向结构、以环回结构或以环形结构连接到存储控制器上。
尽管已详细地并且参考本发明的特定实施例描述了本发明，但是对于本领域的技术人员来说应该显而易见的是，在不偏离本发明的精神和范围的情况下其中可以进行各种改变和修改。因此，只要本发明的修改以及改变在所附的权利要求和它们的等价物的范围内，本发明就旨在覆盖这些本发明的修改以及改变。
附图标记列表
M，M1，M2，M3，M4            半导体存储器芯片
MMOD                         存储模块
C                            存储控制器
WR/eCA                       写数据/命令和地址总线
RD                           读数据总线
M1*                         主存储器芯片
CLK                          时钟
I1                           第一接口电路部分
I2                           第二接口电路部分
MCORE                        存储核心
WRS_IN                       串行写信号输入端子
WR_S                         串行写数据/命令和地址信号
CLK_IN                       基准时钟输入端子
CLK_ref(hr)                  半速率基准时钟信号
BUF                          缓冲器电路
10                           主写信号路径
11                           透明写数据/命令和地址信号再驱动器/发
                             送器路径
SYNC12                       比特同步单元
BAL13                        偶数-奇数比特对准单元
S/P14                        串并转换器单元
15                           数据传送FIFO单元(写FIFO)
16                           时钟缓冲器/除法器
17                           写信号再驱动器缓冲器
18                           串行写数据发送/驱动电路
WR_S_even                    偶数串行写数据流
WR_S_odd                     奇数串行写数据流
CLK_ref(hr)(SYNC)            同步半速率基准时钟信号
CLK_ref(1/8)                 八进制速率基准时钟信号
WR_P                         并行写数据/命令和地址信号
WR_P_OUT                     并行写输出端子
WR_S_OUT                     串行写数据输出端子
RD_P                         并行读数据
RD_P_IN                      并行读数据输入端子
22                           读FIFO单元
P/S23                        并串转换器单元
RD_S                         串行读数据
RD_S_IN                      串行读数据输入端子
20                           主读信号路径
21                           透明读数据再驱动器/发送器路径
FIR24                        去加重FIR单元
25                           2:1串行化器
26                           第一开关电路
27                           串行读数据发送器驱动器
RD_S                         串行读数据
RD_S_OUT                     串行读数据输出端子
CTRL1                        第一控制信号
CTRL2                        第二控制信号
28                           透明读数据再驱动器/发送电路
29CLK_ML                     时钟信号乘法电路
CLK_ref(2hr)                 双倍半速率基准时钟信号
SYNC32                       比特同步单元
BAL33                        偶数-奇数比特对准单元
34                           漂移补偿FIFO单元
35                           第二开关电路
117                          漂移补偿FIFO单元
118                          2:1串行化器
116                          第一开关电路
WR_S_RES                     再同步串行写数据/命令和地址信号流
WR_P_RES                     再同步并行写数据/命令和地址信号流
119                          去加重FIR单元
ON/OFF                       接通/断开开关信号

Claims (32)

1.一种在包括存储核心的半导体存储器芯片中实现的高速接口电路，所述高速接口电路包括：
第一接口电路部分，所述第一接口电路部分可连接到写数据/命令和地址总线上并且包括：
串行输入端子，所述串行输入端子用于接收来自前一个相同存储器芯片的相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据/命令和地址信号的串行流，所述串行输入端子此外被连接到：
写数据/命令和地址再驱动器/再发送器路径，其被布置用于将写数据/命令和地址信号的串行流再驱动到所述写数据/命令和地址再驱动器/再发送器路径的串行输出端子上，并且可连接到下一个相同存储器芯片的相应第一接口电路的串行输入端子上；以及
主写信号路径，所述主写信号路径被布置在串行输入端子和并行输出端子之间并且包括串并转换和同步装置，该串并转换和同步装置用于：对在串行输入端子处所接收的写数据/命令和地址信号进行串并转换并且使其与基准时钟信号同步，以及将经串并转换的并且被同步的写数据/命令和地址信号传送到第一接口电路部分的并行输出端子并且从第一接口电路的并行输出端子传送到存储核心；和
第二接口电路部分，所述第二接口电路部分可连接到读数据总线上并且包括：
并行读数据输入端子，所述并行读数据输入端子被连接到存储核心上以接收来自所述存储核心的并行读数据；
串行读数据输入端子，所述串行读数据输入端子被连接以接收来自前一个相同存储器芯片的相应第二接口电路部分的串行读数据输出端子的串行读数据流，并且被布置用于通过读数据再驱动器/接收器路径将所接收的串行读数据流再驱动到第二接口电路部分的串行读数据输出端子；以及
主读信号路径，所述主读信号路径被连接在第二接口电路部分的并行读数据输入端子和串行读数据输出端子之间，并且具有装置，该装置用于将从存储核心读取的并且在主读信号路径的并行输入端子处所接收的经并串转换的读数据插入到来自串行读数据输入端子的串行读数据流中、使串行读数据流与基准时钟信号同步并且将串行化的读数据流提供给串行读数据输出端子，所述串行读数据输出端子可利用读数据总线连接到下一个相同存储器芯片的相应第二接口电路部分的串行读数据输入端子上或者连接到存储控制器的串行读数据输入端子上；
其中第一和第二接口电路部分此外包括用于接收基准时钟信号的基准时钟接收端子。
2.根据权利要求1的高速存储器接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径包括不具有时钟信号同步电路的透明写信号再驱动/发送部分。
3.根据权利要求1的高速存储器接口电路，其中第二接口电路部分的读数据再驱动器/发送器路径包括不具有时钟信号同步电路的透明读信号再驱动发送部分。
4.根据权利要求1的高速接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径包括用于使被再驱动的写数据/命令和地址信号与基准时钟信号同步的同步写信号再驱动/发送和同步装置。
5.根据权利要求1的高速接口电路，其中第二接口电路部分的读数据再驱动器/发送器路径包括用于使被再驱动的读信号与基准时钟信号同步的同步读信号再驱动器/发送和同步装置。
6.根据权利要求2的高速接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径此外包括第一开关装置，该第一开关装置被布置在第一接口电路部分的串行输出端子之前，用于接收串行写数据/命令和地址流，该第一开关装置通过来自存储控制器的外部控制信号或通过包含在写数据/命令和地址信号流的协议中的控制信号来控制，以便选择性地在透明写信号再驱动/发送部分和同步写信号再驱动器/发送器装置之间进行切换。
7.根据权利要求3的高速接口电路，其中第二接口电路部分此外包括第一开关装置，该第一开关装置被布置在第二接口电路部分的串行输出端子之前，该第一开关装置通过包含在写数据/命令和地址信号的协议中的控制信号或者通过来自存储控制器的外部信号来控制，以便选择性地在透明读信号再驱动发送部分和同步读信号再驱动器/发送和同步装置之间进行切换。
8.根据权利要求1的高速接口电路，其中第一接口电路部分包括：
比特同步单元，所述比特同步单元被布置在串行输入端子之后以根据基准时钟信号对写数据/命令和地址信号的串行流进行采样并使其比特同步；
偶数-奇数比特对准单元，所述偶数-奇数比特对准单元被串联连接在比特同步单元之后并且被配置用于缓冲通过比特同步单元被同步并且被采样的串行写数据/命令和地址信号并且与基准时钟信号同步地使所采样的偶数和奇数信号对准；
串并转换器单元，所述串并转换器单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于将通过偶数-奇数比特对准单元被缓冲并且被对准的串行写数据/命令和地址信号转换为具有任意数据宽度的并行数据流；以及
数据传送FIFO单元，所述数据传送FIFO单元在并行输出端子处被连接在串并转换器单元之后，并且被配置用于与存储核心的内部时钟速率同步地将并行数据流传送到存储核心并且补偿不同的数据歪斜畸变和漂移。
9.根据权利要求8的高速接口电路，其中这样连续地布置比特同步单元、偶数-奇数对准单元、串并转换器单元和数据传送FIFO单元，使得每个单元将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给下一个连续单元。
10.根据权利要求8的高速接口电路，其中第一接口电路部分此外包括：
漂移补偿FIFO单元，所述漂移补偿FIFO单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；以及
2:1串行化器，所述2:1串行化器被串联布置在漂移补偿FIFO单元之后。
11.根据权利要求10的高速接口电路，其中比特同步单元和偶数-奇数比特对准单元各自分别被布置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给下一个连续单元。
12.根据权利要求10的高速接口电路，其中串并转换器单元的数据输入端被连接到漂移补偿FIFO单元的输出端上。
13.根据权利要求10的高速接口电路，其中串并转换器单元的数据输入端被连接到偶数-奇数比特对准单元的输出端上。
14.根据权利要求8的高速接口电路，其中第一接口电路部分此外包括：
漂移补偿FIFO单元，所述漂移补偿FIFO单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；
去加重FIR单元，所述去加重FIR单元被串联连接在漂移补偿FIFO之后并且被配置用于信道适配以补偿符号间干扰；以及
2:1串行化器，所述2:1串行化器被串联连接在去加重FIR单元之后。
15.根据权利要求14的高速接口电路，其中比特同步单元和偶数-奇数比特对准单元各自分别被配置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给下一个连续单元。
16.根据权利要求14的高速接口电路，其中串并转换器单元的数据输入端被连接到漂移补偿FIFO单元的输出端上。
17.根据权利要求14的高速接口电路，其中去加重FIR单元和漂移补偿FIFO单元被组合并且串并转换器单元的数据输入端被连接到去加重FIFO单元的输出端上。
18.根据权利要求8的高速接口电路，其中漂移补偿FIFO单元具有根据串行写数据/命令和地址信号的多个符号序列的深度。
19.根据权利要求8的高速接口电路，其中通过来自存储控制器的外部信号来接通/断开去加重FIR单元。
20.根据权利要求1的高速接口电路，其中，在主读信号路径中，第二接口电路部分包括：
读FIFO单元，所述读FIFO单元被布置在并行读数据输入端子处以使从存储核心读取的数据的数据速率适配于第二接口电路部分的时钟域；
并串转换器单元，所述并串转换器单元被连接在读FIFO单元之后并且被配置用于实现读数据的并串转换并且将读数据的时钟速率转换为基准时钟的时钟速率；
去加重FIR单元，所述去加重FIR单元被串联连接在并串转换器电路之后并且被配置用于补偿符号间干扰；以及
2:1串行化器，所述2:1串行化器被串联布置在去加重FIR单元之后。
21.根据权利要求20的高速接口电路，其中通过来自存储控制器的外部信号来接通/断开去加重FIR单元。
22.根据权利要求20的高速接口电路，其中去加重FIR单元被配置用于接收基准时钟信号并且将基准时钟信号提供给并串转换器单元，并且并串转换器单元被配置用于将基准时钟信号提供给读FIFO单元。
23.根据权利要求20的高速接口电路，其中第二接口电路部分的读数据再驱动器/发送器路径包括：
不具有任何时钟信号同步电路的透明读信号再驱动/发送装置；
同步读数据再驱动器/发送和同步装置，用于使被再驱动的读信号与基准时钟信号同步；以及
第一开关装置，该第一开关装置被直接布置在第二接口电路部分的串行输出端子之前，该第一开关装置通过被包含在写数据/命令和地址信号的协议中的控制比特或者通过来自存储控制器的外部信号来控制，以便选择性地在透明读信号再驱动/发送装置和同步读数据再驱动器/发送器装置之间进行切换；
其中同步读数据再驱动器/发送器和同步装置此外包括：
比特同步单元，所述比特同步单元被串联连接在串行读数据输入端子之后并且被配置用于对读数据的串行流进行采样并且使所述读数据的串行流与基准时钟信号比特同步；
偶数-奇数比特对准单元，所述偶数-奇数比特对准单元被串联连接在比特同步单元之后并且被配置用于缓冲通过比特同步单元被同步并且被采样的串行读数据信号并且与基准时钟信号同步地使串行读数据信号对准；
漂移补偿FIFO单元，所述漂移补偿FIFO单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的读数据信号的相位漂移；
第二开关装置，所述第二开关装置被插入在主读信号路径的漂移补偿FIFO单元、并串转换器单元和去加重FIR单元之间，并且被配置用于与基准时钟信号同步地在同步再驱动读数据信号和经并串转换的读数据信号之间进行切换并且将经并串转换的读数据信号插入到读数据信号流中；
去加重FIR单元；
主读信号路径的2:1串行化器；以及
第一开关装置。
24.根据权利要求23的高速接口电路，其中比特同步单元和偶数-奇数比特对准单元各自分别被配置用于将通过比特同步单元与来自串行读数据输入端子的串行读数据流同步的基准时钟信号与所提供的读数据信号中的每一个读数据信号一起提供给下一个连续单元。
25.根据权利要求23的高速接口电路，其中漂移补偿FIFO单元和并串转换器单元被布置成属于相同的时钟域。
26.根据权利要求1的高速接口电路，其中基准时钟信号的时钟速率从包括以下项的组中选择：存储系统时钟的时钟速率的1/2、存储系统时钟的时钟速率的1/3、存储系统时钟的时钟速率的1/4、以及等于存储系统时钟的时钟速率。
27.一种包括存储核心和高速接口电路的半导体存储器芯片，所述高速接口电路包括：
第一接口电路部分，所述第一接口电路部分可连接到写数据/命令和地址总线上并且包括：
串行输入端子，所述串行输入端子用于接收来自前一个相同存储器芯片的相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据/命令和地址信号的串行流，所述串行输入端子此外被连接到：
写数据/命令和地址再驱动器/再发送器路径，其被布置用于将写数据/命令和地址信号的串行流再驱动到所述写数据/命令和地址再驱动器/再发送器路径的串行输出端子，并且可连接到下一个相同存储器芯片的相应第一接口电路的串行输入端子上；以及
主写信号路径，所述主写信号路径被布置在串行输入端子和并行输出端子之间并且包括串并转换和同步装置，该串并转换和同步装置用于：对在串行输入端子处接收的写数据/命令和地址信号进行串并转换并且使其与基准时钟信号同步，并且将经串并转换的并且被同步的写数据/命令和地址信号传送到第一接口电路部分的并行输出端子，并且从第一接口电路的并行输出端子传送到存储核心；以及
第二接口电路部分，所述第二接口电路部分可连接到读数据总线上并且包括：
并行读数据输入端子，所述并行读数据输入端子被连接到存储核心上以接收来自存储核心的并行读数据；
串行读数据输入端子，所述串行读数据输入端子被连接以接收来自前一个相同存储器芯片的相应第二接口电路部分的串行读数据输出端子的串行读数据流，并且被布置用于通过读数据再驱动器/接收器路径将所接收的串行读数据流再驱动到第二接口电路部分的串行读数据输出端子；以及
主读信号路径，所述主读信号路径被连接在第二接口电路部分的并行读数据输入端子和串行读数据输出端子之间并且具有装置，该装置用于：将从存储核心读取的并且在主读信号路径的并行输入端子处接收的经并串转换的读数据插入到来自串行读数据输入端子的串行读数据流中，使串行读数据流与基准时钟信号同步并且将串行化的读数据流提供给串行读数据输出端子，所述串行读数据输出端子可利用读数据总线连接到下一个相同存储器芯片的相应第二接口电路部分的串行读数据输入端子上或者连接到存储控制器的串行读数据输入端子上；
其中第一和第二接口电路部分此外包括用于接收基准时钟信号的基准时钟接收端子。
28.根据权利要求27的半导体存储器芯片，其中存储核心包括动态RAM存储核心。
29.一种包括多个如权利要求27中所述的半导体存储器芯片的半导体存储系统，其中半导体存储器芯片以不同存储器行列级联的形式被布置在存储模块上，并且通过写数据/命令和地址总线以及读数据总线并且以点对点的方式连接到存储控制器上。
30.根据权利要求29的存储系统，其中半导体存储器芯片和写数据/命令和地址总线以及读数据总线以环前向结构被布置在存储模块上并且被连接到存储控制器上。
31.根据权利要求29的存储系统，其中半导体存储器芯片和写数据/命令和地址总线以及读数据总线以环回结构被布置在存储模块上并且被连接到存储控制器上。
32.根据权利要求29的存储系统，其中半导体存储器芯片和写数据/命令和地址总线以及读数据总线以环形结构被布置在存储模块上并且被连接到存储控制器上。
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