CN109213623A - 降低快闪储存介面中传收数据错误方法及装置 - Google Patents

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Abstract

本发明涉及一种降低快闪储存介面中传收的数据错误方法以及使用该方法的装置，由第一端的处理单元执行，包含下列步骤：持续监督从第二端接收的数据信号帧以及/或控制信号帧；以及当数据信号帧以及/或上述控制信号帧包含的讯息指出第二端的最底层检测到接收数据错误时，触发去加重设定调整。

Description

降低快闪储存介面中传收数据错误方法及装置
技术领域
本发明关联于一种快闪存储器，特别是一种降低快闪储存介面中传收数据错误方法以及使用该方法的装置。
背景技术
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，主装置(host)可于地址脚位上提供存取NOR快闪装置的任意地址，并即时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobesignal)顺序地敲出(clock out)内容，让主单元可逐位元组或字元组(words)存取数据。
快闪存储器装置通常包含装置端及储存单元，并且以快闪储存介面连接上主控端。随着快闪储存介面的数据传输速度越来越快，数据于传收时更容易发生错误。因此，需要一种方法以及使用该方法的装置，用以降低快闪储存介面中传收数据错误。
发明内容
本发明的实施例提出一种降低快闪储存介面中传收的数据错误方法，由第一端的处理单元执行，包含下列步骤：持续监督从第二端接收的数据信号帧以及/或控制信号帧(讯框)；以及当数据信号帧以及/或上述控制信号帧包含的讯息指出第二端的最底层检测到接收数据错误时，触发去加重设定调整。
本发明的实施例提出一种降低快闪储存介面中传收数据错误的装置，包含最底层及处理单元。最底层耦接于对应端，处理单元耦接于最底层。处理单元透过最底层持续监督从对应端接收的数据信号帧以及/或控制信号帧；以及当数据信号帧以及/或控制信号帧包含的资讯指出对应端的最底层检测到接收数据错误时，触发去加重设定调整。
附图说明
图1是依据本发明实施例的快闪存储器的系统架构示意图。
图2是依据本发明实施例的存取介面与储存单元的方块图。
图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。
图4是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。
图5是依据本发明实施例的控制及数据信号帧的分类树。
图6是显示依据本发明实施例的否定应答控制信号帧的数据结构。
图7是显示依据本发明实施例的包含覆写的否定应答控制信号帧的数据信号帧的数据结构。
图8是显示依据本发明实施例的PACP_GET_req信号帧的数据结构。
图9是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。
符号说明
110 计算装置；
130 主控端；
131 物理层；
133 物理转换层；
135 数据连接层；
137 处理单元；
150 装置端；
151 物理层；
153 物理转换层；
155 数据连接层；
157 处理单元；
170 存取介面；
170_0～170_j 存取子介面；
180 储存单元；
180_0_0～180_j_i 储存子单元；
310_0 数据线；
320_0_0～320_0_i 芯片致能控制信号；
S411～S457 方法步骤；
50 数据连接层信号帧；
51 数据信号帧；
511 第0通讯类别数据信号帧；
513 第1通讯类别数据信号帧；
53 控制信号帧；
533 否定应答控制信号帧；
61 RReq比特；
63 CCITT CRC-16校验码；
80 PACP_GET_req信号帧；
81 MIBattribute栏位。
具体实施方式
以下说明为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。
必须了解的是，使用于本说明书中的”包含”、”包括”等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。
于权利要求中使用如”第一”、"第二"、"第三"等词用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构包含装置端150，并透过通用快闪储存(UFS,Universal Flash Storage)介面与主控端130沟通。UFS是个快闪储存规范，用以达成较高的数据传输速度及更可靠的快闪记忆储存，并且不需要因为快闪储存单元的类型不同而配置不同的转换器。快闪存储器可配备于数位相机、行动电话、消费性电子设备等之中。UFS介面可运行于脉波宽度调制档(PWM,Pulse-Width Modulation gear)及高速档(HS,High-Speed gear)。脉波宽度调制档可为0.5Gbps(Gigabits per second)或更低速，而高速档可为1.4Gbps或更高速。脉波宽度调制档可称为低速档。例如，表1列举UFS规范所定义不同高速档(HS-GEARs)的数据速率：
表1
例如，高速档HS-G1的A级速率为1248Mbps，而高速档HS-G1的B级速率为1248Mbps，高速档HS-G2的A级速率为2496Mbps，而高速档HS-G2的B级速率为2915.2Mbps，依此类推。表2列举UFS规范所定义不同脉波宽度调制档(PWM-GEARs)的数据速率：
表2
脉波宽度调制档 最低速率(Mbps) 最高速率(Mbps)
PWM-G0 0.01 3
PWM-G1 3 9
PWM-G2 6 18
PWM-G3 12 36
PWM-G4 24 72
PWM-G5 48 144
PWM-G6 96 288
PWM-G7 192 576
低速档PWM-G0的数据速率介于0.01至3Mbps之间，低速档PWM-G1的数据速率介于3至9Mbps之间，低速档PWM-G2的数据速率介于6至18Mbps之间，依此类推。
快闪存储器更包含储存单元180，并且装置端150使用存取介面170与储存单元180沟通，可采用双倍数据率(double data rate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDR toggle)或其他介面。装置端150的处理单元157透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，装置端150的处理单元157透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。存取介面170使用数个电子信号来协调装置端150的处理单元与储存单元180间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(controlsignal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable,CE)、地址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(write enable,WE)等控制信号。
储存单元180可包含多个储存子单元，每一个储存子单元实施于一个晶粒(die)上，各自使用关联的存取子介面与处理单元157进行沟通。图2是依据本发明实施例的存取介面与储存单元的方块图。快闪存储器可包含j+1个存取子介面170_0至170_j，存取子介面又可称为通道(channel)，每一个存取子介面连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子介面。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器一共拥有16个储存单元180_0_0至180_j_i。处理单元157可驱动存取子介面170_0至170_j中之一者，从指定的储存子单元读取数据。每个储存子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子介面致能此储存子单元的芯片致能控制信号。图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。处理单元157可透过存取子介面170_0使用独立的芯片致能控制信号320_0_0至320_0_i来从连接的储存子单元180_0_0至180_0_i中选择出其中一者，接着，透过共享的数据线310_0从选择出的储存子单元的指定位置读取数据。
主控端130的处理单元137可使用存取介面120透过指定通讯协定与计算装置110进行沟通，例如，通用串行总线(universal serial bus,USB)、先进技术附着(advancedtechnology attachment,ATA)、序列先进技术附着(serial advanced technologyattachment,SATA)、快速周边元件互联(peripheral component interconnect express,PCI-E)或其他介面。
主控端130及装置端150各自包含UFS互联层(UIC,UFS InterConnect layer)。UFS互联层是UFS分层架构的最底层，管理主控端130及装置端150间的连接。主控端130的UFS互联层可包含物理层(PHY,L1layer)131、物理转换层(physical adapter,L1.5layer)133及数据连接层(data link,L2layer)135。装置端150的UFS互联层可包含物理层151、物理转换层153及数据连接层155。物理层131及151的之每一者可包含差动输出对，如图1的TXP及TXN，用以传送数据至对应端，以及差动输入对，如图1的RXP及RXN，用以从对应端接收数据。例如，主控端130的物理层131可透过差动输出对传送数据至装置端150，以及透过差动输入对从装置端150接收数据。反面来说，装置端150的物理层131可透过差动输出对传送数据至主控端130，以及透过差动输入对从主控端130接收数据。
当主控端130及装置端150运行在高速档时，可能因多重反射的现象发生符元干扰(ISI,Intersymbol Interference)。主控端130及装置端150中的任一者(亦可称为传送端)运行在高速档时，可透过其最底层(例如，UFS互联层)持续监督从对应端接收的数据信号帧以及/或控制信号帧，并且，当数据信号帧以及/或控制信号帧包含的资讯指出对应端的最底层(例如，UFS互联层)运行于高速档时检测到接收数据错误时，触发去加重(de-emphasis)设定调整，用以降低多重反射的现象。例如，主控端130可持续监督从装置端150接收的数据信号帧以及/或控制信号帧，并且，当数据信号帧以及/或控制信号帧指出装置端150的最底层运行于高速档时检测到接收数据错误时，触发去加重设定调整，反之亦然。预设条件指对应端的UFS互联层运行于高速档时检测到接收数据错误。去加重(de-emphasis)设定可调整为0dB、3.5dB或6dB。图4是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。此方法由处理单元137或157于载入并执行特定微码或软体指令时实施。去加重可使用硬体电路实施于传送端的实体层之中，降低高频的量值以对应其他频率的量值，藉由最小化如衰减差异(attenuation differences)或记录介质过饱和(saturation of recording media)等情况的负面影响来提升整体信噪比(signal-to-noise ratio)。此方法可实施于主控端130的处理单元137或装置端150的处理单元157，统称为传送端的处理单元。传送端的处理单元可为通用处理器(general-purposeprocessor)、微控制器(microcontroller)、微控制器单元(MCU,microcontroller unit)等。当传送端的处理单元从传送端的非挥发性存储器(non-volatile memory)载入并执行相关韧体时实施去加重设定调整方法。传送端的处理单元可持续监督透过差动输入对从另一端(或可称为对应端或接收端)接收的数据信号帧(data frames)或控制信号帧(controlframes)，并且判断是否接收到相应于之前传送数据的数据连接层的否定应答控制信号帧(NAC,negative acknowledgement control frame)(步骤S411)。图5是依据本发明实施例的控制及数据信号帧的分类树。数据连接层信号帧50包含二类：数据信号帧(TCx)51及控制信号帧53。数据信号帧51还可分为二类：第0通讯类别数据信号帧(TC0,Trraffic Class0Data Frames)；及第1通讯类别数据信号帧(TC1,Trraffic Class 0Data Frames)。控制信号帧家族53包含可被传送端的逻辑(硬体电路)辨识或解析的否定应答控制信号帧533。当对应端于任何信号帧中检测到错误或接收到具有错误的信号帧序号(FSN,Frame SequenceNumber)的数据信号帧时，传送否定应答控制信号帧533给传送端。图6是显示依据本发明实施例的否定应答控制信号帧的数据结构。否定应答控制信号帧533的长度为2个符号(symbols)，而每个符号为16比特。否定应答控制信号帧533包含RReq比特(第0个符号的第0比特)，用以请求传送端重新初始其物理层中的传送部分。否定应答控制信号帧533可使用CCITT CRC-16校验码63保护(第1个符号)。图7是显示依据本发明实施例的包含覆写的否定应答控制信号帧的数据信号帧的数据结构。于另一些实施例中，否定应答控制信号帧533可覆写多份DL_SDU位元组中之一者而乘载于数据信号帧511或513中。
由于对应端检测到先前传送的数据有错误的原因不一定是因为UFS互联层运行于高速档而造成，所以需要进一步检查，避免进行没有用的去加重设定调整。参考图4。当接收到相应于之前传送数据的数据连接层的否定应答控制信号帧(NAC,negativeacknowledgement control frame)(步骤S411中”是”的路径)，传送端的处理单元发送请求给对应端，用以请求关联于否定应答控制信号帧的可能原因，并且从对应端接收回复(response)(步骤S413)。此请求可为UFS规范中定义的PACP_GET_req。图8是显示依据本发明实施例的PACP_GET_req信号帧的数据结构。PACP_GET_req信号帧80包含MIBattribute栏位(第2个符号)81，定义欲存取对应端中的哪些属性(Attributes)。请求中的MIBattribute栏位定义欲存取对应端中的错误码。回复中可包含错误码，指出对应端于数据连接层中发生的错误事件的错误类型。于一些实施例中，错误码可乘载于DL_LM_SAP状态基元(statusprimitive)中的DLErrorCode列举(Enumeration)。表1列出DL_LM_SAP状态基元的参数范例：
表1
例如，错误码DLErrorCode＝5指示对应端的物理转换层于接收数据时发生循环冗余校验(CRC,Cyclic Redundancy Check)错误。错误码DLErrorCode＝13指示对应端的物理层于接收数据时发生符号错误。
参考图4。当从对应端接收回复后(步骤S413)，传送端的处理单元判断对应端的最底层是否发生循环冗余校验错误或符号错误(步骤S431)。由于对应端发生的错误可能只是偶然发生，因此传送端的处理单元可维护比特错误率计数器(BER,Bit Error Ratecounter)，初始为1，用以记录对应端发生循环冗余校验错误或符号错误的次数，并且于检测到对应端发生循环冗余校验错误或符号错误至少二次之后再进行去加重设定调整。当对应端发生循环冗余校验错误或符号错误时(步骤S431中”是”的路径)，传送端的处理单元更判断比特错误率计数器的值是否到达或高于预设阀值(例如，2至10间的任意整数)(步骤S433)。当比特错误率计数器的值低于预设阀值时(步骤S433中”否”的路径)，比特错误率计数器的值加1(步骤S451)，并进行下一次否定应答控制信号帧的判断(步骤S411)。当比特错误率计数器的值到达或高于预设阀值时(步骤S433中”是”的路径)，传送端的处理单元调整传送端中实体层的去加重设定，用以让后续数据信号帧以新的去加重设定进行传送(步骤S435、S437、S453、S455及S457)。详细的去加重设定调整，描述如下：当传送端的实体层的目前去加重设定处于第一水平(步骤S435中”是”的路径)，传送端的处理单元驱动传送端的实体层，用以调整去加重设定至第二水平(步骤S453)。当传送端的实体层的目前去加重设定处于第二水平(步骤S435中”否”的路径接着步骤S437中”是”的路径)，传送端的处理单元驱动传送端的实体层，用以调整去加重设定至第三水平(步骤S455)。当传送端的实体层的目前去加重设定处于第三水平(步骤S435中”否”的路径接着步骤S437中”否”的路径)，传送端的处理单元驱动传送端的实体层，用以调整去加重设定至第一水平(步骤S455)。其中，第一水平低于第二水平，及第二水平低于第三水平。于一些实施例中，第一水平为0dB，第二水平为3.5dB，及第三水平为6dB。于此须注意的是，传送端的实体层的去加重设定处于较高水平时所传送数据的高频量值的降低程度大于传送端的实体层的去加重设定处于较低水平时。于此另须注意的是，当目前传送端的实体层的目前去加重设定处于第三水平时，传送端的实体层的去加重设定无须再进一步调整，反而需要调整去加重以外的参数来提升于高速档时的传输可靠性。于此须注意的是，步骤S453、S455及S457中之每一者于执行时更将比特错误率计数器的值重设为1。
图9是依据本发明实施例的运行于高速档时的去加重设定调整方法的流程图。整体而言，图9的流程相较于图4的流程省略了比特错误率计数器的维护，也就是说，缺少了步骤S433及步骤S451。详细来说，当从对应端接收到相应于之前传送数据的数据连接层的否定应答控制信号帧，及检测到对应端发生循环冗余校验错误或符号错误时(步骤S411中”是”的路径接着步骤S431中”是”的路径)，传送端的处理单元调整传送端中实体层的去加重设定，用以让后续数据信号帧以新的去加重设定进行传送(步骤S435、S437、S453、S455及S457)。
虽然图1至3中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图4及图9的流程图采用指定的顺序来执行，但是在不违反发明精神的情况下，熟悉本技术领域者可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，熟悉本技术领域者亦可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明亦不因此而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用以限缩本发明。相反地，此发明涵盖了熟悉本技术领域者显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (20)

1.一种降低快闪储存介面中传收数据错误方法，由一第一端的处理单元执行，包含：
持续监督从一第二端接收的一数据信号帧以及/或一控制信号帧；以及
当上述数据信号帧以及/或上述控制信号帧包含的资讯指出上述第二端的一最底层检测到接收数据错误时，触发一去加重设定调整。
2.如权利要求1所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述第一端及上述第二端透过一通用快闪储存介面互相沟通。
3.如权利要求2所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述最底层为一通用快闪储存互联层，上述通用快闪储存互联层包含一物理层及一物理转换层，上述方法包含：
当检测到上述第二端回复的一错误码指出上述第二端的上述物理转换层于接收数据时发生循环冗余校验错误，或上述第二端的上述物理层于接收数据时发生符号错误时，触发上述去加重设定调整。
4.如权利要求3所述的降低快闪储存介面中传收数据错误方法，其特征在于，包含：
当接收到相应于之前传送数据的一数据连接层的一否定应答控制信号帧时，发送一请求给上述第二端，用以请求关联于上述否定应答控制信号帧的原因；以及
从上述第二端接收一回复，其中上述回复包含上述错误码。
5.如权利要求2所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述通用快闪储存介面运行于1.4Gbps或更高速。
6.如权利要求第2所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述最底层为一通用快闪储存互联层，上述通用快闪储存互联层包含一物理层及一物理转换层，上述处理单元维护一比特错误率计数器，用以记录上述第二端的上述物理层及上述物理转换层于接收数据时发生错误的次数，上述方法包含：
当检测到上述第二端回复的一错误码指出上述第二端的上述物理转换层于接收数据时发生循环冗余校验错误，或上述第二端的上述物理层于接收数据时发生符号错误时，判断上述比特错误率计数器的一值是否到达或高于一阀值；
当上述比特错误率计数器的上述值到达或高于上述阀值时，触发上述去加重设定调整。
7.如权利要求6所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述阀值为2至10间的任意整数。
8.如权利要求1所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述去加重设定调整包含：
当上述第一端的一实体层的一去加重设定处于一第一水平时，驱动上述第一端的上述实体层，用以调整上述去加重设定至一第二水平；
当上述第一端的上述实体层的上述去加重设定处于上述第二水平时，驱动上述第一端的上述实体层，用以调整上述去加重设定至一第三水平；以及
当上述第一端的上述实体层的上述去加重设定处于上述第三水平时，驱动上述第一端的上述实体层，用以调整上述去加重设定至上述第一水平；
其中，上述第一水平低于上述第二水平，上述第二水平低于上述第三水平。
9.如权利要求8所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述第一水平为0dB，上述第二水平为3.5dB，及上述第三水平为6dB。
10.如权利要求8所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述第一端的上述实体层的上述去加重设定处于较高水平所传送数据的高频量值的降低程度大于上述第一端的上述实体层的上述去加重设定处于较低水平时。
11.一种降低快闪储存介面中传收数据错误装置，包含：
一最底层，耦接于一对应端；以及
一处理单元，耦接于上述最底层，透过上述最底层持续监督从上述对应端接收的一数据信号帧以及/或一控制信号帧；以及当上述数据信号帧以及/或上述控制信号帧包含的资讯指出上述对应端的一最底层检测到接收数据错误时，触发一去加重设定调整。
12.如权利要求11所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述装置及上述对应端透过一通用快闪储存介面互相沟通。
13.如权利要求12所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述最底层为一通用快闪储存互联层，上述通用快闪储存互联层包含一物理层及一物理转换层，以及上述处理单元当检测到上述对应端回复的一错误码指出上述对应端的上述物理转换层于接收数据时发生循环冗余校验错误，或上述对应端的上述物理层于接收数据时发生符号错误时，触发上述去加重设定调整。
14.如权利要求13所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述处理单元当接收到相应于之前传送数据的一数据连接层的一否定应答控制信号帧时，发送一请求给上述第二端，用以请求关联于上述否定应答控制信号帧的原因；以及从上述第二端接收一回复，其中上述回复包含上述错误码。
15.如权利要求12所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述通用快闪储存介面运行于1.4Gbps或更高速。
16.如权利要求12所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述最底层为一通用快闪储存互联层，上述通用快闪储存互联层包含一物理层及一物理转换层，上述处理单元维护一比特错误率计数器，用以记录上述对应端的上述物理层及上述物理转换层于接收数据时发生错误的次数，以及，上述处理单元当检测到上述对应端回复的一错误码指出上述对应端的上述物理转换层于接收数据时发生循环冗余校验错误，或上述对应端的上述物理层于接收数据时发生符号错误时，判断上述比特错误率计数器的一值是否到达或高于一阀值；以及当上述比特错误率计数器的上述值到达或高于上述阀值时，触发上述去加重设定调整。
17.如权利要求16所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述阀值为2至10间的任意整数。
18.如权利要求11所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述去加重设定调整包含：
当上述装置的上述最底层的一实体层的一去加重设定处于一第一水平时，上述处理单元驱动上述装置的上述最底层的上述实体层，用以调整上述去加重设定至一第二水平；
当上述装置的上述最底层的上述实体层的上述去加重设定处于上述第二水平时，上述处理单元驱动上述装置的上述最底层的上述实体层，用以调整上述去加重设定至一第三水平；以及
当上述装置的上述最底层的上述实体层的上述去加重设定处于上述第三水平时，上述处理单元驱动上述装置的上述最底层的上述实体层，用以调整上述去加重设定至上述第一水平；
其中，上述第一水平低于上述第二水平，上述第二水平低于上述第三水平。
19.如权利要求18所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述第一水平为0dB，上述第二水平为3.5dB，及上述第三水平为6dB。
20.如权利要求18所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述装置的上述最底层的上述实体层的上述去加重设定处于较高水平所传送数据的高频量值的降低程度大于上述装置的上述最底层的上述实体层的上述去加重设定处于较低水平时。
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