DE102006025957A1 - Hochgeschwindigkeits-Schnittstellenschaltung für Halbleiterspeicherchips und Speichersystem mit Halbleiterspeicherchips - Google Patents

Hochgeschwindigkeits-Schnittstellenschaltung für Halbleiterspeicherchips und Speichersystem mit Halbleiterspeicherchips Download PDF

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Abstract

Eine Hochgeschwindigkeitsschnittstellenschaltung ist in einem Halbleiterspeicherchip (M1, M2, M3, M4) integriert, welches einen Speicherkern, einen ersten Schnittstellenschaltungsabschnitt (l1) und einen zweiten Schnittstellenschaltungsabschnitt l2) aufweist. Der erste Schnittstellenschaltungsabschnitt ist mit einem Schreibdaten-/Befehls- und Adresssignalbus (WR_eCA) verbindbar, enthält einen Schreibdaten-/Befehls- und Adressweiterübertragungs/Sendeweg (der transparent sein kann) und der keinerlei Taktsignalsynchronisationsschaltungen enthält und einen Hauptschreibsignalweg einschließlich einer Seriell/Parallel-Wandler- und -Synchronisationsvorrichtung zur Synchronisation der empfangenen Schreibdaten-/Befehls- und Adresssignale mit einem Referenztaktsignal und zur Zufuhr der parallel gewandelten Schreibsignale zum Speicherkern. Der zweite Schnittstellenschaltungsabschnitt (l2) ist mit einem Lesedatenbus (RD) verbindbar und enthält einen transparenten Lesedatenweiterübertragungs/Sendeweg zum Senden und Weiterübertragen empfangener serieller Lesedaten zu einem nachfolgenden Halbleiterchip sowie einen Hauptlesesignalweg, um die aus dem Speicherkern gelesenen und parallel/seriell gewandelten Lesedaten in den empfangenen seriellen Lesedatenstrom einzufügen, die prallel/seriell gewandelten Lesedaten mit dem Referenztaktsignal zu synchronisieren und den serialisierten Lesedatenstrom einem seriellen Lesedateneingangsanschluss eines entsprechenden zweiten ...

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft eine Hochgeschwindigkeitsschnittstellenschaltung, einen dieselbe enthaltenden Halbleiterspeicherchip und ein Speichersystem, das derartige Halbleiterspeicherchips enthält.
  • HINTERGRUND
  • Kürzlich erfolgte Entwicklungen schneller Halbleiterspeicher führen zu sehr hohen Signalübertragungsgeschwindigkeiten, z.B. bis zu 7 Gbit/s. Diese hohen Signalübertragungsgeschwindigkeiten erfordern sorgfältige Entwurtsüberlegungen hinsichtlich der Realisierung einer geeigneten Topologie und eines geeigneten Entwurfs der Interfaceschaltungen, so dass diese hohen Signalübertragungsraten realisiert werden können.
  • Bei künftigen Speichersystemgenerationen werden die Speicherchips in Form einer Chipkaskade oder einer Chipkette angeordnet, wodurch man die erreichbare Speicherdichte erhöhen möchte. Für diese Verkettung der Speicherchips sind Hochgeschwindigkeitsschnittstellenschaltungen erforderlich, die eine Repeater-(Weiterübertragungs)-Funktion enthalten.
  • Die beiliegenden 1A bis 1D zeigen jeweils Blockdiagramme unterschiedlicher Architekturen der Anordnung von Halbleiterspeicherchips. 1A stellt eine Vorwärtsschleifenarchitektur beispielsweise von vier Halbleiterspeicherchips M1, M2, M3 und M4 auf einem Speichermodul MMOD dar, wobei dem Speicherchip M1 der Rank 1 (Rang), dem Speicherchip M2 der Rank 2, dem Speicherchip M3 der Rank 3 und dem Speicherchip M4 der Rank 4 verliehen ist. Schreib-/Befehls- und Adresssignale WR/eCA werden durch einen Schreibsignal-/Befehls- und Adresssignalbus von einer Speichersteuereinheit C an den ersten Speicherchip M1, von diesem zu einem oder mehreren der nachfolgenden Speicherchips M2, M3 und M4 übertragen, und die Lesedaten RD werden separat durch einen Lesedatenbus von einem oder mehreren der Speicherchips M1 bis M4 an die Speichersteuereinheit C übertragen.
  • 1B zeigt eine weitere Möglichkeit der Anordnung einer Kette aus Speicherchips M1 bis M4 auf dem Speichermodul MMOD in Form einer gemeinsam genutzten Schleife für die Schreibdaten-/Befehls- und Adresssignale WR/eCA und die Lesedatensignale RD.
  • Die beiden in den 1A und 1B gezeigten Architekturen haben folgende gemeinsame Eigenschaften:
    die Struktur passt die Ausbreitungszeit für WR/eCA und RD an;
    die Summe der Ausbreitungszeiten ist für jeden Speicherrank konstant;
    die Lesedaten RD jedes Speicherranks werden bei ihrer Entstehen eingefügt;
    der Systemabgleich ist ganz einfach.
  • 1C zeigt eine andere Architektur, bei der vier Halbleiterspeicherchips M1 bis M4, die auf einem Speichermodul MMOD angebracht sind, in einer Rückwärtsschleifenarchitektur angeordnet sind, bei der die Schreibdaten-/Befehls- und Adresssignale WR/eCA durch einen Schreibdaten-/Befehls- und Adresssignalbus an einen oder mehrere der vier Speicherchips M1 bis M4 in einer Richtung (von der Speichersteuereinheit C nach rechts) und die Lesedaten RD von einem oder mehreren der vier Speicherchips M1 bis M4 zur Speichersteuereinheit C in der umgekehrten Richtung (d.h. von rechts nach links in 1C) übertragen werden.
  • Eine weitere mögliche Topologie, nämlich eine Sterntopologie, ist in 1D gezeigt. Ein erster Speicherchip M1* auf dem Speichermodul MMOD ist ein zweckbestimmter Masterspeicherchip und hat eine Weiterübertragungsfunktion (Re-Drive-Funktion) für die Schreibdaten-/Befehls- und Adresssignale WR/eCA auf einem Schreibdaten-/Befehls- und Adressbus zu den anderen Speicherchips M2 bis M4 auf dem Speichermodul, welche mit dem Masterspeicherchip M1* in einer Sterntopologie verbunden sind. Der Masterspeicherchip M1* muss eine Re-Drive-Funktion für die von einem oder mehreren der Speicherchips M2 bis M4 gesendeten Lesedaten RD für die Übertragung derselben zur Speichersteuereinheit C haben.
  • Die grundlegenden Eigenschaften beider Topologien, nämlich der in 1B gezeigten Rückwärtsschleifenarchitektur und der in 1D gezeigten Sterntopologie sind: die Gesamtausbreitungszeit für die Schreibdaten-/Befehls- und Adresssignale und für die Lesedaten ist für jeden Speicherrank unterschiedlich; das Einfügen der Lesedaten ist kompliziert, die Gesamtverzögerung hängt von PVT ab und der Abgleich des Systems ist schwierig.
  • 2 zeigt mehr Einzelheiten eines Speichermoduls MMOD, auf dem vier Speicherchips M1, M2, M3 und M4 angebracht sind, denen jeweils Rank 1, Rank 2, Rank 3 und Rank 4 zugeordnet sind. Die Speicherchips M1 bis M4 sind in Vorwärtsschleifenarchitektur angeordnet und mit einer (nicht gezeigten) Speichersteuereinheit C verbindbar. 2 zeigt schematisch, dass jeder Speicherchip M1 bis M4 einen ersten Schnittstellenschaltungsabschnitt I1 zum Empfangen und Senden von Schreibdaten-/Befehls- und Adresssignalen von der Speichersteuereinheit C durch einen Schreibdaten-/Befehls- und Adressbus zu einem oder mehreren der Speicherchips M1 bis M4 enthält, und jeder erste Schnittstellenschaltungsabschnitt I1 enthält einen transparenten Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg. Jeder Speicherchip M1 bis M4 enthält außerdem einen zweiten Schnittstellenschaltungsabschnitt I2, der mit einem Lesedatenbus RD zur Übertragung von Lesedatensignalen von einem oder mehreren der Speicherchips M1 bis M4 zur Speichersteuereinheit C verbunden ist. Außerdem enthält der zweite Schnittstellenschaltungsabschnitt I2 einen transparenten Lesedatenweiterübertragungs/Sendeweg. 2 zeigt ferner einen Taktsignalbus CLK zum Empfang, beispielsweise von der Speichersteuereinheit, eines Taktsignals CLK (Referenztakt) und zur Übertragung desselben zu einem Speicherkern MCORE jedes Speicherchips M1 bis M4 und von jedem Speicherchip M1, M2, M3 zu dem jeweils nächsten benachbarten Speicherchip.
  • Wie oben für die in 1A gezeigte Vorwärtsschleifenarchitektur erwähnt wurde, wird die Ausbreitungszeit der Schreibdaten-/Befehls- und Adresssignale WR/eCA und der Lesedatensignale durch die Struktur bestimmt, die Summe der Ausbreitungszeiten ist für jeden Speicherrank konstant, die Lesedaten jedes Speicherranks fügen sich am Ort ihres Enstehens ein, und der Abgleich des Systems ist ganz einfach. Das Blockdiagramm der 2 zeigt außerdem, dass der transparente Signalweg für die Schreibdaten-/Befehls- und Adresssignale WR/eCA und die Lesedaten RD jeweils für die Speichersteuereinheit C vollständig transparent ist. Außerdem kann die Speichersteuereinheit irgendeine Platzierung eines Speicherchips auf der Leitung nicht lokalisieren, und jeder Rank ist zeitlich vollkommen gleichgestellt.
  • Für einen Systementwurf eines Speichermoduls, wie es in 2 gezeigt ist, sind folgende Ziele zu beachten: dieselbe Ausbreitungsrichtung, die gleiche Ausbreitungsverzögerung für jeden Rank, die gleiche Latenzzeit für jeden Rank, kein funktionaler Grund für die Kollision von Lesedaten; und außerdem sollte der zeitliche Abgleich an der Speichersteuereinheit C einfach sein.
    •
  • KURZFASSUNG
  • Eine Aufgabe der Erfindung ist es, eine Hochgeschwindigkeitsschnittstellenschaltung anzugeben, die eine Signalwiederhol/Weiterübertragungsfunktion hat und in Halbleiterspeicherchips realisiert werden kann, die unterschiedliche Architekturen ihrer Anordnung und Kaskadenverbindung auf einem Speichermodul haben, einschließlich beispielsweise einer in den 1A und 2 gezeigten Vorwärtsschleifenarchitektur und einer in 1C gezeigten Rückwärtsschleifenarchitektur.
  • Diese und weitere Aufgaben werden in Übereinstimmung mit der Erfindung dadurch gelöst, dass eine in einem einen Speicherkern enthaltenden Speicherchip realisierte Hochgeschwindigkeitsschnittstellenschaltung angegeben wird, die aufweist:
    einen ersten Schnittstellenschaltungsabschnitt, der an einen Schreibdaten-/Befehls- und Adressbus anschließbar ist und enthält:
    einen seriellen Eingangsanschluss zum Empfang eines seriellen Stroms von Schreibdaten-/Befehls- und Adresssignal von einem seriellen Ausgangsanschluss eines entsprechenden ersten Schnittstellenschaltungsabschnitts eines vorangehenden gleichen Speicherchips oder von einem seriellen Ausgangsanschluss einer Speichersteuereinheit, wobei der serielle Eingangsanschluss weiterhin verbunden ist mit:
    einem Weiterübertragungs/-Sendeweg für Schreibdaten-/Befehls- und Adresssignale, der zur Weiterübertragung des seriellen Stroms der Schreibdaten-/Befehls- und Adresssignale zu einem seriellen Ausgangsanschluss der Schreibdaten-/Befehls- und Adresssignal Weiterübertragung/-Sendeweg angeordnet und mit einem seriellen Eingangsanschluss einer entsprechenden ersten Schnittstellenschaltung eines nächsten gleichartigen Speicherchips verbindbar ist; und
    einem Hauptschreibsignalweg, der zwischen dem seriellen Eingangsanschluss und einem parallelen Ausgangsanschluss angeordnet ist und der Serien-Parallel-Wandlungs- und Synchronisationsmittel für eine Serien-Parallel-Wandlung und -Synchronisation der an dem seriellen Eingangsanschluss empfangenen Schreibdaten-/Befehls- und Adresssignale mit einem Referenztaktsignal und zur Zufuhr der Serien-Parallel gewandelten und synchronisierten Schreibdaten-/Befehls- und Adresssignale an den parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts und von dem parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts zum Speicherkern enthält; und
    einen zweiten Schnittstellenschaltungsabschnitt, der mit einem Lesedatenbus verbindbar ist und enthält:
    einen mit dem Speicherkern verbundenen parallelen Lesedateneingangsanschluss zum Empfangen von parallelen Lesedaten vom Speicherkern;
    einen seriellen Lesedateneingangsanschluss, der für den Empfang eines seriellen Lesedatenstroms von einem seriellen Lesedatenausgangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitt eines vorangehenden gleichartigen Speicherchips verbunden und dazu angeordnet ist, den empfangenen seriellen Lesedatenstrom durch einen Lesedatenweiterübertragungs/Empfängerweg zu einem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts weiter zu übertragen; und
    einen Hauptlesesignalweg, der zwischen dem parallelen Lesedateneingangsanschluss und dem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts verbunden ist und Mittel hat, um die aus dem Speicherkern ausgelesenen und an einem parallelen Eingangsanschluss des Hauptlesesignalwegs empfangenen parallel-seriell gewandelten Lesedaten in einen seriellen Lesedatenstrom von dem seriellen Lesedateneingangsanschluss einzufügen, den seriellen Lesedatenstrom mit einem Referenztaktsignal zu synchronisieren und den seriellen Lesedatenstrom dem seriellen Lesedatenausgangsanschluss zur Verfügung zu stellen, der über den Lesedatenbus an einen seriellen Lesedateneingangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitts eines nächsten gleichartigen Speicherchips oder an einen seriellen Lesedateneingangsanschluss der Speichersteuereinheit angeschlossen ist;
    wobei der erste und zweite Schnittstellenschaltungsabschnitt außerdem einen Referenztaktempfangsanschluss für den Empfang des Referenztaktsignals enthält.
  • Die obige Hochgeschwindigkeitsschnittstellenschaltung kann in einem in einer Vorwärtsschleifenarchitektur oder Rückwärtsschleifenarchitektur realisiert werde, z.B. wie die oben beschriebenen und in den 1A, 1C und 2 gezeigten Architekturen Speichersysteme. Wenn die obige Hochgeschwindigkeitsschnittstellenschaltung in Halbleiterspeicherchips eines in einer Vorwärtsschleifenarchitektur angeordneten Speichersystems realisiert ist, liegt der Vorteil dieser Erfindung darin, dass die Summe der Latenzzeiten der Lesesignale sowie der Schreibdaten-/Befehls- und Adresssignale für jeden Speicherchip unabhängig von seinem jeweiligen Rank ist. Außerdem ist die Steuerprozedur der Speichersteuereinheit vereinfacht.
  • Wenn jedoch die erfindungsgemäße Hochgeschwindigkeitsschnittstellenschaltung in Halbleiterspeicherchips eines in einer Rückwärtsschleifenarchitektur angeordneten Speichersystems realisiert ist, sind die Latenzzeiten des Lese- und Schreibsignalwegs für jeden Speicherchip unterschiedlich.
  • Die erfindungsgemäße Hochgeschwindigkeitsschnittstellenschaltung kann prinzipiell mit einem „Full-Speed"-Takt, einem Halbratentakt, einem Drittelratentakt oder einem Viertelratentakt betrieben werden. Die zuletzt genannten Bezeichnungen „Full-Speed", Halbrate, Drittelrate und Viertelrate bezieht sich auf die Taktfrequenz eines Referenztakts und dessen Beziehung zu einem Systemgrundtakt.
  • Bevorzugt enthält die Hochgeschwindigkeitsschnittstellenschaltung in dem Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg des ersten Schnittstellenschaltungsabschnitts einen transparenten Schreibsignal weiterübertragungs/Sendevorrichtung, die keine Taktsignalsynchronisationsschaltung enthält. Weiterhin enthält die Hochgeschwindigkeitsschnittstellenschaltung bevorzugt in dem Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts eine transparente Lesesignalweiterübertragungs/Sendevorrichtung, die keine Taktsignalsynchronisationsschaltung enthält.
  • Des Weiteren enthält die Hochgeschwindigkeitsschnittstellenschaltung bevorzugt in dem Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/-Sendeweg des ersten Schnittstellenschaltungsabschnitts synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationsmittel zur Synchronisation der weiterübertragenen Schreibdaten-/Befehls- und Adresssignale mit dem Referenztaktsignal. Außerdem enthält die Hochgeschwindigkeitsschnittstellenschaltung auch in dem Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts synchronisierte Lesesignalweiterübertragungs/Sende- und Synchronisationsmittel zur Synchronisation der weiterübertragenen Lesesignale mit dem Referenztaktsignal.
  • In einem Ausführungsbeispiel enthält der erste Schnittstellenschaltungsabschnitt sowohl den Schreibdaten-/Befehls- und Adresssignalweiterübertragungs-/Sendeweg als auch eine erste Schaltvorrichtung, die in dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom vor dem seriellen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts angeordnet ist, wobei die erste Schaltvorrichtung wahlweise zwischen den transparenten und den synchronisierten Schreibsignalweiterübertragungs/Sendemitteln umschaltet und durch ein äußeres Steuersignal von der Speichersteuereinheit oder durch ein in dem Protokoll des Schreibdaten-/Befehls- und Adresssignalstroms enthaltene Steuersignal gesteuert wird.
  • Weiterhin enthält der zweite Schnittstellenschaltungsabschnitt in dem Lesedatenweiterübertragungs/Sendeweg sowohl die transparenten Lesesignalweiterübertragungs/Sendemittel als auch die synchronisierten Lesesignalweiterübertragungs/Sende- und Synchronisationsmittel, wobei die erste Schaltvorrichtung vor dem seriellen Ausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts angeordnet ist und wahlweise zwischen den transparenten und den synchronisierten Lesesignalweiterübertragungs/Sendemitteln gesteuert durch ein im Protokoll des Schreibdaten-/Befehls- und Adresssignalstroms oder durch ein äußeres Signal von der Speichersteuereinheit umschaltet.
  • In einem weiteren Ausführungsbeispiel enthält die Hochgeschwindigkeitsschnittstellenschaltung in dem ersten Schnittstellenschaltungsabschnitt:
    eine Bitsynchronisationseinheit, die nach dem seriellen Eingangsanschluss zur Abtastung und Bitsynchronisation des seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen in Übereinstimmung mit dem Referenzsignal angeordnet ist;
    eine Ausrichteinheit für geradzahlige/ungeradzahlige Bits, die nach der Bitsynchronisationseinheit angeschlossen und so gestaltet ist, dass sie die durch die Bitsynchronisationseinheit synchronisierten und abgetasteten seriellen Schreibdaten-/Befehls- und Adresssignale puffert und die abgetasteten geradzahligen und ungeradzahligen Signale synchron mit dem Referenztaktsignal ausrichtet;
    eine seriell nach der Ausrichteinheit für geradzahlig-ungeradzahlige Bits angeschlossene Seriell/Parallel-Wandlereinheit, die so gestaltet ist, dass sie die durch die Bitausrichteinheit für geradzahlige/ungeradzahlige Bits gepufferten und ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignale in einen parallelen Datenstrom mit beliebiger Datenbreite umwandelt; und
    ein nach der Seriell/Parallel-Wandlereinheit am parallelen Ausgangsanschluss angeordnete Datenzufuhr-FIFO-Einheit, die so gestaltet ist, dass sie den parallelen Datenstrom dem Speicherkern synchron mit der internen Taktrate des Speicherkerns zuführt und verschiedene Datenversätze und -drifts in diesem parallelen Datenstrom kompensiert.
  • Bevorzugt sind in dem ersten Schnittstellenschaltungsabschnitt der Hochgeschwindigkeitsschnittstellenschaltung die Bitsynchronisationseinheit, die Ausrichteinheit für geradzahlige und ungeradzahlige Bits, der Seriell/Parallel-Wandler und die Datenzufuhr-FIFO-Einheit jeweils zur Lieferung des durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierten Referenztaktsignals an die jeweils folgende Einheit zusammen mit jedem der gelieferten Schreibdaten-/Befehls- und Adresssignale angeordnet.
  • Auch enthält der erste Schnittstellenschaltungsabschnitt bevorzugt eine Driftkompensations-FIFO-Einheit, die seriell nach der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossen und zur Kompensation einer Phasendrift der in ihren geradzahligen und ungeradzahligen Bits ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignale synchron zum Referenztaktsignal eingerichtet ist. Die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige und ungeradzahlige Bits sind jeweils so angeordnet, dass sie das durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierte Referenztaktsignal an die jeweils nachfolgende Einheit zusammen mit jedem der zugeführten Schreibdaten-/Befehls- und Adresssignale liefern.
  • Außerdem kann ein Dateneingang der Seriell/Parallel-Wandlereinheit am Ausgang der Driftkompensations-FIFO-Einheit angeschlossen sein.
  • Alternativ kann ein Dateneingang der Seriell/Parallel-Wandlereinheit an einem Ausgang der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossen sein.
  • In einem weiteren Ausführungsbeispiel enthält der erste Schnittstellenschaltungsabschnitt:
    eine Driftkompensations-FIFO-Einheit, die seriell nach der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossen ist und zur Kompensation einer Phasendrift von in ihren geradzahligen und ungeradzahligen Bits ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignalen synchron mit dem Referenztaktsignal konfiguriert ist;
    eine Nachentzerrungs-FIR-Einheit, die seriell nach dem Driftkompensations-FIFO angeschlossen und zur Kanalanpassung zur Kompensation von Zwischensymbolinterferenzen konfiguriert ist; und
    eine 2:1 Serialisiereinheit, die seriell nach der Nachentzerrungs-FIR-Einheit angeschlossen ist.
  • Bevorzugt sind bei diesem Ausführungsbeispiel die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige und ungeradzahlige Bits jeweils so angeordnet, dass sie das durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierte Referenztaktsignal der jeweils folgenden Einheit zusammen mit jedem der zugeführten Schreibdaten-/Befehls- und Adresssignale zuführen.
  • Auch in diesem Ausführungsbeispiel ist der Dateneingang der Seriell/Parallel-Wandlereinheit mit einem Ausgang einer Driftkompensations-FIFO-Einheit verbunden. Alternativ sind die Nachentzerrungs-FIR-Einheit und die Driftkompensations-FIFO-Einheit zusammengefasst und ein Dateneingang der Seriell/Parallel-Wandlereinheit ist mit einem Ausgang der Nachentzerrungs-FIFO-Einheit verbunden.
  • Vorteilhafterweise kann die Driftkompensations-FIFO-Einheit eine Tiefe haben, die mehreren Symbolfolgen der seriellen Schreibdaten-/Befehls- und Adresssignale entspricht. Zusätzlich kann die Nachentzerrungs-FIR-Einheit durch ein äußeres Signal von der Speichersteuereinheit ein- und ausgeschaltet werden.
  • In einem weiteren Ausführungsbeispiel enthält der zweite Schnittstellenschaltungsabschnitt in dem Hauptlesesignalweg:
    eine Lese-FIFO-Einheit, die an dem parallelen Lesedateneingangsanschluss zur Anpassung einer Datengeschwindigkeit von aus dem Speicherkern gelesenen Daten an eine Taktdomäne des zweiten Schnittstellenschaltungsabschnitt angeordnet ist;
    eine nach der FIFO-Einheit angeschlossene Parallel/Seriell-Wandlereinheit, die für eine Parallel/Seriell-Wandlung der Lesedaten und zur Umsetzung der Taktrate der Lesedaten in die Taktrate des Referenztaktsignals konfiguriert ist;
    eine Nachentzerrungs-FIR-Einheit, die seriell nach der Parallel/Seriell-Wandlereinheit angeschlossen ist und zur Kompensation von Zwischensymbolinterferenzen konfiguriert ist; und
    eine 2:1 Serialisiereinheit, die seriell nach der Nachentzerrungs-FIR-Einheit angeordnet ist.
  • Die Nachentzerrungs-FIR-Einheit kann durch ein äußeres Signal von der Speichersteuereinheit ein- und ausgeschaltet werden. Außerdem ist die Nachentzerrungs-FIR-Einheit so angeordnet, dass sie ein Referenztaktsignal empfängt und dieses der Parallel/Seriell-Wandlereinheit einspeist, wobei die letztere dazu angeordnet ist, das Referenztaktsignal an die Lese-FIFO-Einheit zu liefern.
  • Der Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts enthält:
    eine transparente Lesesignalweiterübertragungs/Sendevorrichtung ohne jede Taktsignalsynchronisationsschaltung;
    synchronisierte Lesedatenweiterübertragungs/Sende- und
    Synchronisationsmittel zur Synchronisation der weiter übertragenen Lesesignale mit dem Referenztaktsignal; und
    eine erste Schalteinrichtung, die unmittelbar vor dem seriellen Ausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts angeordnet und durch ein im Protokoll der Schreibdaten-/Befehls- und Adresssignale enthaltenes Steuerbit oder durch ein externes Signal von der Speichersteuereinheit zum wahlweisen Umschalten zwischen der transparenten Lesedatenweiterübertragungs/Sendevorrichtung und den synchronisierten Lesedatenweiterübertragungs/Sendemitteln gesteuert wird;
    wobei die synchronisierten Lesedatenweiterübertragungs/Sende- und Synchronisationsmittel weiter enthalten:
    eine Bitsynchronisationseinheit, die seriell nach dem seriellen Lesedateneingangsanschluss angeschlossen und zur Abtastung und Bitsynchronisation des seriellen Lesedatenstroms mit dem Referenztaktsignal konfiguriert ist;
    ein nach der Bitsynchronisationseinheit angeschlossene Ausrichteinheit für geradzahlige/ungeradzahlige Bits, die zur Pufferung der durch die Bitsynchronisationseinheit synchronisierten und abgetasteten seriellen Lesedatensignalen und zur Ausrichtung der seriellen Lesedatensignale synchron zum Referenztaktsignal eingerichtet ist;
    eine nach der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossene Driftkompensations-FIFO-Einheit, die zur Kompensation einer Phasenverschiebung der in ihren geradzahligen und ungeradzahligen Bits ausgerichteten Lesedatensignale synchron mit dem Referenztaktsignal eingerichtet ist;
    eine zweite Schaltvorrichtung, die zwischen die Driftkompensations-FIFO-Einheit, die Parallel/Seriell-Wandlereinheit und die Nachentzerrungs-FIR-Einheit des Hauptsignalwegs eingefügt ist und zum Umschalten zwischen den synchronisierten weiterübertragenen Lesedatensignalen und den parallel/seriell gewandelten Lesedatensignalen synchron mit dem Referenztaktsignal und zur Einfügung der parallel/seriell gewandelten Lesedatensignale in den Lesedatensignalstrom eingerichtet ist;
    die Nachentzerrungs-FIR-Einheit;
    die 2:1-Serialisiereinheit des Hauptlesesignalwegs; und
    die erste Schaltvorrichtung.
  • Die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige und ungeradzahlige Bits sind jeweils dazu angeordnet, das durch die Bitsynchronisationseinheit mit dem seriellen Lesedatenstrom von dem seriellen Lesedateneingangsanschluss synchronisierte Referenztaktsignal der jeweils folgenden Einheit zusammen mit den jeweils gelieferten Lesedatensignalen einzuspeisen.
  • In diesem Ausführungsbeispiel sind die Driftkompensations-FIFO-Einheit und die Parallel/Seriell-Wandlereinheit so angeordnet, dass sie zur selben Taktdomäne gehören.
  • Wie oben erwähnt, kann die Taktfrequenz des Referenztaktsignals in der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung die Hälfte, ein Drittel oder ein Viertel oder gleich der vollen Taktfrequenz eines Speichersystemtakts sein.
  • In einem weiteren Ausführungsbeispiel dieser Erfindung ist ein Halbleiterspeicherchip vorgesehen, der einen Speicherkern und die Hochgeschwindigkeitsschnittstellenschaltung dieser Erfindung mit den zuvor beschriebenen Merkmalen enthält. Der Speicherkern des Halbleiterspeicherchips kann ein dynamischer RAM-Speicherkern sein.
  • In Übereinstimmung mit noch einem anderen Ausführungsbeispiel der Erfindung enthält ein Halbleiterspeichersystem mehrere Halbleiterspeicherchips, wie sie oben beschrieben wurden, die auf einem Speichermodul in Kaskadenform angeordnet sind, verschiedene Speicherranks haben und durch einen Schreibdaten-/Befehls- und Adressbus und einen Lesedatenbus und in einer Punkt-zu-Punkt-Verbindung mit der Speichersteuereinheit verbunden sind.
  • In diesem Speichersystem können die Halbleiterspeicherchips, der Schreibdaten-/Befehls- und Adressbus und der Lesedatenbus in einer Vorwärtsschleifenarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sein. Alternativ können die Halbleiterspeicherchips, der Schreibdaten-/Befehls- und Adressbus und der Lesedatenbus in einer Rückwärtsschleifenarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sein. Außerdem besteht die Möglichkeit, dass die Halbleiterspeicherchips, der Schreibdaten-/Befehls- und Adressbus und der Lesedatenbus in einer Ringarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden werden können.
  • Die obigen und weitere Aufgaben, Merkmale und Vorteile dieser Erfindung werden nach dem Studium der nachfolgenden detaillierten Beschreibung der besonderen Ausführungsbeispiele noch deutlicher, besonders wenn dazu die beiliegenden Zeichnungen genommen werden, in denen gleiche Bezugszeichen in den verschiedenen Figuren zur Bezeichnung der jeweils gleichen Komponenten verwendet werden.
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  • Kurze Beschreibung der Zeichnungen
  • Die 1A bis 1D zeigen Prinzipanordnungen von Speicherchips in einem Speichersystem jeweils in einer Vorwärtsschleifenarchitektur, einer Topologie mit gemeinsam genutzter Schleife, einer Rückwärtsschleifenarchitektur und in einer Sterntopologie.
  • 2 zeigt eine Vorwärtsschleifenarchitektur von vier Speicherchips, die auf einem Speichermodul in Form einer Kaskade angeordnet sind und auch erste und zweite Schnittstellenschaltungsabschnitte, die Hochgeschwindigkeitsschnittstellenschaltungen jeweils für den Empfang und zur Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms sowie eines Lesedatensignalstroms bilden, sowie einen Taktsignalweg von und zu einer Speichersteuereinheit.
  • 3 zeigt schematisch ein Funktionsblockdiagramm eines Ausführungsbeispiels eines ersten Schnittstellenschaltungsabschnitts für den Empfang und die Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms, der übereinstimmend mit einem ersten Ausführungsbeispiel der Hochgeschwindigkeitsschnittstellenschaltung dieser Erfindung so angeordnet ist, dass er einen transparenten Schreibsignal-Weiterübertragungs/Sendeweg enthält.
  • 4 zeigt schematisch ein Funktionsblockdiagramm eines zweiten Schnittstellenschaltungsabschnitts, der zum Empfang und zum Senden eines Lesedatensignalstroms in Übereinstimmung mit dem ersten Ausführungsbeispiel der Hochgeschwindigkeitsschnittstellenschaltung der Erfindung so angeordnet, dass er einen transparenten Lesedatenweiterübertragungs/Sendeweg enthält.
  • 5 zeigt schematisch ein Funktionsblockdiagramm eines ersten Ausführungsbeispiels eines ersten Schnittstellenschaltungsabschnitts für den Empfang und die Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms, welcher in Übereinstimmung mit einem zweiten Ausführungsbeispiel der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung sowohl einen transparenten Schreibsignalweiterübertragungs/Sendeweg, der keine Taktsignalsynchronisationsschaltung enthält, als auch eine synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationsvorrichtung enthält.
  • 6 zeigt schematisch ein Funktionsblockdiagramm eines zweiten Ausführungsbeispiels eines ersten Schnittstellenschaltungsabschnitts für den Empfang und die Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms, der in Übereinstimmung mit einem zweiten Ausführungsbeispiel der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung sowohl einen transparenten Schreibsignalweiterübertragungs/Sendeweg, der keine Taktsignalsynchronisationsschaltung enthält, als auch eine synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationvorrichtung enthält.
  • 7 zeigt schematisch ein Funktionsblockdiagramm eines dritten Ausführungsbeispiels eines ersten Schnittstellenschaltungsabschnitts für den Empfang und die Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms, die in Übereinstimmung mit einem zweiten Ausführungsbeispiel der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung sowohl einen transparenten Schreibsignalweiterübertragungs/Sendeweg, der keine Taktsignalsynchronisationsschaltung enthält, als auch eine synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationsvorrichtung enthält.
  • 8 zeigt schematisch ein Funktionsblockdiagramm eines vierten Ausführungsbeispiels des ersten Schnittstellenschaltungsabschnitts für den Empfang und die Übertragung eines Schreibdaten-/Befehls- und Adresssignalstroms, der in Übereinstimmung mit dem zweiten Ausführungsbeispiel der Hochgeschwindigkeitsschnittstellenschaltung der Erfindung sowohl einen transparenten Schreibsignalweiterübertragungs/Sendeweg, der keine Taktsignalsynchronisationsschaltung enthält, als auch eine synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationsvorrichtung enthält.
  • 9 zeigt schematisch eine Funktionsblockdiagramm eines zweiten Schnittstellenschaltungsabschnitts für den Empfang und für die Übertragung eines Lesedatensignalstroms, der in Übereinstimmung mit dem zweiten Ausführungsbeispiel der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung sowohl einen transparenten Lesesignalweiterübertragungs/Sendeweg ohne eine Taktsignalsynchronisationsschaltung als auch eine synchronisierte Lesesignalweiterübertragungs/Sende- und Synchronisationsvorrichtung enthält.
  • DETAILLIERTE BESCHREIBUNG
  • Ein erstes Ausführungsbeispiel dieser Erfindung wird nachstehend bezogen auf die 3 und 4 beschrieben, die schematisch Funktionsblockdiagramme jeweils eines ersten Schnittstellenschaltungsabschnitts I1, der zum Empfang und zum Senden eines Schreibdaten-/Befehls- und Adresssignalstroms WR_S eingerichtet und mit einem (nicht gezeigten) Schreibdaten-/Befehls- und Adressbus verbindbar ist, sowie einen zweiten Schnittstellenschaltungsabschnitt I2 zeigen, der für den Empfang und zum Senden eines Lesedatensignalstroms eingerichtet ist und mit einem Lesedatenbus eines (nicht gezeigten) Speichersystems verbindbar ist. Sowohl der erste als auch der zweite Schnittstellenschaltungsabschnitt I1 und I2 sind für eine Realisierung beispielsweise in Halbleiterspeicherchips M1 bis M4 des oben beschriebenen und in 2 gezeigten Speichersystems entworfen.
  • Wie in 3 gezeigt, enthält der erste Schnittstellenschaltungsabschnitt I1 einen seriellen Eingangsanschluss WRS_IN zum Empfang eines seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen WR_S durch einen (nicht gezeigten) Schreibdaten-/Befehls- und Adressbus von einem (nicht gezeigten) seriellen Ausgangsanschluss eines entsprechenden ersten Schnittstellenschaltungsabschnitts eines vorangehenden gleichartigen Speicherchips oder von einem seriellen Ausgangsanschluss einer (nicht gezeigten) Speichersteuereinheit. Nach dem Durchgang durch eine Pufferschaltung BUF verzweigt sich der serielle Strom aus Schreibdaten-/Befehls- und Adresssignalen von dem seriellen Eingangsanschluss WRS_IN in einen Hauptsignalweg 10 und einen Schreibdaten-/Befehls- und Adressweiterübertragungs/Sendeweg 11, der, wie 3 zeigt eine transparente Schreibsignalweiterübertragungs/Sendevorrichtung enthält, die symbolisch als eine Pufferschaltung 17 dargestellt ist und die durch ein Steuersignal CTRL von außerhalb des ersten Schnittstellenschaltungsabschnitts I1 (z.B. von der Speichersteuereinheit) freigegeben/gesperrt werden kann. Die transparente Schreibsignalweiterübertragungs/Sendevorrichtung 17 des transparenten Schreibdaten-/Befehls- und Adressweiterübertragungs/Sendewegs 11 ist an ihrem Ausgang an einem seriellen Ausgangsanschluss WRS_OUT angeschlossen, der mit einem seriellen Eingangsanschluss einer entsprechenden ersten Schnittstellenschaltung eines nächsten gleichartigen Speicherchips M (nicht gezeigt) verbindbar ist.
  • Der serielle Strom aus Schreibdaten-/Befehls- und Adresssignalen WR_S wird von der Pufferschaltung BUF durch den Hauptschreibsignalweg 10 zunächst einer Bitsynchronisationseinheit (SYNC) 12 zugeführt, die die Funktion der Abtastung und Bit-Synchronisation des seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen WR_S in Übereinstimmung mit einem an einem Taktempfangsanschluss (CLK_IN) empfangenen Referenztakt CLK_ref(hr) hat. Ein geradzahlige Bits enthaltender Schreibdaten-/Befehls- und Adresssignalstrom WR_S_even und ein ungeradzahlige Bits enthaltender Schreibdaten-/Befehls- und Adresssignalstrom WR_S_odd werden jeweils von SYNC 12 Eingängen einer Ausrichteinheit (BAL) für geradzahlige und ungeradzahlige Bits eingespeist, die in Reihe nach SYNC 12 angeschlossen ist. Genauso wie der geradzahlige und ungeradzahlige Bits aufweisende Schreibdaten-/Befehls- und Adresssignalstrom von SYNC 12 wird das Referenztaktsignal CLK_ref(hr) von SYNC 12 zu BAL 13 gespeist, um den abgetasteten geradzahlige und ungeradzahlige Bits aufweisenden Schreibdaten-/Befehls- und Adresssignal strom synchron mit dem Referenztaktsignal CLK_ref(hr) auszurichten.
  • Seriell nach der Einheit BAL 13 ist eine Seriell/Parallel-Wandlereinheit (S/P) 14 angeschlossen, die zur Umsetzung der von BAL 13 gepufferten und ausgerichteten Schreibdaten-/Befehls- und Adresssignale in einen parallelen Datenstrom WR_P der Schreibdaten-/Befehls- und Adresssignale eingerichtet ist. S/P 14 empfängt von BAL 13 auch das mit dem in seinen geradzahligen und ungeradzahligen Bits ausgerichteten Schreibdaten-/Befehls- und Adresssignalstrom WR_S synchronisierte Referenztaktsignal CLK_ref(hr) (sync) und gibt den parallelen Datenstrom WR_P der Schreibdaten-/Befehls- und Adresssignale in einer beliebigen Datenbreite aus. In dem Hauptschreibsignalweg 10 folgt dem Seriell/Parallel-Wandler 14 eine Datenzufuhr-FIFO-Einheit 15 (Schreib-FIFO), deren Ausgang mit einem parallelen Ausgangsanschluss WR_P_OUT des ersten Schnittstellenschaltungsabschnitts I1 und von dort mit dem Speicherkern MOORE (nicht gezeigt) verbunden ist. Die Datenzufuhr-FIFO-Einheit 15 ist dazu eingerichtet, dem Speicherkern den parallelen Datenstrom WR_P synchron mit einer internen Taktfrequenz des Speicherkerns MOORE zu liefern und verschiedenen Datenversatz und -driftvorgänge zu kompensieren.
  • In dem in 3 gezeigten Ausführungsbeispiel des ersten Schnittstellenschaltungsabschnitts I1 ist die Taktfrequenz des Referenztaktsignals CLK_ref(hr) gleich der Hälfte der Taktfrequenz eines (nicht gezeigten) Speichersystemtakts, und der Taktsignalweg enthält einen Taktpuffer/Teiler (CLK_BUF/DIV 8) 16, der das Halbraten-Referenztaktsignal CLS_ref(hr) durch die Ziffer 8 teilt. Außerdem enthält der Referenztaktsignalweg eine Taktsignalpufferschaltung 19. Durch die Teilung des Halbratenreferenztaktsignals CLK_ref(hr) mit dem Teiler 1/8 hat das frequenzgeteilte Referenztaktsignal CLK_ref(1/8) die Taktfrequenz des Speicherkerns MOORE, so dass der parallele Schreibdaten-/Befehls- und Adresssignalstrom WR_P an dem parallelen Schreibsignalausgangsanschluss WR_P_OUT durch die Datenzufuhr-FIFO-Einheit 15 mit der internen Taktfrequenz des Speicherkerns synchronisiert wird, wobei in dem vorliegenden Beispiel die interne Taktfrequenz des Speicherkerns MCORE gleich 1/8 der Taktfrequenz des Halbratenreferenztaktsignals CLK_ref(hr) ist.
  • Bemerkenswert ist, dass der in 3 gezeigte erste Schnittstellenschaltungsabschnitt I1 keine Dekodierschaltung zur Dekodierung, welche von der Speichersteuereinheit C oder von dem vorangehenden Speicherchip M am seriellen Eingangsanschluss WR_IN empfangenen Schreibdaten-/Befehls- und Adresssignale WR_S für den Speicherkern des vorliegenden Speicherchips bestimmt sind und deshalb durch den Hauptschreibsignalweg 10 zu führen oder andernfalls durch den transparenten Schreibdaten-/Befehls- und Adressweiterübertragungs/Sendeweg 11 zum nächsten Speicherchip M weiter zu übertragen sind. Derartige Dekodierschaltungen sind kein Teil der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung.
  • 4 zeigt schematisch den zweiten Schnittstellenschaltungsabschnitt I2 des ersten Ausführungsbeispiels der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung. Anders als bei dem in 3 gezeigten ersten Schnittstellenschaltungsabschnitt I1, enthält der in 4 gezeigte zweite Schnittstellenschaltungsabschnitt I2 eine Vorrichtung zum Einfügen lokaler Lesedaten aus dem Speicherkern dieses Speicherchips in den Lesedatenstrom. D.h., dass der zweite Schnittstellenschaltungsabschnitt I2 wahlweise die Lesedatensignale zum nächsten Speicherchip M oder zu der Speichersteuereinheit C treibt oder gerade gelesene Lesedatensignale aus dem Speicherkern des vorliegenden Speicherchips einfügt. Diese Auswahl wird entweder durch ein separates Steuersignal CTRL1 gesteuert, das, wie in 4 gezeigt, beispielsweise von der Speichersteuereinheit C zugeführt wird oder durch ein im Protokoll des Schreibdaten-/Befehls- und Adresssignalstroms enthaltenes Steuerbit gesteuert. Der zweite Schnittstellenschaltungsabschnitt I2 enthält, wie in 4 gezeigt, übereinstimmend mit dem ersten Ausführungs beispiel der Hochgeschwindigkeitsschnittstellenschaltung einen Hauptlesesignalweg 20 und einen transparenten Lesedatenweiterübertragungs/Empfangsweg 21 (TRANSP), wie er durch gestrichelte Linien in 4 angedeutet ist. Der transparente Lesedatenweiterübertragungs/Sendeweg 21 enthält eine transparente Pufferschaltung 28, die an einem seriellen Lesedateneingangsanschluss RDS_IN angeschlossen ist. Der serielle Lesedateneingangsanschluss RDS_IN kann zum Empfang eines seriellen Lesedatenstroms RD_S von einem seriellen Lesedatenausgangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitts eines vorangehenden gleichartigen Speicherchips M (nicht gezeigt) angeschlossen werden. Der transparente Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts I2 enthält keinerlei Taktsignalsynchronisationsschaltungen.
  • Parallele Lesedaten vom Speicherkern MCORE des vorliegenden Speicherchips M werden durch einen parallelen Lesedateneingangsanschluss RD_P_IN dem Hauptlesesignalweg 20 eingegeben. Die an dem parallelen Lesedateneingangsanschluss RD_P_IN empfangenen parallelen Lesedaten RD_P werden zuerst einer Lese-FIFO-Einheit 22 zugeführt und haben eine interne Taktfrequenz eines von dem Speicherkern MCORE empfangenen Taktsignals CLK(1/8). Die Lese-FIFO-Einheit 22 ist für die Anpassung der Datenfrequenz der parallelen Lesedaten RD_P an eine interne Taktdomäne des zweiten Schnittstellenschaltungsabschnitts I2 eingerichtet, wobei die Taktdomäne durch Verdopplung der Taktfrequenz eines über einen Referenztaktempfangsanschluss CLK_IN empfangenen Halbratenreferenztaktsignals CLK_ref(hr) mittels einer Taktsignalvervielfacher-Einheit (CLK_ML) 29 bestimmt ist.
  • Die Lese-FIFO-Einheit 22 speist die parallelen Lesedaten RD_P, deren Datenfrequenz an die interne Taktdomäne angepasst ist, zu einem Parallel/Seriell-Wandler (P/S) 23, der in dem Hauptlesesignalweg 20 nach der Lese-FIFO-Einheit 22 angeordnet ist und eine Parallel/Seriell-Wandlung der mit der verdoppelten Taktfrequenz des Halbratenreferenztakts CLR_ref(hr) übereinstimmenden parallelen Lesedaten RD_P ausführt und einen seriellen Lesedatenstrom RD_S einer Nachentzerrungs-FIR-Einheit (FIR) 24 zuleitet, die zur Kompensation von Zwischensymbolinterferenzen in dem seriellen Lesedatenstrom RD_S angeordnet ist und durch eine in dem Hauptlesesignalweg 20 nach FIR 24 angeordnete Serialisiereinheit 25 zu einem ersten Eingang einer Schaltvorrichtung 26, die zum Einfügen der aus dem Speicherkern MCORE gelesenen und durch den Hauptlesesignalweg 20 zugeführten parallel/seriell gewandelten Lesedaten in den durch den transparenten Lesedatenweiterübertragungs/Sendeweg 21 zugeführten seriellen Lesedatenstrom RD_S eingerichtet ist. Wie zuvor erwähnt, kann die Schaltvorrichtung 26 entweder durch ein externes Steuersignal CRTL1, wie in 4 gezeigt, oder durch ein (nicht gezeigtes) im Protokoll des von der Schnittstellenschaltung I1 empfangenen und von dieser zugeführten Schreibdaten-/Befehls- und Adresssignalstroms enthaltenes Steuersignal gesteuert werden. Von dem Ausgang der Schaltvorrichtung 26 wird entweder der durch den transparenten Lesedatenweiterübertragungs/Sendeweg 21 gespeiste serielle Lesedatenstrom RD_S oder der durch den Hauptlesesignalweg 20 geleitete serielle Lesedatenstrom RD_S durch eine von einem zweiten Steuersignal CRTL2 steuerbare Ausgangstreiberschaltung 27 einem seriellen Lesedatenausgangsanschluss RD_S_OUT und von dort entweder zum Speicherchip M (nicht gezeigt) oder zur Speichersteuereinheit C (nicht gezeigt) übertragen.
  • Im Hauptsignalweg 20 ist als ein optionales Glied ein FIR 24 angeschlossen, das zur Vorentzerrung zur Kompensation von Zwischensymbolinterferenzen vorgesehen ist. Das FIR 24 ist unnötig, wenn keine Zwischensymbolinterferenz auftreten kann.
  • Gemäß der obigen Beschreibung enthält das erste Ausführungsbeispiel der vorliegenden Hochgeschwindigkeitsschnittstellenschaltung in dem ersten Schnittstellenschaltungsabschnitt I1 nur einen transparenten Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg und in dem zweiten Schnittstellenschaltungsabschnitt I2 nur einen transparenten Lesedatenweiterübertragungs/Sendeweg.
  • In dem in den 5 bis 9 gezeigten zweiten Ausführungsbeispiel enthält der erste Schnittstellenschaltungsabschnitt I1 sowohl einen transparenten Schreibsignalweiterübertragungs/Sendeweg als auch einen synchronisierten Schreibsignalweiterübertragungs/Sende- und -synchronisierweg, und der zweite Schnittstellenschaltungsabschnitt I2 enthält sowohl einen transparenten Lesesignalweiterübertragungs/Sendeweg als auch einen synchronisierten Lesesignalweiterübertragungs/Sende- und -synchronisierweg.
  • Hinsichtlich des transparenten Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendewegs hat der erste in den 5 bis 8 dargestellte Schnittstellenschaltungsabschnitt I1 dieselbe Schaltungskonstruktion wie der oben beschriebene transparente Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg 11 des ersten Schnittstellenschaltungsabschnitts I1 des ersten Ausführungsbeispiels der vorliegenden Hochgeschwindigkeitsschnittstellenschaltung, wie sie in 3 gezeigt ist. Jedoch ist der in den 5 bis 8 gezeigte transparente Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg 11 des ersten Schnittstellenschaltungsabschnitts I1 nicht direkt mit dem seriellen Ausgangsanschluss WR_S_OUT verbunden, sondern mit einem ersten Eingang einer ersten Schaltvorrichtung 116.
  • Der Hauptschreibsignalweg 10 des in 5 gezeigten ersten Beispiels des ersten Schnittstellenschaltungsabschnitts I1 enthält im Vergleich mit dem Hauptschreibsignalweg 10 in der in 3 gezeigten ersten Schnittstellenschaltung I1 zusätzlich zu den Einheiten BUF, SYNC 12, BAL 13, S/P 14 und Schreib-FIFO 15 eine Driftkompensations-FIFO-Einheit 117 und auch eine 2:1-Serialisiereinheit 118, und die Einheiten BUF, SYNC 12, BAL 13, S/P 14, Schreib-FIFO 15, Driftkompensations-FIFO-Einheit 117 und 2:1-Serialisiereinheit 118 sind alle zwischen dem seriellen Eingangsanschluss WRS_IN, an dem ein serieller Strom aus Schreibdaten-/Befehls- und Adresssignalen von einem seriellen Ausgangsanschluss des entsprechenden ersten Schnittstellenschaltungsabschnitts eines (nicht gezeigten) vorangehenden gleichartigen Speicherchips oder vom seriellen Ausgangsanschluss der (auch nicht gezeigten) Speichersteuereinheit empfangen wird, und einem parallelen Ausgangsanschluss WR_P_OUT angeschlossen, der die parallelen Schreibdaten-/Befehls- und Adresssignale dem (nicht gezeigten) Speicherkern MCORE zuführt.
  • Die Schaltvorrichtung 116 ist zum Umschalten zwischen dem transparenten Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg 11 und der synchronisierten Schreibsignalweiterübertragungs/Sende- und -Synchronisationsvorrichtung eingerichtet, die die Einheiten SYNC 12, BAL 13, Driftkompensations-FIFO 117 und 2:1-Serialisierer 118 enthält. Die Schaltvorrichtung 116 wird durch ein erstes Steuersignal CRTL1 gesteuert, das entweder ein äußeres Signal von der Speichersteuereinheit sein oder im Protokoll der Schreibdaten-/Befehls- und Adresssignale enthalten sein kann. Ausgangsseitig der Schaltvorrichtung 116 ist ein steuerbarer Sendetreiber 18 angeschlossen, der durch ein zweites Steuersignal CRTL2 gesteuert wird, um die seriellen Schreibdaten-/Befehls- und Adresssignale über den seriellen Ausgangsanschluss WR_S_OUT zu einem seriellen Eingangsanschluss einer entsprechenden ersten Schnittstellenschaltung eines folgenden gleichen Speicherchips M (nicht gezeigt) zu treiben.
  • Es ist zu bemerken, dass die Einheit S/P 14 den durch die Einheit BAL 13 synchronisierten und durch das Driftkompensations-FIFO 117 driftkompen sierten seriellen Schreibdaten-/Befehls- und Adresssignalstrom an dem Ausgang des Driftkompensations-FIFOs 117 in die neu synchronisierten parallelen Schreibdaten-/Befehls- und Adresssignale mit einer beliebigen Datenbreite umsetzt. Das Schreib-FIFO 15 hat die Funktion, wie in dem in 3 gezeigten Ausführungsbeispiel des ersten Schnittstellenschaltungsabschnitts I1, die parallelen Schreibdaten-/Befehls- und Adresssignale in die interne Taktfrequenz des Taktsignals CLK(1/8) des (nicht gezeigten) Speicherkerns MCORE umzusetzen. Das Schreib-FIFO 15 kompensiert unterschiedliche Datenversätze und -driften. Die interne Taktdomäne des in 5 gezeigten ersten Schnittstellenschaltungsabschnitts basiert auf einem frequenzverdoppelten Halbratenreferenztaktsignal CLK_ref(2hr) bezogen, das von einem Taktsignalvervielfacher (CLK_ML) 16 auf der Basis des Halbratentaktsignals CLK_ref(hr) erzeugt wird, welches am Taktsignaleingangsanschluss CLK_IN empfangen wird. SYNC 12 ist zum Einspeisen des Halbratenreferenztaktsignals CLK_ref(hr) in die Einheit BAL 13 und letztere zum Einspeisen des durch SYNC 12 mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierten Halbratenreferenztaktsignals CLK_ref(hr) in das Driftkompensations-FIFO 117 eingerichtet. Außerdem ist das Driftkompensations-FIFO 117 dazu eingerichtet, das in seiner Frequenz verdoppelte Halbratenreferenztaktsignal CLK_ref(2hr) der 2:1-Serialisiereinheit 118 zuzuführen und die Seriell/Parallel-Wandlereinheit SIP 14 ist dazu eingerichtet, das in seiner Frequenz verdoppelte Halbratenreferenztaktsignal CLK_ref(2hr) dem Schreib-FIFO 15 jeweils zusammen mit jedem der zugeführten Schreibdaten-/Befehls- und Adresssignale einzuspeisen.
  • In 6 zeigt ein alternative zweites Beispiel des ersten Schnittstellenschaltungsabschnitts I1 gezeigt, das sich von dem in 5 gezeigten und zuvor beschriebenen ersten Beispiel darin unterscheidet, dass S/P 14 nicht nach dem Driftkompensations-FIFO 117, sondern stattdessen nach der Einheit BAL 13 angeschlossen ist, so dass die neu synchronisierten parallelen Schreibdaten-/Befehls- und Adresssignale WR_P_RES, die von der Einheit BAL 13 ausgerichtet wurden, dem (nicht gezeigten) Speicherkern MCORE durch das Schreib-FIFO 15 zugeführt werden. Das zweite in 6 gezeigte Beispiel hat den Vorteil einer kürzeren Systemlatenz der Schreibdaten-/Befehls- und Adresssignale.
  • 7 zeigt ein drittes alternatives Beispiel des ersten Schnittstellenschaltungsabschnitts I1, das sich von dem in 5 beschriebenen ersten Beispiel darin unterscheidet, dass es außerdem eine Einheit (FIR) 119 mit finiter Impulsantwort enthält, die in den Hauptschreibsignalweg 10 zwischen das Driftkompensations-FIFO 117 und die 2:1-Serialisiereinheit 118 eingefügt ist. Die Einheit FIR 119 wird für eine Kanalanpassung zur Kompensation von Zwischensymbolinterferenz verwendet. Zu erwähnen ist, dass FIR 119 nur in Fällen notwendig ist, wo eine Zwischensymbolinterferenz auftreten kann. Deshalb kann die Einheit FIR 119, falls sie in dem ersten Schnittstellenabschnitt I1 realisiert ist, durch ein entsprechendes Ein/Aus-Schaltsignal ein- und ausgeschaltet werden.
  • 8 zeigt ein viertes Beispiel eines ersten Schnittstellenschaltungsabschnitts I1 der erfindungsgemäßen Hochgeschwindigkeitsschnittstellenschaltung. Das vierte Beispiel des ersten Schnittstellenschaltungsabschnitts I1 stellt eine vorteilhafte Weiterbildung des dritten Beispiels des oben beschriebenen und in 7 gezeigten ersten Schnittstellenschaltungsabschnitts dar. Es ist nämlich die Signallatenz innerhalb des synchronisierten Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendewegs 10 durch eine Kombination der Einheit FIR 119 mit der Driftkompensations-FIFO-Einheit 117 verringerbar. Dieses alternative Beispiel hat Vorteile, wenn die FIR-Einheit 119 auf einem Invertier- und Verzögerungsprinzip für die neu synchronisierten seriellen Schreibdaten-/Befehls- und Adresssignale WR_S_RES beruht, da die FIR-Einheit 119 in dem letztgenannten Fall durch ein Flipflop realisiert werden kann. Die Signalformung wird in den (nicht gezeigten) Ausgangsstufen der FIR 119 entweder durch (nicht gezeigte) parallele Stufen oder durch (nicht gezeigte) schaltbare Stromquellen ausgeführt.
  • Der zweite Schnittstellenschaltungsabschnitt I2 des zweiten Ausführungsbeispiels der Hochgeschwindigkeitsschnittstellenschaltung enthält, wie in 9 gezeigt, sowohl einen transparenten Lesedatenweiterübertragungs/Sendeweg 21 ohne irgendeine Taktsignalsynchronisationsschaltung und mit nur einer transparenten Pufferschaltung 28 als auch einen synchronisierten Lesesignalweiterübertragungs/Sende- und Synchronisierweg, der durch den Hauptlesesignalweg 20 realisiert ist und zur Synchronisation von weiterübertragenen seriellen Lesesignale RD_S mit dem Halbratenreferenztaktsignal CLK_ref(hr) verwendet wird. Eine erste Schaltvorrichtung 26 ist in derselben Weise wie in dem in dem ersten Ausführungsbeispiel der vorliegenden Hochgeschwindigkeitsschnittstellenschaltung gemäß 4 gezeigten zweiten Schnittstellenschaltungsabschnitt I2 vor dem seriellen Ausgangsanschluss RD_S_OUT angeordnet und wird entweder durch ein äußeres Steuersignal CRTL1 von der (nicht gezeigten) Speichersteuereinheit C oder durch ein in dem Protokoll des Schreibdaten-/Befehls- und Adresssignalstroms enthaltenes Steuersignal gesteuert. Die erste Schaltvorrichtung 26 hat die Funktion einer wahlweisen Umschaltung zwischen den seriellen, durch den transparenten Lesedatenweiterübertragungs/Sendeweg 21 übertragenen Lesedaten und den durch den Hauptlesesignalweg übertragenen und durch die Weiterübertragungs/Sende- und -Synchronisationsvorrichtung synchronisierten weiterübertragenen Lesesignalen. Die synchronisierte Lesedatenweiterübertragungs/Sende- und -Synchronisationsvorrichtung enthält als ein Teil des Hauptlesesignalwegs 20 eine Bitsynchronisationseinheit (SYNC) 32, die nach dem seriellen Lesedateneingangsanschluss RD_S_IN angeschlossen und dazu eingerichtet ist, den seriellen Strom der Lesedaten RD_S in Übereinstimmung mit dem Halbratenreferenztaktsignal CLK_ref(hr) abzutasten und bitweise zu synchronisieren, ein e Ausrichteinheit (BAL) 33 für geradzahlige und ungeradzahlige Bits, die seriell nach der Einheit SYNC 32 angeschlossen und zum Puffern der durch die Einheit SYNC 32 synchronisierten und abgetasteten geradzahligen/ungeradzahligen Lesedatensignale und zum Ausrichten derselben synchron zum Referenzsignal, das von der Einheit SYNC 32 zusammen mit dem seriellen Lesedatenstrom RD_S zugeführt wird, ein Driftkompensations-FIFO 34, das seriell nach der Einheit BAL 33 angeordnet und zur Kompensation von Phasenverschiebungen der in ihren geradzahligen und ungeradzahligen Bits ausgerichteten Lesedatensignale synchron mit dem Halbratenreferenztaktsignal CLK_ref(hr) (sync) eingerichtet ist, eine zweite Schaltvorrichtung 35, die zwischen der Einheit P/S 23 und der Nachentzerrungs-FIR-Einheit 24 des Hauptlesesignalwegs 20 eingefügt und zur Umschaltung zwischen den synchronisierten und weiter übertragenen Lesedatensignalen und den parallel/seriell gewandelten Lesedatensignalen von dem (nicht gezeigten) Speicherkern synchron mit dem durch eine Taktvervielfachungsschaltung 29 in seiner Frequenz verdoppelten Halbratenreferenztaktsignal CLK_ref(2hr) eingerichtet ist. Die zweite Schaltvorrichtung 35 fügt die parallel/seriell gewandelten Lesedatensignale aus dem Speicherkern MCORE in den seriellen Lesedatensignalstrom ein.
  • Das Lese-FIFO 22, der Parallel/Seriell-Wandler P/S 23, die FIR-Einheit 24, die 2:1-Serialisiereinheit 25, die erste Schaltvorrichtung 26, der Sendetreiber 27 und ein Puffer/Treiber 28 des zweiten Schnittstellenschaltungsabschnitts I2 von 9 können jeweils identisch sein und die jeweils gleichen Funktionen haben, wie die entsprechenden Einheiten des zweiten Schnittstellenschaltungsabschnitts I2 des ersten Ausführungsbeispiels der in 4 gezeigten Hochgeschwindigkeitsschnittstellenschaltung. Gleichermaßen können die Pufferschaltung BUF, die Taktsignalvervielfachungsschaltung 29, die Einheiten SYNC 32, BAL 33 und das Driftkompensations-FIFO 34 jeweils mit den entsprechenden Einheiten BUF, SYNC 12, BAL 13, Driftkompensations-FIFO 117 und Taktvervielfachungsschaltung CLK_ML 16 identisch sein und dieselben Funktionen haben, wie sie in dem in 6 gezeigten ersten Schnittstellenschaltungsabschnitt I1 des zweiten Ausführungsbeispiels der vorliegenden Hochgeschwindigkeitsschnittstellenschaltung enthalten sind, mit der Ausnahme, dass die Einheiten BUF, Taktvervielfachungsschaltung 29, SYNC 32, BAL 33 und das Driftkompensations-FIFO 34 gemäß 9 den seriellen Lesedatenstrom in dem synchronisierten Lesedatenweiterübertragungs/Sendeweg 20 verarbeiten, wohingegen die Einheiten BUF, SYNC 12, BAL 13, Taktvervielfachungsschaltung 16 und Driftkompensations-FIFO 117 in 6 den seriellen Schreibdatenstrom WR_S verarbeiten. Des Weiteren ist, wie die FIR-Einheit 119 in dem ersten Schnittstellenschaltungsabschnitt I1 gemäß 7, die FIR-Einheit 24 in dem zweiten Schnittstellenschaltungsabschnitt I2 von 9 für die Kanalanpassung nur dann nötig, wenn Zwischensymbolinterferenzen möglich sind, und kann deshalb weggelassen oder durch ein Ein/Aus-Schaltsignal ON/OFF abgeschaltet werden, wenn keine Zwischensymbolinterferenz auftreten kann.
  • Das am Referenztaktempfangsanschluss (CLK_IN) empfangene Referenztaktsignal des ersten und zweiten Schnittstellenschaltungsabschnitts I1 und I2 des ersten und zweiten Ausführungsbeispiels der vorliegenden Hochgeschwindigkeitsschnittstellenschaltung ist ein Halbratenreferenztaktsignal CLK_ref(hr), dessen Taktfrequenz die Hälfte der Taktfrequenz eines (nicht gezeigten) Speichersystemtakts ist. Allerdings kann die Taktfrequenz des Referenztaktsignals auch ein Drittel oder ein Viertel der Taktfrequenz des (nicht gezeigten) Speichersystemtakts sein. Gleichermaßen kann die Taktfrequenz des Referenztaktsignals gleich derjenigen des (nicht gezeigten) Speichersystemtakts sein.
  • Bevorzugt sind die in den 3 bis 9 gezeigten und oben beschriebenen vorliegenden Hochgeschwindigkeitsschnittstellenschaltungen in Halbleiterspeicherchips integriert, die einen Speicherkern und die vorliegende Hochgeschwindigkeitsschnittstellenschaltung mit einem oder mehreren der oben diskutierten Merkmalen enthalten. Der Speicherkern dieses Halbleiterspeicherchips kann ein dynamischer RAM-Speicherkern sein.
  • Des Weiteren können mehrere Halbleiterspeicherchips, die jeweils eine solche erfindungsgemäße Hochgeschwindigkeitsschnittstellenschaltung haben, in einem Halbleiterspeichersystem enthalten sein, bei dem die Speicherchips auf einem Speichermodul in Form einer Kaskade von Speicherchips mit verschiedenen Speicherranks angeordnet und durch einen Schreibdaten-/Befehls- und Adressbus und einen Lesedatenbus in Punkt-zu-Punkt-Verbindung mit einer Speichersteuereinheit verbunden sind, so wie es in 2 dargestellt ist. Bei dieser Anordnung eines Halbleiterspeichersystems können die Halbleiterspeicherchips, der Schreibdaten-/Befehls- und Adressbus und der Lesedatenbus nach Art einer Vorwärtsschleifenarchitektur, einer Rückwärtsschleifenarchitektur oder einer ringförmigen Architektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sein.
  • Obwohl die Erfindung oben im Detail und unter Bezug auf spezifische Ausführungsbeispiele derselben beschrieben worden ist, werden die Fachleute leicht erkennen, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Somit ist es beabsichtigt, dass diese Erfindung diese Modifikationen und Variationen umfasst, vorausgesetzt, dass sie von den beiliegenden Ansprüchen und ihren Äquivalenten umfasst sind.
    • M, M1, M2, M3, M4
    Halbleiterspeicherchips
    MMOD
    Speichermodul
    C
    Speichersteuereinheit
    WR/eCA
    Schreibdaten-/Befehls- und Adressbus
    RD
    Lesedatenbus
    M1+
    Masterspeicherchip
    CLK
    Takt
    I1
    erster Schnittstellenschaltungsabschnitt
    I2
    zweiter Schnittstellenschaltungsabschnitt
    MCORE
    Speicherkern
    WRS_IN
    serieller Schreibsignaleingangsanschluss
    WR_S
    serielles Schreibdaten-/Befehls- und Adresssignal
    CLK_IN
    Referenztakteingangsanschluss
    CLK_ref(hr)
    Halbratenreferenztaktsignal
    BUF
    Pufferschaltung
    10
    Hauptschreibsignalweg
    11
    transparenter Schreibdaten-/Befehls- und Adress
    signalweiterübertragungs/Sendeweg
    SYNC 12
    Bitsynchronisationseinheit
    BAL 13
    Ausrichteinheit für geradzahlige und ungeradzahlige
    Bits
    S/P 14
    Seriell/Parallel-Wandlereinheit
    15
    Datenzufuhr-FIFO-Einheit (Schreib-FIFO)
    16
    Taktpuffer/Teiler
    17
    Schreibsignalweiterübertragungspuffer
    18
    serielle Schreibdatensende/Treiberschaltung
    WR_S_even
    serieller Schreibdatenstrom aus geradzahligen Bits
    WR_S_odd
    serieller Schreibdatenstrom aus ungeradzahligen Bits
    CLK_ref(hr)SYNC
    synchronisiertes Halbratenreferenztaktsignal
    CLK_ref(1/8)
    Oktalratenreferenztaktsignal
    WR_P
    paralleles Schreibdaten-/Befehls- und Adresssignal
    WR_P_OUT
    paralleler Schreibdatenausgangsanschluss
    WR_S_OUT
    serieller Schreibdatenausgangsanschluss
    RD_P
    parallele Lesedaten
    RD_P_IN
    paralleler Lesedateneingangsanschluss
    22
    Lese-FIFO-Einheit
    P/S 23
    Parallel/Seriell-Wandlereinheit
    RD_S
    serielle Lesedatenausgangsanschluss
    RD_S_IN
    serieller Lesedateneingangsanschluss
    20
    Hauptlesesignalweg
    21
    transparenter Lesedatenweiterübertragungs/Sen
    deweg
    FIR 24
    Nachentzerrungs-FIR-Einheit
    25
    2:1-Serialisiereinheit
    26
    erste Schaltvorrichtung
    27
    serieller Lesedatensendetreiber
    RD_S_OUT
    serieller Lesedatenausgangsanschluss
    CRTL1
    erstes Steuersignal
    CRTL2
    zweites Steuersignal
    28
    transparente Lesedatenweiterübertragungs/Sende
    schaltung
    CLK_ML 29
    Taktsignalvervielfachungsschaltung
    CLK_ref(2hr)
    verdoppeltes Halbratenreferenztaktsignal
    SYNC 32
    Bitsynchronisationseinheit
    BAL 33
    Ausrichteinheit für geradzahlige und ungeradzahlige
    Bits
    34
    Driftkompensations-FIFO-Einheit
    35
    zweite Schaltvorrichtung
    117
    Driftkompensations-FIFO-Einheit
    118
    2:1-Serialisiereinheit
    116
    erste Schaltvorrichtung
    WR_S_RES
    neu synchronisierter serieller Schreibdaten-/Befehls-
    und Adresssignalstrom
    WR_P_RES
    neu synchronisierter paralleler Schreibdaten-/Be
    fehls- und Adresssignalstrom
    119
    Nachentzerrungs-FIR-Einheit
    ON/OFF
    Ein/Aus-Schaltsignal

Claims (32)

  1. Hochgeschwindigkeitsschnittstellenschaltung, realisiert in einem Halbleiterspeicherchip, welcher einen Speicherkern enthält, wobei die Hochgeschwindigkeitsschnittstellenschaltung aufweist: einen ersten Schnittstellenschaltungsabschnitt, der an einen Schreibdaten-/Befehls- und Adressbus anschließbar ist und enthält: einen seriellen Eingangsanschluss zum Empfang eines seriellen Stroms von Schreibdaten-/Befehls- und Adresssignal von einem seriellen Ausgangsanschluss eines entsprechenden ersten Schnittstellenschaltungsabschnitts eines vorangehenden gleichartigen Speicherchips oder von einem seriellen Ausgangsanschluss einer Speichersteuereinheit, wobei der serielle Eingangsanschluss weiterhin verbunden ist mit: einem Weiterübertragungs/-Sendeweg für Schreibdaten-/Befehls- und Adresssignale, der zur Weiterübertragung des seriellen Stroms der Schreibdaten-/Befehls- und Adresssignale zu einem seriellen Ausgangsanschluss der Schreibdaten-/Befehls- und Adresssignal Weiterübertragung/-Sendeweg angeordnet und mit einem seriellen Eingangsanschluss einer entsprechenden ersten Schnittstellenschaltung eines nächsten gleichartigen Speicherchips verbindbar ist; und einem Hauptschreibsignalweg, der zwischen dem seriellen Eingangsanschluss und einem parallelen Ausgangsanschluss angeordnet ist und der Serien-Parallel-Wandlungs- und Synchronisationsmittel für eine Serien-Parallel-Wandlung und -Synchronisation der an dem seriellen Eingangsanschluss empfangenen Schreibdaten-/Befehls- und Adresssignale mit einem Referenztaktsignal und zur Zufuhr der seriell-parallel gewandelten und synchronisierten Schreibdaten-/Befehls- und Adresssignale an den parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts und von dem parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts zum Speicherkern enthält; und einen zweiten Schnittstellenschaltungsabschnitt, der mit einem Lesedatenbus verbindbar ist und enthält: einen mit dem Speicherkern verbundenen parallelen Lesedateneingangsanschluss zum Empfangen von parallelen Lesedaten vom Speicherkern; einen seriellen Lesedateneingangsanschluss, der für den Empfang eines seriellen Lesedatenstroms von einem seriellen Lesedatenausgangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitt eines vorangehenden gleichartigen Speicherchips verbunden und dazu angeordnet ist, den empfangenen seriellen Lesedatenstrom durch einen Lesedatenweiterübertragungs/Empfängerweg zu einem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts weiter zu übertragen; und einen Hauptlesesignalweg, der zwischen dem parallelen Lesedateneingangsanschluss und dem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts verbunden ist und Mittel hat, um die aus dem Speicherkern ausgelesenen und an einem parallelen Eingangsanschluss des Hauptlesesignalwegs empfangenen parallel-seriell gewandelten Lesedaten in einen seriellen Lesedatenstrom von dem seriellen Lesedateneingangsanschluss einzufügen, den seriellen Lesedatenstrom mit einem Referenztaktsignal zu synchronisieren und den seriellen Lesedatenstrom dem seriellen Lesedatenausgangsanschluss zur Verfügung zu stellen, der über den Lesedatenbus an einen seriellen Lesedateneingangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitts eines nächsten gleichen Speicherchips oder an einen seriellen Lesedateneingangsanschluss der Speichersteuereinheit angeschlossen ist; wobei der erste und zweite Schnittstellenschaltungsabschnitt außerdem einen Referenztaktempfangsanschluss für den Empfang des Referenztaktsignals enthält.
  2. Hochgeschwindigkeitsspeicherschnittstellenschaltung nach Anspruch 1, bei der der Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg des ersten Schnittstellenschaltungsabschnitt einen transparenten Schreibsignalweiterübertragungs/Sendeabschnitt ohne eine Taktsignalsynchronisierschaltung enthält.
  3. Hochgeschwindigkeitsspeicherschnittstellenschaltung nach Anspruch 1, bei der der Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts einen transparenten Lesesignalweiterübertragungs/Sendeabschnitt ohne eine Taktsignalsynchronisierschaltung enthält.
  4. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 1, bei der der Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg des erste Schnittstellenschaltungsabschnitts synchronisierte Schreibsignalweiterübertragungs/Sende- und Synchronisationsmittel zur Synchronisation der Weiterübertragungsschreibdaten-/Befehls- und Adresssignale mit dem Referenztaktsignal enthält.
  5. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 1, bei der der Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts synchronisierte Lesesignalweiterübertragungs/Sende- und Synchronisationsmittel zur Synchronisation des weiter übertragenen Lesesignals mit dem Referenztaktsignal enthält.
  6. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 2, bei der der Schreibdaten-/Befehls- und Adresssignalweiterübertragungs/Sendeweg des ersten Schnittstellenschaltungsabschnitts außerdem eine erste Schaltvorrichtung enthält, die zum Empfang des seriellen Schreibdaten-/Befehls- und Adresssignalstroms vor dem seriellen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts angeordnet ist, wobei die erste Schaltvorrichtung durch ein externes Steuersignal von der Speichersteuereinheit oder durch ein im Protokoll des Schreibdaten-/Befehls- und Adresssignalstroms enthaltenes Steuersignal zum wahlweisen Umschalten zwischen dem transparenten Schreibsignalweiterübertragungs/Sendeabschnitt und den synchronisierten Schreibsignalweiterübertragungs/Sendemitteln gesteuert wird.
  7. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 3, bei der der zweite Schnittstellenschaltungsabschnitt weiterhin eine erste Schaltvorrichtung enthält, die vor dem seriellen Ausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts angeordnet ist und durch ein im Protokoll der Schreibdaten-/Befehls- und Steuersignal oder durch ein externes Signal von der Speichersteuereinheit zum selektiven Umschalten zwischen dem transparenten Lesesignalweiterübertragungs/Sendeabschnitt und den synchronisierten Lesesignalweiterübertragungs/Sende- und Synchronisationsmitteln gesteuert wird.
  8. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 1, bei der der erste Schnittstellenschaltungsabschnitt enthält: eine Bitsynchronisationseinheit, die nach dem seriellen Eingangsanschluss zur Abtastung und Bitsynchronisation des seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen in Übereinstimmung mit dem Referenztaktsignal angeordnet ist; eine Ausrichteinheit für geradzahlige/ungeradzahlige Bits, die nach der Bitsynchronisationseinheit angeschlossen und so gestaltet ist, dass sie die durch die Bitsynchronisationseinheit synchronisierten und abgetasteten seriellen Schreibdaten-/Befehls- und Adresssignale puffert und die abgetasteten geradzahligen und ungeradzahligen Signale synchron mit dem Referenztaktsignal ausrichtet; eine seriell nach der Ausrichteinheit für geradzahlig-ungeradzahlige Bits angeschlossene Seriell/Parallel-Wandlereinheit, die so gestaltet ist, dass sie die durch die Bitausrichteinheit für geradzahlige/ungeradzahlige Bits gepufferten und ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignale in einen parallelen Datenstrom mit beliebiger Datenbreite umwandelt; und ein nach der Seriell/Parallel-Wandlereinheit am parallelen Ausgangsanschluss angeordnete Datenzufuhr-FIFO-Einheit, die so gestaltet ist, dass sie den parallelen Datenstrom dem Speicherkern synchron mit der internen Taktrate des Speicherkerns zuführt und verschiedener Datenversätze und -drifts in diesem parallelen Datenstrom kompensiert.
  9. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 8, bei der die Bitsynchronisationseinheit, die Geradzahlig/Ungeradzahlig-Ausrichteinheit, die Seriell/Parallel-Wandlereinheit und die Datenzufuhr-FIFO-Einheit aufeinander folgend so angeordnet sind, dass jede Einheit das durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierte Referenztaktsignal an die nächstfolgende Einheit zusammen mit jedem der zugeführten Schreibdaten-/Befehls- und Adresssignale liefert.
  10. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 8, bei der der erste Schnittstellenschaltungsabschnitt weiter enthält: eine Driftkompensations-FIFO-Einheit, die seriell nach der Geradzahlig/Ungeradzahlig-Ausrichteinheit angeschlossen und so konfiguriert ist, dass sie eine Phasendrift der in ihren geradzahligen und ungeradzahligen Bits ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignale synchron zum Referenztaktsignal kompensiert; und eine in Reihe nach der Driftkompensations-FIFO-Einheit angeordnete 2:1 Serialisiereinheit.
  11. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 10, bei der die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige und ungeradzahlige Bits jeweils so angeordnet sind, dass sie das durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierte Referenztaktsignal an die nachfolgende Einheit zusammen mit jedem der gelieferten Schreibdaten-/Befehls- und Adresssignale liefert.
  12. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 10, bei der ein Dateneingang der Seriell/Parallel-Wandlereinheit mit einem Ausgang der Driftkompensations-FIFO-Einheit verbunden ist.
  13. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 10, bei der ein Dateneingang der Seriell/Parallel-Wandlereinheit mit einem Ausgang der Ausrichteinheit für geradzahlige und ungeradzahlige Bits verbunden ist.
  14. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 8, bei der der erste Schnittstellenschaltungsabschnitt weiterhin enthält: eine Driftkompensations-FIFO-Einheit, die seriell nach der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossen ist und zur Kompensation einer Phasendrift von in ihren geradzahligen und ungeradzahligen Bits ausgerichteten seriellen Schreibdaten-/Befehls- und Adresssignalen synchron mit dem Referenztaktsignal konfiguriert ist; eine Nachentzerrungs-FIR-Einheit, die seriell nach dem Driftkompensations-FIFO angeschlossen und zur Kanalanpassung zur Kompensation von Zwischensymbolinterferenzen konfiguriert ist; und eine 2:1 Serialisiereinheit, die seriell nach der Nachentzerrungs-FIR-Einheit angeschlossen ist.
  15. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 14, bei der die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige/ungeradzahlige Bits jeweils zur Zufuhr des durch die Bitsynchronisationseinheit mit dem seriellen Schreibdaten-/Befehls- und Adresssignalstrom synchronisierten Referenztaktsignals an die nachfolgende Einheit zusammen mit jedem der gelieferten Schreibdaten-/Befehls- und Adresssignalen konfiguriert ist.
  16. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 14, bei der ein Dateneingang der Seriell/Parallel-Wandlereinheit mit einem Ausgang der Driftkompensations-FIFO-Einheit verbunden ist.
  17. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 14, bei der die Nachentzerrungs-FIR-Einheit und die Driftkompensations-FIFO-Einheit zusammengefasst sind und ein Dateneingang der Seriell/Parallel-Wandlereinheit mit einem Ausgang der Nachentzerrungs-FIFO-Einheit verbunden ist.
  18. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 8, bei der die Driftkompensations-FIFO-Einheit eine mit mehreren Symbolfolgen der seriellen Schreibdaten-/Befehls- und Adresssignale übereinstimmende Tiefe hat.
  19. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 8, bei der die Nachentzerrungs-FIR-Einheit durch ein externes Signal von der Speichersteuereinheit ein/ausgeschaltet wird.
  20. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 1, bei der der zweite Interfaceschaltungsabschnitt im Hauptlesesignalweg enthält: eine Lese-FIFO-Einheit, die an dem parallelen Lesedateneingangsanschluss zur Anpassung einer Datengeschwindigkeit von aus dem Speicherkern gelesenen Daten an eine Taktdomäne des zweiten Schnittstellenschaltungsabschnitt angeordnet ist; eine nach der FIFO-Einheit angeschlossene Parallel/Seriell-Wandlereinheit, die für eine Parallel/Seriell-Wandlung der Lesedaten und zur Umsetzung der Taktrate der Lesedaten in die Taktrate des Referenztaktsignals konfiguriert ist; eine Nachentzerrungs-FIR-Einheit, die in Reihe nach der Parallel/Seriell- Wandlereinheit angeschlossen ist und zur Kompensation von Zwischensymbolinterferenzen konfiguriert ist; und eine 2:1 Serialisiereinheit, die seriell nach der Nachentzerrungs-FIR-Einheit angeordnet ist.
  21. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 20, bei der die Nachentzerrungs-FIR-Einheit durch ein externes Signal von der Speichereinheit ein/ausgeschaltet wird.
  22. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 20, bei der die Nachentzerrungs-FIR-Einheit zum Empfang des Referenztaktsignals und zur Zufuhr desselben zur Parallel/Seriell-Wandlereinheit und die Parallel/Seriell-Wandlereinheit zur Lieferung des Referenztaktsignals an die Lese-FIFO-Einheit konfiguriert sind.
  23. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 20, bei der der Lesedatenweiterübertragungs/Sendeweg des zweiten Schnittstellenschaltungsabschnitts aufweist: eine transparente Lesesignalweiterübertragungs/Sendevorrichtung ohne jede Taktsignalsynchronisationsschaltung; synchronisierte Lesedatenweiterübertragungs/Sende- und Synchronisationsmittel zur Synchronisation der weiter übertragenen Lesesignale mit dem Referenztaktsignal; und eine erste Schalteinrichtung, die unmittelbar vor dem seriellen Ausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts angeordnet und durch ein im Protokoll der Schreibdaten-/Befehls- und Adresssignale enthaltenes Steuerbit oder durch ein externes Signal von der Speichersteuereinheit zum wahlweisen Umschalten zwischen der transparenten Lesesignalweiterübertragungs/Sendevorrichtung und den synchronisierten Lesedatenweiterübertragungs/Sendemitteln gesteuert wird; wobei die synchronisierten Lesedatenweiterübertragungs/Sende- und Synchronisationsmittel weiter enthalten: eine Bitsynchronisationseinheit, die in Reihe nach dem seriellen Lesedateneingangsanschluss angeschlossen und zur Abtastung und Bitsynchronisation des seriellen Lesedatenstroms mit dem Referenztaktsignal konfiguriert ist; eine nach der Bitsynchronisationseinheit angeschlossene Ausrichteinheit für geradzahlige/ungeradzahlige Bits, die zur Pufferung der durch die Bitsynchronisationseinheit synchronisierten und abgetasteten seriellen Lesedatensignalen und zur Ausrichtung der seriellen Lesedatensignale synchron mit dem Referenztaktsignal eingerichtet ist; eine nach der Ausrichteinheit für geradzahlige und ungeradzahlige Bits angeschlossene Driftkompensations-FIFO-Einheit, die zur Kompensation einer Phasenverschiebung der in ihren geradzahligen und ungeradzahligen Bits ausgerichteten Lesedatensignale synchron mit dem Referenztaktsignal eingerichtet ist; eine zweite Schaltvorrichtung, die zwischen die Driftkompensations-FIFO-Einheit, die Parallel/Seriell-Wandlereinheit und die Nachentzerrungs-FIR-Einheit des Hauptsignalwegs eingefügt ist und zum Umschalten zwischen den synchronisierten weiterübertragenen Lesedatensignalen und den parallel/seriell gewandelten Lesedatensignalen synchron mit dem Referenztaktsignal und zur Einfügung der parallel/seriell gewandelten Lesedatensignale in den Lesedatensignalstrom eingerichtet ist; die Nachentzerrungs-FIR-Einheit; die 2:1-Serialisiereinheit des Hauptlesesignalwegs; und die erste Schaltvorrichtung.
  24. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 23, bei der die Bitsynchronisationseinheit und die Ausrichteinheit für geradzahlige und ungeradzahlige Bits jeweils zur Zufuhr des durch die Bitsynchronisationseinheit mit dem seriellen Datenstrom vom seriellen Lesedateneingangsanschluss synchronisierten Referenztaktsignals zur nächsten Einheit zusammen mit den jeweils zugeführten Lesedatensignalen eingerichtet sind.
  25. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 23, bei der die Driftkompensations-FIFO-Einheit und die Parallel/Seriell-Wandlereinheit so konfiguriert sind, dass sie zur gleichen Taktdomäne gehören.
  26. Hochgeschwindigkeitsschnittstellenschaltung nach Anspruch 1, bei der die Taktrate des Referenztaktsignals ausgewählt ist aus: der Hälfte, einem Drittel, ein Viertel der Taktrate und der vollen Taktrate eines Speichersystemtakts.
  27. Halbleiterspeicherchip, das einen Speicherkern und eine Hochgeschwindigkeitsschnittstellenschaltung enthält, wobei die Hochgeschwindigkeitsschnittstellenschaltung aufweist: einen ersten Schnittstellenschaltungsabschnitt, der mit einem Schreibdaten-/Befehls- und Adressbus verbindbar ist und enthält; einen seriellen Eingangsanschluss für den Empfang des seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen von einem seriellen Ausgangsanschluss eines entsprechenden ersten Schnittstellenschaltungsabschnitts eines vorangehenden gleichartigen Speicherchips oder von einem seriellen Ausgangsanschluss einer Speichersteuereinheit, wobei der serielle Eingangsanschluss außerdem angeschlossen ist an: einen Schreibdaten-/Befehls- und Adressweiterübertragungs/-Sendeweg, der zur Weiterübertragung des seriellen Stroms aus Schreibdaten-/Befehls- und Adresssignalen an einen seriellen Ausgangsanschluss des Schreibdaten-/Befehls- und Adressweiterübertragungs/-Sendewegs und der mit einem seriellen Eingangsanschluss einer entsprechenden ersten Schnittstellenschaltung eines nächsten gleichartigen Speicherchips verbindbar ist; und einen Hauptschreibsignalweg, der zwischen dem seriellen Eingangsanschluss und einem parallelen Ausgangsanschluss angeordnet ist und der Seriell/Parallel-Wandler- und Synchronisationsmittel zur Seriell/Parallel-Wandlung und Synchronisation der an dem seriellen Eingangsanschluss empfangenen Schreibdaten-/Befehls- und Adresssignale mit einem Referenztaktsignal und für die Zufuhr der seriell/parallel gewandelten und synchronisierten Schreibdaten-/Befehls- und Adresssignale an den parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts und vom parallelen Ausgangsanschluss des ersten Schnittstellenschaltungsabschnitts zum Speicherkern enthält; und einen zweiten Schnittstellenschaltungsabschnitt, der mit einem Lesedatenbus verbindbar ist und enthält: einen parallelen Lesedateneingangsanschluss, der mit dem Speicherkern zum Empfang von parallelen Lesedaten aus dem Speicherkern verbunden ist; einen Seriell-Lesedateneingangsanschluss, der zum Empfang eines seriellen Lesedatenstroms von einem seriellen Lesedatenausgangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitts eines vorangehenden gleichartigen Speicherchips verbunden und zum Weiterübertragen des empfangenen seriellen Lesedatenstroms durch einen Lesedatenweiterübertragungs/Empfängerweg zu einem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts eingerichtet ist; und einen Hauptlesesignalweg, der zwischen dem parallelen Lesedateneingangsanschluss und dem seriellen Lesedatenausgangsanschluss des zweiten Schnittstellenschaltungsabschnitts angeschlossen ist und Mittel zum Einfügen der aus dem Speicherkern gelesenen und an einem parallelen Eingangsanschluss des Hauptlesesignalwegs empfangenen parallel/seriell gewandelten Lesedaten in den seriellen Lesedatenstrom von dem seriellen Lesedateneingangsanschluss und zur Synchronisation des seriellen Lesedatenstroms mit einem Referenztaktsignal und Mittel enthält, um den serialisierten Lesedatenstrom dem seriellen Lesedatenaungangsanschluss zur Verfügung zu stellen, welcher über den Lesedatenbus an einen seriellen Lesedateneingangsanschluss eines entsprechenden zweiten Schnittstellenschaltungsabschnitts eines nächsten gleichartigen Speicherchips oder an einen seriellen Lesedateneingangsanschluss gleicher Steuereinheit der Speichersteuereinheitangeschlossen ist; wobei der erste und zweite Schnittstellenschaltungsabschnitt außerdem einen Referenztaktempfangsanschluss zum Empfang des Referenztaktsignals enthält.
  28. Halbleiterspeicherchip nach Anspruch 27, bei dem der Speicherkern einen dynamischen RAM-Speicherkern aufweist.
  29. Halbleiterspeichersystem, das eine Vielzahl von Halbleiterspeicherchips nach Anspruch 27 enthält, wobei die Halbleiterspeicherchips auf einem Speichermodul in einer Kaskade von Speicherchips mit unterschiedlichen Speicherranks angeordnet und durch einen Schreibdaten-/Befehls- und Adressbus und einen Lesedatenbus und in Punkt-zu-Punkt-Verbindung mit einer Speichersteuereinheit verbunden sind.
  30. Speichersystem nach Anspruch 29, bei dem die Halbleiterspeicherchips und der Schreibdaten-/Befehls- und Adressbus sowie der Lesedatenbus in einer Vorwärtsschleifenarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sind.
  31. Speichersystem nach Anspruch 29, bei dem die Halbleiterspeicherchips und der Schreibdaten-/Befehls- und Adressbus sowie der Lesedatenbus in einer Rückwärtsschleifenarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sind.
  32. Speichersystem nach Anspruch 29, bei dem die Halbleiterspeicherchips und der Schreibdaten-/Befehls- und Adressbus in einer Ringarchitektur auf dem Speichermodul angeordnet und mit der Speichersteuereinheit verbunden sind.
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