CN106294224B - 存储器系统及其存储器实体接口电路 - Google Patents

存储器系统及其存储器实体接口电路 Download PDF

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Abstract

一种存储器系统及其存储器实体接口电路，所述存储器实体接口电路电性连接于存储器控制器以及存储器装置间。存储器实体接口电路包含：时钟产生模块及多个先进先出模块。时钟产生模块产生参考时钟信号以及多个输出相关时钟信号，其中参考时钟信号传送至存储器装置。先进先出模块根据写入相关时钟信号写入存储器控制器传送的输入信息，以及根据输出相关时钟信号其中之一读取输入信息以产生输出信号，并传送至存储器装置，以对存储器装置进行操作，其中写入相关时钟信号根据输出相关时钟信号其中之一分频产生。

Description

存储器系统及其存储器实体接口电路
技术领域
本发明有关于一种存储器技术，且特别是有关于一种存储器系统及其存储器实体接口电路。
背景技术
随着处理器性能不断的攀升，存储器的技术亦需不断随之演进，以在速度上获得提升。以双倍数据率同步动态随机存取存储器(double data Rate synchronous dynamicrandom access memory；DDR SDRAM)为例，目前可支持的速度高达每秒3GMbps。其时钟周期时间(clock cycle time)远小于存储器的实体接口电路的时钟树延迟时间，进而造成实体接口电路设计上的困难。
因此，如何设计一个存储器系统及其存储器实体接口电路，以提升其精准度与操作效率，乃为此一业界亟待解决的问题。
发明内容
本发明的一目的在于提供一种存储器实体接口电路，电性连接于存储器控制器以及存储器装置间。存储器实体接口电路包含：时钟产生模块及多个先进先出模块。时钟产生模块产生参考时钟信号以及多个输出相关时钟信号，其中参考时钟信号传送至存储器装置。先进先出模块根据写入相关时钟信号写入存储器控制器传送的输入信息，以及根据输出相关时钟信号其中之一读取输入信息以产生输出信号，并传送至存储器装置，以对存储器装置进行操作，其中写入相关时钟信号根据输出相关时钟信号其中之一分频产生。
本发明的另一目的在于提供一种存储器系统。存储器系统包含：存储器控制器、存储器装置以及存储器实体接口电路。存储器控制器产生输入信息。存储器实体接口电路电性连接于存储器控制器以及存储器装置间。存储器实体接口电路包含：时钟产生模块及多个先进先出模块。时钟产生模块产生参考时钟信号以及多个输出相关时钟信号，其中参考时钟信号传送至存储器装置。先进先出模块根据写入相关时钟信号写入存储器控制器传送的输入信息，以及根据输出相关时钟信号其中之一读取输入信息以产生输出信号，并传送至存储器装置，以对存储器装置进行操作，其中写入相关时钟信号根据输出相关时钟信号其中之一分频产生。
本发明的优点在于藉由在存储器实体接口电路中设置先进先出模块，可有效地缩短用以传递各信号的时钟树，并可精确地控制此些信号的传递时序，提升存储器装置的操作效率及精确度。
附图说明
第1图为本发明一实施例中，一种存储器系统的方块图；
第2图为本发明一实施例中，存储器实体接口电路的方块图；
第3图为本发明一实施例中，时钟产生模块的方块图；
第4图为本发明一实施例中，原始时钟信号、致能信号、参考时钟信号、控制输出时钟信号、数据输出时钟信号及其他内部信号的波形图；以及
第5图为本发明一实施例中，第一先进先出模块及第三先进先出模块及的示意图。
具体实施方式
请参照第1图。第1图为本发明一实施例中，一种存储器系统1的方块图。存储器系统1包含：存储器控制器10、存储器装置12以及存储器实体接口电路14。
如第1图所示，存储器实体接口电路14电性连接于存储器控制器10以及存储器装置12之间。存储器控制器10透过存储器实体接口电路14传送控制信号C/A，以对存储器装置12进行数据Data的存取。
并且，存储器控制器10更可与系统总线16连接，以与存储器系统1外的其他电路模块进行沟通。举例来说，存储器系统1可设置于一个计算机系统(未绘示)中，以由计算机系统的处理器(未绘示)透过系统总线16存取存储器装置12内储的信息。
于一实施例中，存储器装置12为动态随机存取存储器(dynamic random accessmemory；DRAM)。于一实施例中，存储器装置12为双倍数据率同步动态随机存取存储器(double data Rate synchronous dynamic random access memory；DDR SDRAM)。
请参照第2图。第2图为本发明一实施例中，存储器实体接口电路14的方块图。存储器实体接口电路14包括时钟产生模块200及数个先进先出模块。于本实施例中，先进先出模块包含第一先进先出模块202、第二先进先出模块204以及第三先进先出模块206。
时钟产生模块200产生参考时钟信号PLL_DCK及数个输出相关时钟信号。于本实施例中，输出相关时钟信号包含控制输出时钟信号PLL_DCA以及数据输出时钟信号PLL_DQS。
参考时钟信号PLL_DCK传送至第1图所绘示的存储器装置12成为参考时钟信号DCK，以使存储器装置12根据参考时钟信号DCK运作。
第一先进先出模块202根据写入相关时钟信号PLL_PHY写入第1图的存储器控制器10所传送的控制信息c/a并予以暂存。于一实施例中，第一先进先出模块202系藉由端口WCLK接收写入相关时钟信号PLL_PHY，以做为将控制信息c/a写入的参考时钟。第一先进先出模块202进一步自端口DIN接收控制信息c/a，以写入至第一先进先出模块202内部包含的储存单元(未绘示)。
于一实施例中，写入相关时钟信号PLL_PHY是根据控制输出时钟信号PLL_DCA所产生。于一实施例中，存储器实体接口电路14还包含分频模块208，用以接收控制输出时钟信号PLL_DCA，以进行分频并产生写入相关时钟信号PLL_PHY。
需注意的是，于其他实施例中，分频模块208亦可能设置以根据参考时钟信号PLL_DCK、数据输出时钟信号PLL_DQS或其他可能的时钟信号进行分频，以达到产生相关时钟信号PLL_PHY的功效，不限于由控制输出时钟信号PLL_DCA产生。
于不同的实施例中，分频模块208可依实际需求，对控制输出时钟信号PLL_DCA的频率除以1(即相当于原频率)、除以2、除以4或是除以其他倍数来产生写入相关时钟信号PLL_PHY。
藉由分频的方式，第一先进先出模块202内部大多数的逻辑单元可选择性地在与存储器装置12相同的频率下运作，亦或在较低的频率下运作。
于一实施例中，第一先进先出模块202藉由端口RCLK接收控制输出时钟信号PLL_DCA。接着，第一先进先出模块202根据控制输出时钟信号PLL_DCA读取控制信息c/a，并自端口DOUT产生控制信号C/A，并传送至第1图所绘示的存储器装置12。于一实施例中，控制信号C/A包含指令及地址，并据以对存储器装置12进行存取。于一实施例中，存储器装置12可根据前述的参考时钟信号DCK对控制信号C/A进行取样，以依其时钟读取正确的指令及地址。
于一实施例中，存储器实体接口电路14还包含延迟锁定回路(digital lockedloop；DLL)210，用以对数据输出时钟信号PLL_DQS进行相移，以产生不同相位的第一数据输出时钟信号PLL_DQS1以及第二数据输出时钟信号PLL_DQS2。
第二先进先出模块204根据写入相关时钟信号PLL_PHY写入第1图的存储器控制器10所传送的数据致能信息Data Enable并予以暂存。于一实施例中，第二先进先出模块204系藉由端口WCLK接收写入相关时钟信号PLL_PHY，以做为将数据致能信息Data Enable写入的参考时钟。第二先进先出模块204进一步自端口DIN接收数据致能信息Data Enable，以写入至第二先进先出模块204内部包含的储存单元(未绘示)。
于一实施例中，第二先进先出模块204藉由端口RCLK接收第一数据输出时钟信号PLL_DQS1。接着，第二先进先出模块204根据第一数据输出时钟信号PLL_DQS1读取数据致能信息Data Enable，并自端口DOUT产生数据闪控信号DQS，并传送至第1图所绘示的存储器装置12。
第三先进先出模块206根据写入相关时钟信号PLL_PHY写入第1图的存储器控制器10所传送的数据信息Data并予以暂存。于一实施例中，第三先进先出模块206系藉由端口WCLK接收写入相关时钟信号PLL_PHY，以做为将数据信息Data写入的参考时钟。第三先进先出模块206进一步自端口DIN接收数据信息Data，以写入至第三先进先出模块206内部包含的储存单元(未绘示)。
于一实施例中，第三先进先出模块206藉由端口RCLK接收第二数据输出时钟信号PLL_DQS2。接着，第三先进先出模块206根据第二数据输出时钟信号PLL_DQS2读取数据信息Data，并自端口DOUT产生数据信号DQ，并传送至第1图所绘示的存储器装置12。存储器装置12将可根据数据闪控信号DQS接收数据信号DQ。
于一实施例中，存储器实体接口电路14还包含时钟树B1、B2、B3及B4。其中，时钟树B1连接于时钟产生模块200以及存储器装置12间，以传送参考时钟信号DCK。时钟树B2实际上连接于第一先进先出模块202、时钟产生模块200以及存储器装置12间，为传送控制输出时钟信号PLL_DCA以及控制信号C/A的路径。然而，为便于说明，在第2图中仅范例性地将时钟树B2绘示于第一先进先出模块202和时钟产生模块200之间。
时钟树B3实际上连接于第二先进先出模块204、时钟产生模块200以及存储器装置12间，为传送第一数据输出时钟信号PLL_DQS1以及数据闪控信号DQS的路径。时钟树B4实际上连接于第三先进先出模块206、时钟产生模块200以及存储器装置12间，为传送第二数据输出时钟信号PLL_DQS2以及数据信号DQ的路径。然而，为便于说明，在第2图中仅范例性地将时钟树B3及B4绘示于第二先进先出模块204、第三先进先出模块206和时钟产生模块200之间。
藉由第一先进先出模块202、第二先进先出模块204以及第三先进先出模块206的设置，上述的时钟树B2、B3及B4的长度可大幅缩短。于一实施例中，上述的时钟树B1、B2、B3及B4系为互相平衡。亦即信号经过时钟树B1、B2、B3及B4的时间延迟大致相等。
因此，由上述说明可知，第一至第三先进先出模块202、204及206可有效地缩短用以传递各信号的时钟树，提升存储器装置12的操作效率。
并且，第一至第三先进先出模块202、204及206可根据相同的写入相关时钟信号PLL_PHY同步写入相关的输入信息，且此写入相关时钟信号PLL_PHY可经由控制输出时钟信号PLL_DCA或其他时钟信号降频而来，使第一至第三先进先出模块202、204及206内部大多数组件可运作于较低的频率，将使自动布局绕线的时序容易收敛。
此外，第一至第三先进先出模块202、204及206所输出的信号则可依不同的输出相关时钟信号进行输出，在时序上的调整较为弹性。
请同时参照第3图。第3图为本发明一实施例中，时钟产生模块200的方块图。
时钟产生模块200包含时钟产生单元30以及数个时钟输出单元32、34及36。其中，时钟产生单元30产生原始时钟信号PLL_CLK。时钟输出单元32、34及36分别根据原始时钟信号PLL_CLK以及致能信号CLK_EN，产生参考时钟信号PLL_DCK、控制输出时钟信号PLL_DCA以及数据输出时钟信号PLL_DQS。
请同时参照第4图。第4图为本发明一实施例中，原始时钟信号PLL_CLK、致能信号CLK_EN、参考时钟信号PLL_DCK、控制输出时钟信号PLL_DCA、数据输出时钟信号PLL_DQS及其他内部信号的波形图。
时钟输出单元32包含相位内插单元320、同步致能单元322及突波消除单元324。其中，相位内插单元320对原始时钟信号PLL_CLK进行相移，以产生相移后时钟信号PH_DCK。于本实施例中，相移后时钟信号PH_DCK系相对原始时钟信号PLL_CLK相移了90度。
同步致能单元322根据致能信号CLK_EN以及相移后时钟信号PH_DCK产生同步致能信号EN_DCK。需注意的是，于本实施例中，致能信号CLK_EN系可由时钟产生模块200包含的致能开关38产生。于一实施例中，在同步致能单元322接收到致能信号CLK_EN后，是对应相移后时钟信号PH_DCK的一周期内的波形负缘起始产生同步致能信号EN_DCK。
突波消除单元324根据同步致能信号EN_DCK导通以输出相移后时钟信号PH_DCK做为参考时钟信号PLL_DCK。
时钟输出单元34包含相位内插单元340、同步致能单元342及突波消除单元344。其中，相位内插单元340对原始时钟信号PLL_CLK进行相移，以产生相移后时钟信号PH_DCA。于本实施例中，相移后时钟信号PH_DCA系相对原始时钟信号PLL_CLK相移了0度。亦即相移后时钟信号PH_DCA实际上与原始时钟信号PLL_CLK同相。
同步致能单元342根据致能信号CLK_EN以及相移后时钟信号PH_DCA产生同步致能信号EN_DCA。于一实施例中，在同步致能单元342接收到致能信号CLK_EN后，是对应相移后时钟信号PH_DCA的一周期内的波形负缘起始产生同步致能信号EN_DCA。
突波消除单元344根据同步致能信号EN_DCA导通以输出相移后时钟信号PH_DCA做为控制输出时钟信号PLL_DCA。
时钟输出单元36包含相位内插单元360、同步致能单元362及突波消除单元364。其中，相位内插单元360对原始时钟信号PLL_CLK进行相移，以产生相移后时钟信号PH_DQS。于本实施例中，相移后时钟信号PH_DQS系相对原始时钟信号PLL_CLK相移了270度。
同步致能单元362根据致能信号CLK_EN以及相移后时钟信号PH_DQS产生同步致能信号EN_DQS。于一实施例中，在同步致能单元362接收到致能信号CLK_EN后，是对应相移后时钟信号PH_DQS的一周期内的波形负缘起始产生同步致能信号EN_DQS。
突波消除单元364根据同步致能信号EN_DQS导通以输出相移后时钟信号PH_DQS做为数据输出时钟信号PLL_DQS。
于一实施例中，对应于相移后时钟信号PH_DCA以及相移后时钟信号PH_DQS的同步致能单元342及362，于同一周期内，例如第4图绘示的周期40中，产生同步致能信号EN_DCA及EN_DQS。因此，控制输出时钟信号PLL_DCA以及数据输出时钟信号PLL_DQS将可在同一周期内产生，避免时序不一致时，无法使后续控制信号C/A的指令精确地存取数据信号DQ的缺点。
因此，本发明的优点在于藉由在存储器实体接口电路14中设置时钟产生模块200，可精确地控制各信号的传递时序，提升存储器装置12的精确度。
请参照第5图。第5图为本发明一实施例中，第一先进先出模块202及第三先进先出模块及206的示意图。
于一实施例中，第一先进先出模块202及第三先进先出模块206可配置以彼此间隔一默认延迟时间输出对应的控制信号C/A及数据信号DQ。以第5图绘示的为例，第一先进先出模块202及第三先进先出模块及206可配置以使数据信号DQ的输出时间比控制信号C/A晚三个时序。因此，第一先进先出模块202在将要输出第四笔的控制信号C/A时，第三先进先出模块206才将要输出第一笔的数据信号DQ。
因此，本发明的存储器实体接口电路14可在不同的信号的输出时序上，进行更为弹性的调整，以符合存储器装置12的需求。
虽然本案内容已以实施方式揭露如上，然其并非用以限定本案内容，任何熟习此技艺者，在不脱离本案内容的精神和范围内，当可作各种更动与润饰，因此本案内容的保护范围当视后附的申请专利范围所界定者为准。
【符号说明】
1：存储器系统 10：存储器控制器
12：存储器装置 14：存储器实体接口电路
200：时钟产生模块 202：第一先进先出模块
204：第二先进先出模块 206：第三先进先出模块
208：分频模块 210：延迟锁定回路
30：时钟产生单元 32、34、36：时钟输出单元
320、340、360：相位内插单元 322、342、362：同步致能单元
324、344、364：突波消除单元 38：致能开关。

Claims (20)

1.一种存储器实体接口电路，电性连接于一存储器控制器以及一存储器装置间，该存储器实体接口电路包含：
一时钟产生模块，用以产生一参考时钟信号以及多个输出相关时钟信号，其中该参考时钟信号传送至一存储器装置；
多个先进先出模块，用以根据一写入相关时钟信号写入该存储器控制器传送的一输入信息，以及根据所述输出相关时钟信号其中之一读取该输入信息以产生一输出信号，并传送至该存储器装置，以对该存储器装置进行操作，其中该写入相关时钟信号根据所述输出相关时钟信号其中之一分频产生。
2.根据权利要求1所述的存储器实体接口电路，还包含一分频模块，用以接收所述输出相关时钟信号其中之一进行分频并产生该写入相关时钟信号。
3.根据权利要求1所述的存储器实体接口电路，其中所述输出相关时钟信号包含一控制输出时钟信号，所述先进先出模块包含一第一先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一控制信息，以根据该控制输出时钟信号读取该控制信息以产生一控制信号，并传送至该存储器装置。
4.根据权利要求3所述的存储器实体接口电路，其中该控制信号为一指令及一地址。
5.根据权利要求1所述的存储器实体接口电路，其中所述输出相关时钟信号包含一数据输出时钟信号，该存储器实体接口电路还包含一延迟锁定回路，用以对该数据输出时钟信号进行相移以产生不同相位的一第一数据输出时钟信号以及一第二数据输出时钟信号；
所述先进先出模块包含一第二先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一数据致能信息，以根据该第一数据输出时钟信号读取该数据致能信息以产生一数据闪控信号，并传送至该存储器装置；以及
所述先进先出模块包含一第三先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一数据信息，以及根据该第二数据输出时钟信号读取该数据信息产生一数据信号，并传送至该存储器装置，以使该存储器装置根据该数据闪控信号接收该数据信号。
6.根据权利要求1所述的存储器实体接口电路，还包含：
一第一时钟树，连接于该时钟产生模块以及该存储器装置间，以传送该参考时钟信号；以及
多个第二时钟树，各对应连接于所述先进先出模块其中之一，以及该时钟产生模块及该存储器装置间，分别为用以传送所述输出相关时钟信号其中之一以及该输出信号的路径；
其中该第一时钟树以及所述第二时钟树互相平衡。
7.根据权利要求1所述的存储器实体接口电路，其中该时钟产生模块还包含：
一时钟产生单元，用以产生一原始时钟信号；
多个时钟输出单元，各包含：
一相位内插单元，用以对该原始时钟信号进行相移，以产生一相移后时钟信号；
一同步致能单元，用以根据一致能信号以及该相移后时钟信号产生一同步致能信号；以及
一突波消除单元，用以根据该同步致能信号导通以输出该相移后时钟信号做为所述输出相关时钟信号及该参考时钟信号其中之一。
8.根据权利要求7所述的存储器实体接口电路，其中所述时钟输出单元各包含的该同步致能单元于接收到该致能信号后，以对应该相移后时钟信号的一周期内的一波形负缘起始产生该同步致能信号。
9.根据权利要求7所述的存储器实体接口电路，其中对应产生所述输出相关时钟信号的所述时钟输出单元各包含的该同步致能单元，于同一周期内产生该同步致能信号。
10.根据权利要求1所述的存储器实体接口电路，其中至少二个所述先进先出模块配置以彼此间隔一默认延迟时间输出对应的该输出信号。
11.一种存储器系统，包含：
一存储器控制器；
一存储器装置；以及
一存储器实体接口电路，电性连接于该存储器控制器以及该存储器装置间，该存储器实体接口电路包含：
一时钟产生模块，用以产生一参考时钟信号以及多个输出相关时钟信号，其中该参考时钟信号传送至一存储器装置；
多个先进先出模块，用以根据一写入相关时钟信号写入该存储器控制器传送的一输入信息，以及根据所述输出相关时钟信号其中之一读取该输入信息以产生一输出信号，并传送至该存储器装置，以对该存储器装置进行操作，其中该写入相关时钟信号根据所述输出相关时钟信号其中之一分频产生。
12.根据权利要求11所述的存储器系统，该存储器实体接口电路还包含一分频模块，用以接收所述输出相关时钟信号其中之一进行分频并产生该写入相关时钟信号。
13.根据权利要求11所述的存储器系统，其中所述输出相关时钟信号包含一控制输出时钟信号，所述先进先出模块包含一第一先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一控制信息，以根据该控制输出时钟信号读取该控制信息以产生一控制信号，并传送至该存储器装置。
14.根据权利要求13所述的存储器系统，其中该控制信号为一指令及一地址。
15.根据权利要求11所述的存储器系统，其中所述输出相关时钟信号包含一数据输出时钟信号，该存储器实体接口电路还包含一延迟锁定回路，用以对该数据输出时钟信号进行相移以产生不同相位的一第一数据输出时钟信号以及一第二数据输出时钟信号；
所述先进先出模块包含一第二先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一数据致能信息，以根据该第一数据输出时钟信号读取该数据致能信息以产生一数据闪控信号，并传送至该存储器装置；以及
所述先进先出模块包含一第三先进先出模块，用以根据该写入相关时钟信号写入该存储器控制器传送的一数据信息，以及根据该第二数据输出时钟信号读取该数据信息产生一数据信号，并传送至该存储器装置，以使该存储器装置根据该数据闪控信号接收该数据信号。
16.根据权利要求11所述的存储器系统，其中该存储器实体接口电路还包含：
一第一时钟树，连接于该时钟产生模块以及该存储器装置间，以传送该参考时钟信号；以及
多个第二时钟树，各对应连接于所述先进先出模块其中之一，以及该时钟产生模块及该存储器装置间，分别用以传送所述输出相关时钟信号其中之一以及该输出信号；
其中该第一时钟树以及所述第二时钟树互相平衡。
17.根据权利要求11所述的存储器系统，其中该时钟产生模块还包含：
一时钟产生单元，用以产生一原始时钟信号；
多个时钟输出单元，各包含：
一相位内插单元，用以对该原始时钟信号进行相移，以产生一相移后时钟信号；
一同步致能单元，用以根据一致能信号以及该相移后时钟信号产生一同步致能信号；以及
一突波消除单元，用以根据该同步致能信号导通以输出该相移后时钟信号做为所述输出相关时钟信号及该参考时钟信号其中之一。
18.根据权利要求17所述的存储器系统，其中所述时钟输出单元各包含的该同步致能单元于接收到该致能信号后，以对应该相移后时钟信号的一周期内的一波形负缘起始产生该同步致能信号。
19.根据权利要求17所述的存储器系统，其中对应产生所述输出相关时钟信号的所述时钟输出单元各包含的该同步致能单元，于同一周期内产生该同步致能信号。
20.根据权利要求11所述的存储器系统，其中至少二个所述先进先出模块配置以彼此间隔一默认延迟时间输出对应的该输出信号。
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