CN117198363B - 双数据率同步动态随机存储系统及方法、设备及存储介质 - Google Patents
双数据率同步动态随机存储系统及方法、设备及存储介质 Download PDFInfo
- Publication number
- CN117198363B CN117198363B CN202311466538.7A CN202311466538A CN117198363B CN 117198363 B CN117198363 B CN 117198363B CN 202311466538 A CN202311466538 A CN 202311466538A CN 117198363 B CN117198363 B CN 117198363B
- Authority
- CN
- China
- Prior art keywords
- ddr
- clock
- clock domain
- physical layer
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 31
- 230000009977 dual effect Effects 0.000 title claims description 20
- 239000002245 particle Substances 0.000 claims abstract description 18
- 238000004891 communication Methods 0.000 claims description 18
- 239000008187 granular material Substances 0.000 claims description 14
- 238000004590 computer program Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000008451 emotion Effects 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
本公开提供一种双数据率同步动态随机存储系统及方法、设备及存储介质，所述系统包括DDR控制器、DDR物理层和DRAM存储颗粒，其中，所述DDR物理层通过DFI接口与所述DDR控制器连接并且通过DRAM接口与所述DRAM存储颗粒连接，所述DDR物理层包括第一时钟域模块，所述第一时钟域模块与所述DDR控制器的时钟频率相同，在DDR物理层的DFI接口设置异步FIFO模块，所述异步FIFO模块用于同步所述DDR控制器与所述DDR物理层之间的DFI信号，使DDR控制器与所述DDR物理层的时钟域相互独立，无需同步DDR控制器与DDR物理层之间的时钟域，能够低成本解决DDR子系统的时钟域同步问题。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种双数据率同步动态随机存储系统及方法、设备及存储介质。
背景技术
随着大数据和人工智能的广泛应用，为了高效处理海量数据，越来越多的片上系统(SOC)芯片集成有DDR子系统以减少内存延迟。在DDR子系统中，需要同步DDR控制器与DDR物理层的时钟域以及DDR物理层内部不同的时钟域。
相关技术中，在DDR物理层内部不同的时钟域之间设置De-skew 锁相环，能够平衡DDR物理层内部不同时钟域的时钟树，从而很容易在高频率下实现不同工艺角（PVTcorner）下对不同时钟域之间的路径的时序收敛。
然而，由于De-skew锁相环的电路比较复杂，所以DDR物理层内部不同的时钟域的同步，实现难度和成本都比较高。
发明内容
为了解决上述技术问题或者至少部分地解决上述技术问题，本公开的实施例提供了一种双数据率同步动态随机存储系统及方法、设备及存储介质。
第一方面，本公开的实施例提供了一种双数据率同步动态随机存储系统，所述系统包括DDR控制器、DDR物理层和DRAM存储颗粒，其中，所述DDR物理层通过DFI接口与所述DDR控制器连接并且通过DRAM接口与所述DRAM存储颗粒连接，所述DDR物理层包括第一时钟域模块，所述第一时钟域模块与所述DDR控制器的时钟频率相同，在DDR物理层的DFI接口设置异步FIFO模块，所述异步FIFO模块用于同步所述DDR控制器与所述DDR物理层之间的DFI信号。
在一种可能的实施方式中，所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，
其中，所述第一异步FIFO单元，用于同步所述DDR控制器到所述DDR物理层的DFI信号；所述第二异步FIFO单元，用于同步所述DDR物理层到所述DDR控制器的DFI信号。
在一种可能的实施方式中，所述DDR物理层包括第二时钟域模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同，其中，
所述第一时钟域模块，用于将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
所述第二时钟域模块，用于将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
在一种可能的实施方式中，所述DDR物理层包括时钟树平衡模块，其中，
时钟树平衡模块，用于对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步。
在一种可能的实施方式中，所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号，分别按照预设时钟频率对同一锁相环信号进行分频得到。
第二方面，本公开的实施例提供了一种双数据率同步动态随机存储方法，应用于上述的双数据率同步动态随机存储系统，所述方法包括：
通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号。
在一种可能的实施方式中，所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，所述通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号，包括：
通过所述第一异步FIFO单元同步所述DDR控制器到所述DDR物理层的DFI信号；
通过所述第二异步FIFO单元同步所述DDR物理层到所述DDR控制器的DFI信号。
在一种可能的实施方式中，所述DDR物理层包括第二时钟域模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同，其中，所述方法还包括：
通过所述第一时钟域模块将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
通过所述第二时钟域模块将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
在一种可能的实施方式中，所述DDR物理层包括时钟树平衡模块，所述方法还包括：
通过时钟树平衡模块对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步。
在一种可能的实施方式中，所述方法还包括：
分别按照预设时钟频率对同一锁相环信号进行分频，得到所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号。
第三方面，本公开的实施例提供了一种电子设备，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，处理器、通信接口和存储器通过通信总线完成相互间的通信；
存储器，用于存放计算机程序；
处理器，用于执行存储器上所存放的程序时，实现上述的双数据率同步动态随机存储方法。
第四方面，本公开的实施例提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现上述的双数据率同步动态随机存储方法。
本公开实施例提供的上述技术方案与现有技术相比至少具有如下优点的部分或全部：
本公开实施例所述的双数据率同步动态随机存储系统，包括DDR控制器、DDR物理层和DRAM存储颗粒，其中，所述DDR物理层通过DFI接口与所述DDR控制器连接并且通过DRAM接口与所述DRAM存储颗粒连接，所述DDR物理层包括第一时钟域模块，所述第一时钟域模块与所述DDR控制器的时钟频率相同，在DDR物理层的DFI接口设置异步FIFO模块，所述异步FIFO模块用于同步所述DDR控制器与所述DDR物理层之间的DFI信号，使DDR控制器与所述DDR物理层的时钟域相互独立，无需同步DDR控制器与DDR物理层之间的时钟域，能够低成本解决DDR子系统的时钟域同步问题。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了根据本公开实施例的双数据率同步动态随机存储系统结构框图；
图2示意性示出了根据本公开实施例的双数据率同步动态随机存储方法流程示意图；
图3示意性示出了根据本公开另一实施例的双数据率同步动态随机存储方法流程示意图；
图4示意性示出了根据本公开实施例的电子设备的结构框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
参见图1，本公开的实施例提供了一种双数据率同步动态随机存储系统，包括：
所述系统包括DDR控制器、DDR物理层和DRAM存储颗粒，其中，所述DDR物理层通过DFI接口与所述DDR控制器连接并且通过DRAM接口与所述DRAM存储颗粒连接，所述DDR物理层包括第一时钟域模块，所述第一时钟域模块与所述DDR控制器的时钟频率相同，在DDR物理层的DFI接口设置异步FIFO（First Input First Output，先进先出）模块，所述异步FIFO模块用于同步所述DDR控制器与所述DDR物理层之间的DFI信号。
在本实施例中，DFI 为一种接口协议，用于定义在 DRAM （Dynamic RandomAccess Memory，动态随机存取内存）设备之间以及微控制器和 DDR物理层之间传输控制信息和数据。
在本实施例中，所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，
其中，所述第一异步FIFO单元，用于同步所述DDR控制器到所述DDR物理层的DFI信号；所述第二异步FIFO单元，用于同步所述DDR物理层到所述DDR控制器的DFI信号。
在本实施例中，可以通过所述第一异步FIFO单元的写控制端将DDR控制器时钟域的DFI信号写入第一异步FIFO单元中，并在所述DDR物理层时钟域中通过所述第一异步FIFO单元的读控制端读取第一异步FIFO单元中的DFI信号。
在本实施例中，可以通过所述第二异步FIFO单元的写控制端将DDR物理层时钟域的DFI信号写入第二异步FIFO单元中，并在所述DDR控制器时钟域中通过所述第二异步FIFO单元的读控制端读取第二异步FIFO单元中的DFI信号。
在本实施例中，所述DDR物理层包括第二时钟域模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同，其中，
所述第一时钟域模块，用于将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
所述第二时钟域模块，用于将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
在本实施例中，因为有了第一异步FIFO单元和第二异步FIFO单元，并且异步FIFO单元的写时钟域和读时钟域完全独立，所以整个DDR系统中，DDR控制器的数字逻辑电路和DDR物理层的数字逻辑电路相互之间没有时序检查路径，省去了DDR控制器与DDR物理层之间的时钟树平衡，整个DDR系统只需要DDR物理层内部做时钟树平衡即可，由于DDR物理层的数字逻辑电路规模比DDR控制器小很多，只对DDR物理层内部不同时钟域的数字逻辑电路做时钟树平衡，与现有技术中对整个DDR系统的所有数字逻辑电路做时钟树平衡会容易很多。
在本实施例中，所述DDR物理层包括时钟树平衡模块，其中，
时钟树平衡模块，用于对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步。
在本实施例中，所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号，分别按照预设时钟频率对同一锁相环信号进行分频得到。
在图1中，以DDR控制器的时钟域为1x时钟域，DRAM存储颗粒的时钟域为2x时钟域为例，说明对同一锁相环信号的分频过程：可以对同一锁相环信号进行四分频，得到DDR控制器和第一时钟域模块的时钟信号，对同一锁相环信号进行二分频，得到第二时钟域模块的时钟信号。为了降低双数据率同步动态随机存储系统的功耗和更容易实现时序收敛，可以使DDR控制器和PHY的绝大部分数字电路工作在1x时钟域，该时钟域的时钟频率只有DRAM存储颗粒时钟频率的一半。
在图1中，用F代表DRAM存储颗粒的时钟频率，那么，锁相环输出的时钟频率为2F，1x时钟域的频率为F/2，2x时钟域的频率为F。因为DDR控制器的1x时钟域的数字逻辑很多，DDR控制器的1x时钟的时钟树会比较长，DDR物理层的1x时钟域的数字逻辑较少，DDR物理层的1x时钟域的时钟树会比较短，所以DDR物理层的1x时钟域和DDR控制器的1x时钟域的时钟树需要做平衡，由于DDR物理层与DDR控制器之间设置了第一异步FIFO单元和第二异步FIFO单元，并且异步FIFO单元的写时钟域和读时钟域完全独立，所以DDR控制器与DDR物理层之间无需做时钟树平衡，整个DDR系统只需要DDR物理层内部做时钟树平衡，由于DDR物理层的数字逻辑电路规模比DDR控制器小很多，只对DDR物理层内部不同时钟域的数字逻辑电路做时钟树平衡，与现有技术中对整个DDR系统中DDR控制器与DDR物理层以及DDR物理层内部的所有数字逻辑电路做时钟树平衡相比，大大减少工作量。
在本实施例中，对DDR物理层内部不同时钟域的数字逻辑电路做时钟树平衡中，由于DDR物理层的1x时钟域的时钟树比DDR控制器的1x时钟树小很多，所以DDR物理层很容易在高频率下实现不同工艺角（PVT corner）下对1x和2x这两个时钟域之间的路径的时序收敛。
参见图2，本公开的实施例提供了一种双数据率同步动态随机存储方法，应用于上述的双数据率同步动态随机存储系统，所述方法包括：
S1，通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号。
参见图3，在本实施例，步骤S1中，所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，所述通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号，包括：
S11，通过所述第一异步FIFO单元同步所述DDR控制器到所述DDR物理层的DFI信号；
S12，通过所述第二异步FIFO单元同步所述DDR物理层到所述DDR控制器的DFI信号。
在本实施例，步骤S11中，所述通过所述第一异步FIFO单元同步所述DDR控制器到所述DDR物理层的DFI信号，包括：
通过所述第一异步FIFO单元的写控制端将DDR控制器时钟域的DFI信号写入第一异步FIFO单元中，并在所述DDR物理层时钟域中通过所述第一异步FIFO单元的读控制端读取第一异步FIFO单元中的DFI信号。
在本实施例，步骤S12中，所述通过所述第二异步FIFO单元同步所述DDR物理层到所述DDR控制器的DFI信号，包括：
通过所述第二异步FIFO单元的写控制端将DDR物理层时钟域的DFI信号写入第二异步FIFO单元中，并在所述DDR控制器时钟域中通过所述第二异步FIFO单元的读控制端读取第二异步FIFO单元中的DFI信号。
在本实施例中，所述DDR物理层包括第二时钟域模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同，其中，所述方法还包括：
通过所述第一时钟域模块将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
通过所述第二时钟域模块将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
在本实施例中，因为有了第一异步FIFO单元和第二异步FIFO单元，并且异步FIFO单元的写时钟域和读时钟域完全独立，所以整个DDR系统中，DDR控制器的数字逻辑电路和DDR物理层的数字逻辑电路相互之间没有时序检查路径，省去了DDR控制器与DDR物理层之间的时钟树平衡，整个DDR系统只需要DDR物理层内部做时钟树平衡即可，由于DDR物理层的数字逻辑电路规模比DDR控制器小很多，只对DDR物理层内部不同时钟域的数字逻辑电路做时钟树平衡，与现有技术中对整个DDR系统的所有数字逻辑电路做时钟树平衡会容易很多。
在本实施例中，所述DDR物理层包括时钟树平衡模块，所述方法还包括：
通过时钟树平衡模块对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步。
在本实施例中，所述方法还包括：
分别按照预设时钟频率对同一锁相环信号进行分频，得到所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号。
以DDR控制器的时钟域为1x时钟域，DRAM存储颗粒的时钟域为2x时钟域为例，说明对同一锁相环信号的分频过程：可以对同一锁相环信号进行四分频，得到DDR控制器和第一时钟域模块的时钟信号，对同一锁相环信号进行二分频，得到第二时钟域模块的时钟信号。为了降低双数据率同步动态随机存储系统的功耗和更容易实现时序收敛，可以使DDR控制器和PHY的绝大部分数字电路工作在1x时钟域，该时钟域的时钟频率只有DRAM存储颗粒时钟频率的一半。
参见图4，本公开的实施例提供的电子设备，包括处理器1110、通信接口1120、存储器1130和通信总线1140，其中，处理器1110，通信接口1120，存储器1130通过通信总线1140完成相互间的通信；
存储器1130，用于存放计算机程序；
处理器1110，用于执行存储器1130上所存放的程序时，实现如下所示双数据率同步动态随机存储方法：
通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号。
上述的通信总线1140可以是外设部件互连标准(Peripheral ComponentInterconnect，简称PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，简称EISA)总线等。该通信总线1140可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
通信接口1120用于上述电子设备与其他设备之间的通信。
存储器1130可以包括随机存取存储器(Random Access Memory，简称RAM)，也可以包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。可选的，存储器1130还可以是至少一个位于远离前述处理器1110的存储装置。
上述的处理器1110可以是通用处理器，包括中央处理器(Central ProcessingUnit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
本公开的实施例还提供了一种计算机可读存储介质。上述计算机可读存储介质上存储有计算机程序，上述计算机程序被处理器执行时实现如上所述双数据率同步动态随机存储方法。
该计算机可读存储介质可以是上述实施例中描述的设备/装置中所包含的；也可以是单独存在，而未装配入该设备/装置中。上述计算机可读存储介质承载有一个或者多个程序，当上述一个或者多个程序被执行时，实现根据本公开实施例的基于原始音频波形的端到端的语音伪装情绪检测方法。
根据本公开的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质，例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、便携式紧凑磁盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本公开的具体实施方式，使本领域技术人员能够理解或实现本公开。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本公开的精神或范围的情况下，在其它实施例中实现。因此，本公开将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种双数据率同步动态随机存储系统，其特征在于，所述系统包括DDR控制器、DDR物理层和DRAM存储颗粒，其中，所述DDR物理层通过DFI接口与所述DDR控制器连接并且通过DRAM接口与所述DRAM存储颗粒连接，所述DDR物理层包括第一时钟域模块，所述第一时钟域模块与所述DDR控制器的时钟频率相同，在DDR物理层的DFI接口设置异步FIFO模块，所述异步FIFO模块用于同步所述DDR控制器与所述DDR物理层之间的DFI信号；所述DDR物理层包括第二时钟域模块和时钟树平衡模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同；所述时钟树平衡模块，用于对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步；所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号，分别按照预设时钟频率对同一锁相环信号进行分频得到；所述DDR控制器的1x时钟域和所述DDR物理层的1x时钟域同源且同频，从同一个PLL分频得到；
所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，
其中，所述第一异步FIFO单元，用于同步所述DDR控制器到所述DDR物理层的DFI信号；所述第二异步FIFO单元，用于同步所述DDR物理层到所述DDR控制器的DFI信号；
所述第一时钟域模块，用于将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
所述第二时钟域模块，用于将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
2.一种双数据率同步动态随机存储方法，其特征在于，应用于根据权利要求1所述的双数据率同步动态随机存储系统，所述方法包括：
通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号。
3.根据权利要求2所述的方法，其特征在于，所述异步FIFO模块包括第一异步FIFO单元和第二异步FIFO单元，所述通过在DDR物理层的DFI接口设置的异步FIFO模块同步所述DDR控制器与所述DDR物理层之间的DFI信号，包括：
通过所述第一异步FIFO单元同步所述DDR控制器到所述DDR物理层的DFI信号；
通过所述第二异步FIFO单元同步所述DDR物理层到所述DDR控制器的DFI信号。
4.根据权利要求3所述的方法，其特征在于，所述DDR物理层包括第二时钟域模块，所述第二时钟域模块与所述第一时钟域模块的时钟频率不同，所述第二时钟域模块与所述DRAM存储颗粒的时钟频率相同，其中，所述方法还包括：
通过所述第一时钟域模块将所述DDR控制器发过来的数据转换成符合DRAM接口的信号发送至所述DRAM存储颗粒；
通过所述第二时钟域模块将所述DRAM存储颗粒发过来的数据转换成符合DFI接口的信号发送至所述DDR控制器。
5.根据权利要求4所述的方法，其特征在于，所述DDR物理层包括时钟树平衡模块，所述方法还包括：
通过时钟树平衡模块对所述第一时钟域模块与所述第二时钟域模块的时钟树进行平衡，确保所述第一时钟域模块与所述第二时钟域模块中信号的时钟同步。
6.根据权利要求4所述的方法，其特征在于，所述方法还包括：
分别按照预设时钟频率对同一锁相环信号进行分频，得到所述DDR控制器、所述第一时钟域模块与所述第二时钟域模块的时钟信号。
7.一种电子设备，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，处理器、通信接口和存储器通过通信总线完成相互间的通信；
存储器，用于存放计算机程序；
处理器，用于执行存储器上所存放的程序时，实现权利要求2-6中任一项所述的双数据率同步动态随机存储方法。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求2-6中任一项所述的双数据率同步动态随机存储方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311466538.7A CN117198363B (zh) | 2023-11-07 | 2023-11-07 | 双数据率同步动态随机存储系统及方法、设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311466538.7A CN117198363B (zh) | 2023-11-07 | 2023-11-07 | 双数据率同步动态随机存储系统及方法、设备及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117198363A CN117198363A (zh) | 2023-12-08 |
| CN117198363B true CN117198363B (zh) | 2024-03-15 |
Family
ID=89005652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311466538.7A Active CN117198363B (zh) | 2023-11-07 | 2023-11-07 | 双数据率同步动态随机存储系统及方法、设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117198363B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7107393B1 (en) * | 2003-03-28 | 2006-09-12 | Xilinx, Inc. | Systems and method for transferring data asynchronously between clock domains |
| KR20110026563A (ko) * | 2009-09-08 | 2011-03-16 | (주)에이젯 | 메모리 모듈의 공급 전압 조절 장치 및 그 방법 |
| CN105183423A (zh) * | 2015-09-02 | 2015-12-23 | 青岛中星微电子有限公司 | 一种跨时钟域异步数据处理方法和装置 |
| CN114448910A (zh) * | 2022-04-11 | 2022-05-06 | 广州世炬网络科技有限公司 | 5g基站的转发方法、5g基站系统 |
| CN114900484A (zh) * | 2022-04-29 | 2022-08-12 | 上海星秒光电科技有限公司 | 一种不同网络接口间的数据传输方法、装置、设备及介质 |
| CN115174444A (zh) * | 2021-03-22 | 2022-10-11 | 马维尔亚洲私人有限公司 | 减少分组时延的变化的物理层收发器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364744B1 (ko) * | 2000-12-19 | 2002-12-16 | 엘지전자 주식회사 | 동기전송모듈(ｓｔｍ) 링크 포트 이중화 장치 |
| US6718449B2 (en) * | 2001-07-09 | 2004-04-06 | Sony Corporation | System for data transfer between different clock domains, and for obtaining status of memory device during transfer |
| US7330479B2 (en) * | 2003-09-25 | 2008-02-12 | International Business Machines Corporation | Shared transmit buffer for network processor and methods for using same |
| US8438326B2 (en) * | 2010-06-07 | 2013-05-07 | Xilinx, Inc. | Scalable memory interface system |
-
2023
- 2023-11-07 CN CN202311466538.7A patent/CN117198363B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7107393B1 (en) * | 2003-03-28 | 2006-09-12 | Xilinx, Inc. | Systems and method for transferring data asynchronously between clock domains |
| KR20110026563A (ko) * | 2009-09-08 | 2011-03-16 | (주)에이젯 | 메모리 모듈의 공급 전압 조절 장치 및 그 방법 |
| CN105183423A (zh) * | 2015-09-02 | 2015-12-23 | 青岛中星微电子有限公司 | 一种跨时钟域异步数据处理方法和装置 |
| CN115174444A (zh) * | 2021-03-22 | 2022-10-11 | 马维尔亚洲私人有限公司 | 减少分组时延的变化的物理层收发器 |
| CN114448910A (zh) * | 2022-04-11 | 2022-05-06 | 广州世炬网络科技有限公司 | 5g基站的转发方法、5g基站系统 |
| CN114900484A (zh) * | 2022-04-29 | 2022-08-12 | 上海星秒光电科技有限公司 | 一种不同网络接口间的数据传输方法、装置、设备及介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117198363A (zh) | 2023-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109271335B (zh) | 一种多通道数据源ddr缓存的fpga实现方法 | |
| JP3856696B2 (ja) | ２倍データ速度同期式動的ランダムアクセスメモリのための構成可能同期装置 | |
| US9570130B2 (en) | Memory system and memory physical layer interface circuit | |
| CN110800060B (zh) | 双倍数据速率同步动态随机存取存储器数据选通信号校准 | |
| JP2021507363A (ja) | シリアル通信装置 | |
| US8593902B2 (en) | Controller and access method for DDR PSRAM and operating method thereof | |
| CN204390227U (zh) | 计算设备扩展装置、以及可扩展的计算系统 | |
| CN117198363B (zh) | 双数据率同步动态随机存储系统及方法、设备及存储介质 | |
| CN114443521A (zh) | 一种提高cpu和ddr5 dimm之间传输速率的和装置 | |
| WO2019084789A1 (zh) | 直接存储器访问控制器、数据读取方法和数据写入方法 | |
| US8947956B2 (en) | Delay circuit and latency control circuit of memory, and signal delay method thereof | |
| CN115220528B (zh) | 时钟获得方法、装置、芯片、电子设备及存储介质 | |
| CN101813966B (zh) | 一种芯片复位方法、芯片和双倍速率存储器系统 | |
| CN109062538B (zh) | 环形先进先出缓冲器及数据传输接口、系统、方法 | |
| US8751853B2 (en) | Quad-data rate controller and implementing method thereof | |
| CN102279801A (zh) | 存储器共享系统及方法 | |
| CN111723027B (zh) | 一种基于电力边缘网关的动态存储缓冲区读取控制方法 | |
| TWI704491B (zh) | 半導體裝置 | |
| WO2015142350A1 (en) | Bandwidth amplification using pre-clocking | |
| CN111290476B (zh) | 一种兼容单时钟源和多时钟源服务器的拓扑装置和时钟板 | |
| CN114579505A (zh) | 芯片以及核间通信方法 | |
| US7899955B2 (en) | Asynchronous data buffer | |
| CN112036557B (zh) | 一种基于多fpga开发板的深度学习系统 | |
| CN209784996U (zh) | 控制电路 | |
| CN209784997U (zh) | 一种存储系统和一种asic芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |