TWI704491B

TWI704491B - 半導體裝置

Info

Publication number: TWI704491B
Application number: TW105101263A
Authority: TW
Inventors: 尹榮俊
Original assignee: 韓商愛思開海力士有限公司
Priority date: 2015-03-31
Filing date: 2016-01-15
Publication date: 2020-09-11
Also published as: TW201635133A; CN106024045B; CN106024045A; US9438210B1; KR20160117087A

Abstract

一種半導體裝置可以包括資料輸出電路和控制訊號輸出電路。資料輸出電路可以將第一輸入訊號或第二輸入訊號與儲存資料進行比較以產生第一比較選擇訊號，並且可以將第一輸入訊號與第二輸入訊號進行比較以產生第二比較選擇訊號。控制訊號輸出電路可以檢測第一比較選擇訊號和第二比較選擇訊號中包括的位元的邏輯位準以產生第一檢測訊號和第二檢測訊號，響應於儲存旗標訊號來從第一檢測訊號和第二檢測訊號產生第一旗標訊號和第二旗標訊號，以及順序地輸出第一旗標訊號和第二旗標訊號作為傳輸控制訊號。

Description

半導體裝置

本申請要求2015年3月31日向韓國智慧財產權局提交的申請號為10-2015-0045750的韓國申請的優先權，其全部內容透過引用合併於此，如全文闡述一樣。

各種實施例總體係關於一種半導體裝置，更具體地，係關於一種採用資料反相策略的半導體裝置。

近來，多位元預取策略已經廣泛用在半導體裝置中。使用多位元預取策略的半導體裝置可以回應單個命令來從記憶胞並行產生多位元資料，並且可以透過單個資料輸入/輸出(I/O,input/output)引腳或多個I/O引腳來與時脈訊號同步地輸出多位元資料。如果在半導體裝置中使用了多位元預取策略，則可以以低頻率來驅動半導體裝置的內部核心的行路徑。該低頻率等於或小於外部時脈訊號的頻率的一半。因此，如果半導體裝置採用多位元預取策略，則可以容易地設計半導體裝置的內部核心和行路徑。

同時，隨著外部時脈訊號的頻率增大以及資料被輸出所經由的資料墊的數目增加，半導體裝置可以被設計為具有包括32個或更多個資料墊(透過其資料被同時輸出)的寬I/O結構。如果透過半導體裝置的32個或更多個資料墊來同時輸出資料，則在輸出資料中可以產生被稱為“同步切換雜訊(SSN,simultaneous switching noise)”的大量雜訊，並且半導體裝置會遭受SSN。SSN可以使輸出資料的波形畸變而降低半導體裝置的訊號完整性。在這種情況下，可能難以獲得具有高頻系統所需要的優異I/O特性的高性能半導體裝置。

根據實施例，一種半導體裝置可以包括資料輸出電路和控制訊號輸出電路。在第一輸入訊號和第二輸入訊號被順序地輸出作為輸出資料的第一叢發序列中，資料輸出電路可以將第一輸入訊號與儲存資料進行比較以產生第一比較選擇訊號，並且可以將第二輸入訊號與第一輸入訊號進行比較以產生第二比較選擇訊號。在第二輸入訊號和第一輸入訊號被順序地輸出作為輸出資料的第二叢發序列中，資料輸出電路可以將第二輸入訊號與儲存資料進行比較以產生第一比較選擇訊號，並且可以將第二輸入訊號與第一輸入訊號進行比較以產生第二比較選擇訊號。控制訊號輸出電路可以檢測第一比較選擇訊號和第二比較選擇訊號中包括的位元的邏輯位準以產生第一檢測訊號和第二檢測訊號，可以響應於儲存旗標訊號來從第一檢測訊號和第二檢測訊號產生第一旗標訊號和第二旗標訊號，以及可以順序地輸出第一旗標訊號和第二旗標訊號作為傳輸控制訊號。

根據實施例，一種半導體裝置可以包括第一管道閂鎖單元，第一管道閂鎖單元適用於回應輸入控制訊號來順序地閂鎖第一輸入訊號和第二輸入訊號，以及適用於回應輸出控制訊號來輸出閂鎖的第一輸入訊號和閂鎖的第二輸入訊號作為管道閂鎖資料。半導體裝置可以包括資料儲存單元，資料儲存單元適用於在第一叢發序列中儲存第二輸入訊號作為儲存資料，以及適用於在第二叢發序列中儲存第一輸入訊號作為儲存資料。半導體裝置可以包括資料比較器，資料比較器適用於將第一輸入訊號與儲存資料進行比較以產生第一比較訊號，適用於將第二輸入訊號與第一輸入訊號進行比較以產生第二比較訊號，以及適用於將第二輸入訊號與儲存資料進行比較以產生第三比較訊號。半導體裝置可以包括比較訊號選擇器，比較訊號選擇器適用於在第一叢發序列中輸出第一比較訊號作為第一比較選擇訊號並且輸出第二比較訊號作為第二比較選擇訊號，以及適用於在第二叢發序列中輸出第三比較訊號作為第一比較選擇訊號並且輸出第二比較訊號作為第二比較選擇訊號。半導體裝置可以包括控制訊號輸出電路，控制訊號輸出電路適用於檢測第一比較選擇訊號和第二比較選擇訊號中包括的位元的邏輯位準以產生第一檢測訊號和第二檢測訊號，適用於回應儲存旗標訊號來從第一檢測訊號和第二檢測訊號產生第一旗標訊號和第二旗標訊號，以及適用於順序地輸出第一旗標訊號和第二旗標訊號作為傳輸控制訊號。

根據實施例，一種半導體裝置可以包括資料輸出電路、位元檢測器、旗標產生器、旗標儲存單元、選擇旗標產生器、第一管道閂鎖單元以及控制訊號輸出單元。在第一輸入訊號和第二輸入訊號被順序地輸出作為輸出資料的第一叢發序列中，資料輸出電路可以將第一輸入訊號與儲存資料進行比較以產生第一比較選擇訊號，並且可以將第二輸入訊號與第一輸入訊號進行比較以產生第二比較選擇訊號。在第二輸入訊號和第一輸入訊號被順序地輸出作為輸出資料的第二叢發序列中，資料輸出電路可以將第二輸入訊號與儲存資料進行比較以產生第一比較選擇訊號，並且可以將第二輸入訊號與第一輸入訊號進行比較以產生第二比較選擇訊號。位元檢測器可以檢測第一比較選擇訊號中包括的位元的邏輯位準以產生第一檢測訊號，並且檢測第二比較選擇訊號中包括的位元的邏輯位準以產生第二檢測訊號。旗標產生器可以將第一檢測訊號與儲存旗標訊號進行比較以產生第一旗標訊號，並且將第一旗標訊號與第二檢測訊號進行比較以產生第二旗標訊號。旗標儲存單元可以回應延遲儲存控制訊號來儲存第二旗標訊號作為儲存旗標訊號。在第一叢發序列中，選擇旗標產生器可以輸出第一旗標訊號作為第一選擇旗標訊號並且可以輸出第二旗標訊號作為第二選擇旗標訊號。在第二叢發序列中，選擇旗標產生器可以輸出第二旗標訊號作為第一選擇旗標訊號並且可以輸出第一旗標訊號作為第二選擇旗標訊號。第一管道閂鎖單元可以回應延遲輸入控制訊號來順序地閂鎖第一選擇旗標訊號和第二選擇旗標訊號，並且可以回應延遲輸出控制訊號來輸出閂鎖的第一選擇旗標訊號和閂鎖的第二選擇旗標訊號作為反相控制訊號。控制訊號輸出單元可以同步於內部時脈訊號來從反相控制訊號產生傳輸控制訊號。傳輸控制訊號可以經由控制墊來輸出。

11:資料輸出電路組

11_1~11_8:第一~第八資料輸出電路

111:資料選擇器

112:資料儲存單元

113:資料比較器

114:比較訊號選擇器

115:第一管道閂鎖單元

116:相位控制器

117:資料輸出單元

118:資料墊

12:控制訊號輸出電路

121:位元檢測器

122:旗標產生器

123:旗標儲存單元

124:選擇旗標產生器

125:第二管道閂鎖單元

126:控制訊號輸出單元

127:控制墊

41~44:第一~第四選擇/輸出單元

61~64:第一~第四檢測訊號產生器

611~617:第一~第七位準計數器

81~84:第一~第四旗標選擇器

1000:系統

1100:處理器

1150:晶片組

1200:記憶體控制器

1250:輸入/輸出(I/O)匯流排

1300:磁碟機控制器

1350:記憶體裝置

1410:滑鼠

1420:視頻顯示器

1430:鍵盤

1450:內部磁碟機

COM<1>~COM<6>:第一~第六比較訊號

C_SEL1<1：8>:第一比較選擇訊號

C_SEL2<1：8>:第二比較選擇訊號

C_SEL3<1：8>:第三比較選擇訊號

C_SEL4<1：8>:第四比較選擇訊號

CNT1~CNT 22:第一~第二十二計數訊號

DIN1<1>~DIN4<1>:第一~第四輸入訊號

DIN1<2：8>~DIN4<2：8>:輸入訊號

DQ<1~8>:第一~第八輸出資料

DET1~DET4:第一~第四檢測訊號

F_DT:最終資料

FL_DT:管道閂鎖資料

FLAG_S:儲存旗標訊號

FLAG1~FLAG4:第一~第四旗標訊號

ICLK:內部時脈訊號

IV_CON:反相控制訊號

IV51~IV53:反相器

nd51:節點

PINSUM:儲存控制訊號

PINSUMD:延遲儲存控制訊號

POUT<1：4>:第一~第四輸出控制訊號

POUTD<1：4>:第一~第四延遲輸出控制訊號

PIN<1：4>:第一~第四輸入控制訊號

PIND<1：4>:第一~第四延遲輸入控制訊號

P_DT:相位資料

S_DT:儲存資料

S_CON:選擇控制訊號

S_COND:延遲選擇控制訊號

S_FLAG1~S_FLAG4:第一~第四選擇旗標訊號

T_CON:傳輸控制訊號

T51:傳輸閘

XOR31~XOR36:邏輯元件

XOR71~XOR74:邏輯元件

〔圖1〕係圖示根據實施例的半導體裝置的配置的示例代表的方塊圖。

〔圖2〕係圖示根據圖1中示出的半導體裝置的叢發序列(burst sequence)而透過資料墊輸出的資料的輸出順序的各種組合的示例的表格。

〔圖3〕係圖示包括在圖1的半導體裝置中的資料比較器的示例代表的邏輯電路圖。

〔圖4〕係圖示包括在圖1的半導體裝置中的比較訊號選擇器的示例代表的方塊圖。

〔圖5〕係圖示包括在圖1的半導體裝置中的相位控制器的示例代表的邏輯電路圖。

〔圖6〕係圖示包括在圖1的半導體裝置中的位元檢測器的示例代表的方塊圖。

〔圖7〕係圖示包括在圖1的半導體裝置中的旗標產生器的示例代表的邏輯電路圖。

〔圖8〕係圖示包括在圖1的半導體裝置中的選擇旗標產生器的示例代表的方塊圖。

〔圖9、圖10和圖11〕係圖示在圖1的半導體裝置中採用的資料反相策略的操作的示例的表格。

〔圖12〕係圖示採用根據以上關於圖1~圖11討論的各種實施例的半導體裝置的系統的代表示例的方塊圖。

一般地，資料反相策略可以用在半導體裝置中以改善高頻系統中採用的半導體裝置的I/O特性。

資料反相策略可以用於減少半導體裝置的SSN。使用資料反相策略的半導體裝置可以將當前輸出資料(通常地，具有8位元)與先前輸出資料進行比較以對切換位元的數目計數，並且可以根據切換位元的數目來實際上原樣輸出當前輸出資料或輸出當前輸出資料的反相資料。如果在半導體裝置中使用了資料反相策略，則實際輸出資料之中的切換位元的數目可以總是小於輸出資料的所有位元的數目的一半。因此，SSN可以被降低以改善半導體裝置的訊號完整性。故半導體裝置的I/O特性可以被增強以實現高性能的半導體裝置。

在下文中將參照附圖來描述本發明的各種實施例。然而，本文中所描述的實施例僅用於說明性目的，而非意在限制本發明的範圍。各種實施例可以針對採用資料反相策略的半導體裝置。

參照圖1，根據實施例的半導體裝置可以包括資料輸出電路組11和控制訊號輸出電路12。資料輸出電路組11可以包括第一資料輸出電路至第八資料輸出電路11_1、11_2、...和11_8。第一資料輸出電路11_1可以包括資料選擇器111、資料儲存單元112、資料比較器113、比較訊號選擇器114、第一管道閂鎖單元115、相位控制器116、資料輸出單元117和資料墊118。控制訊號輸出電路12可以包括位元檢測器121、旗標產生器122、旗標儲存單元123、選擇旗標產生器124、第二管道閂鎖單元125、控制訊號輸出單元126和控制墊127。

資料選擇器111可以回應選擇控制訊號S_CON來選擇順序地輸入至其的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>之中的任意一個作為最終資料F_DT。選擇控制訊號S_CON可以具有根據叢發序列(burst sequence)設置的邏輯位準，該叢發序列包括關於第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>經由第一管道閂鎖單元115、相位控制器116和資料輸出單元117傳輸至資料墊118的順序的資訊。

資料儲存單元112可以回應儲存控制訊號PINSUM來輸出最終資料F_DT作為儲存資料S_DT。儲存控制訊號PINSUM可以被設置為根據第一輸入控制訊號至第四輸入控制訊號PIN<1：4>的致能狀態來致能。例如，在第一輸入控制訊號至第四輸入控制訊號PIN<1：4>全部被致能時，儲存控制訊號PINSUM可以在第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>全部被輸入至第一管道閂鎖單元115之後被致能。儲存控制訊號PINSUM的致能的邏輯位準和第一輸入控制訊號至第四輸入控制訊號PIN<1：4>的致能的邏輯位準可以根據各種實施例而被設置為不同。

資料比較器113可以根據叢發序列來將從儲存資料S_DT和第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>中選擇的兩個訊號進行比較，從而產生第一比較訊號至第六比較訊號COM<1：6>。之後，將參照圖2和圖3來更完全地描述資料比較器113的配置和操作。

比較訊號選擇器114可以回應選擇控制訊號S_CON來選擇第一比較訊號至第六比較訊號COM<1：6>之中的一些訊號以將選中訊號輸出分別作為第一比較選擇訊號至第四比較選擇訊號C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>。例如，比較訊號選擇器114可以根據叢發序列來從第一比較訊號至第六比較訊號COM<1：6>選擇與第一比較選擇訊號至第四比較選擇訊號C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>相對應的一些訊號。之後，將參照圖4來描述比較訊號選擇器114的配置和操作。

第一管道閂鎖單元115可以回應第一輸入控制訊號至第四輸入控制訊號PIN<1：4>和第一輸出控制訊號至第四輸出控制訊號POUT<1：4>來輸出第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>作為管道閂鎖資料FL_DT。如果第一輸入控制訊號PIN<1>被致能，則第一管道閂鎖單元115可以接收並閂鎖第一輸入訊號DIN1<1>。如果第二輸入控制訊號 PIN<2>被致能，則第一管道閂鎖單元115可以接收並閂鎖第二輸入訊號DIN2<1>。如果第三輸入控制訊號PIN<3>被致能，則第一管道閂鎖單元115可以接收並閂鎖第三輸入訊號DIN3<1>。如果第四輸入控制訊號PIN<4>被致能，則第一管道閂鎖單元115可以接收並閂鎖第四輸入訊號DIN4<1>。如果第一輸出控制訊號POUT<1>被致能，則第一管道閂鎖單元115可以輸出閂鎖的第一輸入訊號DIN1<1>作為管道閂鎖資料FL_DT。如果第二輸出控制訊號POUT<2>被致能，則第一管道閂鎖單元115可以輸出閂鎖的第二輸入訊號DIN2<1>作為管道閂鎖資料FL_DT。如果第三輸出控制訊號POUT<3>被致能，則第一管道閂鎖單元115可以輸出閂鎖的第三輸入訊號DIN3<1>作為管道閂鎖資料FL_DT。如果第四輸出控制訊號POUT<4>被致能，則第一管道閂鎖單元115可以輸出閂鎖的第四輸入訊號DIN4<1>作為管道閂鎖資料FL_DT。第一輸入控制訊號至第四輸入控制訊號PIN<1：4>的致能的邏輯位準和第一輸出控制訊號至第四輸出控制訊號POUT<1：4>的致能的邏輯位準可以根據各種實施例而被設置為不同。第一管道閂鎖單元115可以將並行輸入至其的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>轉變為從其串行輸出的管道閂鎖資料FL_DT。被輸出作為管道閂鎖資料FL_DT的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>的順序可以根據叢發序列來確定。

相位控制器116可以回應反相控制訊號IV_CON來確定對管道閂鎖資料FL_DT的反相以產生相位資料P_DT。如果反相控制訊號IV_CON被致能，則相位控制器116可以將管道閂鎖資料FL_DT的相位反相以輸出管道閂鎖資料FL_DT的反相訊號作為相位資料P_DT。之後，將參照圖5來描述相位控制器116的配置和操作。

資料輸出單元117可以同步於內部時脈訊號ICLK來輸出相位資料P_DT作為第一輸出資料DQ<1>。第一輸出資料DQ<1>可以經由資料墊118而從半導體裝置輸出。可以在半導體裝置中產生內部時脈訊號ICLK以輸出資料。可以從外部時脈訊號產生內部時脈訊號ICLK。

第二資料輸出電路至第八資料輸出電路11_2、...、11_8可以接收輸入訊號DIN1<2：8>、DIN2<2：8>、DIN3<2：8>和DIN4<2：8>以產生並輸出第一比較選擇訊號至第四比較選擇訊號C_SEL1<2：8>、C_SEL2<2：8>、C_SEL3<2：8>和C_SEL4<2：8>以及第二輸出資料至第八輸出資料DQ<2：8>。第二資料輸出電路至第八資料輸出電路11_2、...、11_8中的每個的配置和操作可以與以上描述的第一資料輸出電路11_1基本上相同。因此，在下文中將省略對第二資料輸出電路至第八資料輸出電路11_2、...、11_8的詳細描述以避免重複解釋。

位元檢測器121可以檢測第一比較選擇訊號C_SEL1<1：8>中包括的位元的邏輯位準以產生第一檢測訊號DET1。例如，如果第一比較選擇訊號C_SEL1<1：8>中包括的位元的邏輯位準之中的邏輯“高(也稱為‘H’)”位準的數目等於或大於5，則位元檢測器121可以輸出被致能為具有邏輯“高”位準的第一檢測訊號DET1。位元檢測器121可以檢測第二比較選擇訊號C_SEL2<1：8>中包括的位元的邏輯位準以產生第二檢測訊號DET2。位元檢測器121可以檢測第三比較選擇訊號C_SEL3<1：8>中包括的位元的邏輯位準以產生第三檢測訊號DET3。位元檢測器121可以檢測第四比較選擇訊號C_SEL4<1：8>中包括的位元的邏輯位準以產生第四檢測訊號DET4。之後，將參照圖6來描述位元檢測器121的配置和操作。

旗標產生器122可以將第一檢測訊號DET1的邏輯位準與儲存旗標訊號FLAG_S的邏輯位準進行比較以產生第一旗標訊號FLAG1。例如，如果第一檢測訊號DET1的邏輯位準與儲存旗標訊號FLAG_S的邏輯位準不同，則旗標產生器122可以產生具有邏輯“高”位準的第一旗標訊號FLAG1。如果第一檢測訊號DET1的邏輯位準與儲存旗標訊號FLAG_S的邏輯位準相同，則旗標產生器122可以產生具有邏輯“低”位準的第一旗標訊號FLAG1。旗標產生器122可以將第二檢測訊號DET2的邏輯位準與第一檢測訊號DET1的邏輯位準進行比較以產生第二旗標訊號FLAG2。旗標產生器122可以將第三檢測訊號DET3的邏輯位準與第二檢測訊號DET2的邏輯位準進行比較以產生第三旗標訊號FLAG3。旗標產生器122可以將第四檢測訊號DET4的邏輯位準與第三檢測訊號DET3的邏輯位準進行比較以產生第四旗標訊號FLAG4。之後，將參照圖7來描述旗標產生器122的配置和操作。

旗標儲存單元123可以回應延遲儲存控制訊號PINSUMD來在其中儲存第四旗標訊號FLAG4並且可以將儲存的第四旗標訊號FLAG4輸出作為儲存旗標訊號FLAG_S。可以透過將儲存控制訊號PINSUM推遲預定延遲時間來產生延遲儲存控制訊號PINSUMD。用於產生延遲儲存控制訊號PINSUMD的儲存控制訊號PINSUM的預定延遲時間可以被設置為資料儲存單元112、資料比較器113、比較訊號選擇器114、位元檢測器121和旗標產生器122的操作時段。

選擇旗標產生器124可以回應延遲選擇控制訊號S_COND來將順序地輸入至其的第一旗標訊號至第四旗標訊號FLAG1、FLAG2、FLAG3和FLAG4輸出作為第一選擇旗標訊號至第四選擇旗標訊號S_FLAG1、S_FLAG2、 S_FLAG3和S_FLAG4。例如，選擇旗標產生器124可以透過延遲選擇控制訊號S_COND而設置的叢發序列來將第一旗標訊號至第四旗標訊號FLAG1、FLAG2、FLAG3和FLAG4中的每個輸出作為第一選擇旗標訊號至第四選擇旗標訊號S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4中的任意一個。可以透過將選擇控制訊號S_CON推遲預定延遲時間來產生延遲選擇控制訊號S_COND。用於產生延遲選擇控制訊號S_COND的選擇控制訊號S_CON的預定延遲時間可以被設置為資料選擇器111、資料儲存單元112、資料比較器113、比較訊號選擇器114、位元檢測器121和旗標產生器122的操作時段。之後，將參照圖8來描述選擇旗標產生器124的配置和操作。

第二管道閂鎖單元125可以回應第一延遲輸入控制訊號至第四延遲輸入控制訊號PIND<1：4>和第一延遲輸出控制訊號至第四延遲輸出控制訊號POUTD<1：4>來輸出第一選擇旗標訊號至第四選擇旗標訊號S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4作為反相控制訊號IV_CON。如果第一延遲輸入控制訊號PIND<1>被致能，則第二管道閂鎖單元125可以接收並閂鎖第一選擇旗標訊號S_FLAG1。如果第二延遲輸入控制訊號PIND<2>被致能，則第二管道閂鎖單元125可以接收並閂鎖第二選擇旗標訊號S_FLAG2。如果第三延遲輸入控制訊號PIND<3>被致能，則第二管道閂鎖單元125可以接收並閂鎖第三選擇旗標訊號S_FLAG3。如果第四延遲輸入控制訊號PIND<4>被致能，則第二管道閂鎖單元125可以接收並閂鎖第四選擇旗標訊號S_FLAG4。如果第一延遲輸出控制訊號POUTD<1>被致能，則第二管道閂鎖單元125可以將閂鎖的第一選擇旗標訊號S_FLAG1輸出作為反相控制訊號IV_CON。如果第二延遲輸出控制訊號POUTD<2>被致能，則第二管道閂鎖單元125可以將閂鎖的第二選擇旗標訊號S_FLAG2輸出作為反相控制訊號IV_CON。如果第三延遲輸出控制訊號POUTD<3>被致能，則第二管道閂鎖單元125可以將閂鎖的第三選擇旗標訊號S_FLAG3輸出作為反相控制訊號IV_CON。如果第四延遲輸出控制訊號POUTD<4>被致能，則第二管道閂鎖單元125可以將閂鎖的第四選擇旗標訊號S_FLAG4輸出作為反相控制訊號IV_CON。可以透過將第一輸入控制訊號至第四輸入控制訊號PIN<1：4>推遲預定延遲時間來產生第一延遲輸入控制訊號至第四延遲輸入控制訊號PIND<1：4>。可以透過將第一輸出控制訊號至第四輸出控制訊號POUT<1：4>推遲預定延遲時間來產生第一延遲輸出控制訊號至第四延遲輸出控制訊號POUTD<1：4>。第一延遲輸入控制訊號至第四延遲輸入控制訊號PIND<1：4>的致能的邏輯位準和第一延遲輸出控制訊號至第四延遲輸出控制訊號POUTD<1：4>的致能的邏輯位準可以根據各種實施例而被設置為不同。第二管道閂鎖單元125可以將並行輸入至其的第一選擇旗標訊號至第四選擇旗標訊號S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4轉變為從其串行輸出的反相控制訊號IV_CON。被輸出作為反相控制訊號IV_CON的第一選擇旗標訊號至第四選擇旗標訊號S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4的順序可以根據叢發序列來確定。

控制訊號輸出單元126可以同步於內部時脈訊號ICLK來輸出反相控制訊號IV_CON作為傳輸控制訊號T_CON。傳輸控制訊號T_CON可以經由控制墊127而從半導體裝置輸出。

參照圖2，根據選擇控制訊號S_CON的位準而列出了叢發序列，即關於順序地輸入至第一資料輸出電路11_1的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>經由第一管道閂鎖單元115、相位控制器116和資料輸出單元117而傳輸至資料墊118的順序的資訊。例如，如果選擇控制訊號S_CON具有邏輯“低”位準(即，L)，則順序地輸入至第一資料輸出電路11_1的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以以與第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>輸入至第一資料輸出電路11_1的順序相同的順序傳輸至資料墊118。在這個示例中，最後輸入至第一資料輸出電路11_1的第四輸入訊號DIN4<1>可以被儲存作為儲存資料S_DT。在第四輸入訊號DIN4<1>被儲存作為儲存資料S_DT之後，第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以經由第一管道閂鎖單元115、相位控制器116和資料輸出單元117而傳輸至資料墊118。例如，如果選擇控制訊號S_CON具有邏輯“高”位準(即，H)時，順序地輸入至第一資料輸出電路11_1的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以透過第一管道閂鎖單元115而被轉變為包括從第一管道閂鎖單元115順序地輸出的第三輸入訊號DIN3<1>、第四輸入訊號DIN4<1>、第一輸入訊號DIN1<1>和第二輸入訊號DIN2<1>的管道閂鎖資料FL_DT。管道閂鎖資料FL_DT可以經由相位控制器116和資料輸出單元117而傳輸至資料墊118。在這個示例中，從第一管道閂鎖單元115最後，輸出的第二輸入訊號DIN2<1>可以被儲存作為儲存資料S_DT。在第二輸入訊號DIN2<1>被儲存作為儲存資料S_DT之後，第一管道閂鎖單元115可以將順序地輸入至其的第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>轉變為包括從其順序地輸出的第三輸入訊號DIN3<1>、第四輸入訊號DIN4<1>、第一輸入訊號DIN1<1>和第二輸入訊號DIN2<1>的管道閂鎖資料FL_DT。

參照圖3，資料比較器113可以包括邏輯元件XOR31~XOR36。邏輯元件XOR31可以對儲存資料S_DT和第一輸入訊號DIN1<1>執行互斥或運算(exclusive OR operation)以產生並輸出第一比較訊號COM<1>。如果第一輸入訊號DIN1<1>與儲存資料S_DT不同，則邏輯元件XOR31可以輸出具有邏輯“高”位準的第一比較訊號COM<1>。如果第一輸入訊號DIN1<1>與儲存資料S_DT相同，則邏輯元件XOR31可以輸出具有邏輯“低”位準的第一比較訊號COM<1>。邏輯元件XOR32可以對第一輸入訊號DIN1<1>和第二輸入訊號DIN2<1>執行互斥或運算以產生並輸出第二比較訊號COM<2>。如果第二輸入訊號DIN2<1>與第一輸入訊號DIN1<1>不同，則邏輯元件XOR32可以輸出具有邏輯“高”位準的第二比較訊號COM<2>。如果第二輸入訊號DIN2<1>與第一輸入訊號DIN1<1>相同，則邏輯元件XOR32可以輸出具有邏輯“低”位準的第二比較訊號COM<2>。邏輯元件XOR33可以對第二輸入訊號DIN2<1>和第三輸入訊號DIN3<1>執行互斥或運算以產生並輸出第三比較訊號COM<3>。如果第三輸入訊號DIN3<1>與第二輸入訊號DIN2<1>不同，則邏輯元件XOR33可以輸出具有邏輯“高”位準的第三比較訊號COM<3>。如果第三輸入訊號DIN3<1>與第二輸入訊號DIN2<1>相同，則邏輯元件XOR33可以輸出具有邏輯“低”位準的第三比較訊號COM<3>。邏輯元件XOR34可以對第三輸入訊號DIN3<1>和第四輸入訊號DIN4<1>執行互斥或運算以產生並輸出第四比較訊號COM<4>。如果第四輸入訊號DIN4<1>與第三輸入訊號DIN3<1>不同，則邏輯元件XOR34可以輸出具有邏輯“高”位準的第四比較訊號COM<4>。如果第四輸入訊號DIN4<1>與第三輸入訊號DIN3<1>相同，則邏輯元件XOR34可以輸出具有邏輯“低”位準的第四比較訊號COM<4>。邏輯元件XOR35可以對第三輸入訊號 DIN3<1>和儲存資料S_DT執行互斥或運算以產生並輸出第五比較訊號COM<5>。如果第三輸入訊號DIN3<1>與儲存資料S_DT不同，則邏輯元件XOR35可以輸出具有邏輯“高”位準的第五比較訊號COM<5>。如果第三輸入訊號DIN3<1>與儲存資料S_DT相同，則邏輯元件XOR35可以輸出具有邏輯“低”位準的第五比較訊號COM<5>。邏輯元件XOR36可以對第四輸入訊號DIN4<1>和第一輸入訊號DIN1<1>執行互斥或運算以產生並輸出第六比較訊號COM<6>。如果第四輸入訊號DIN4<1>與第一輸入訊號DIN1<1>不同，則邏輯元件XOR36可以輸出具有邏輯“高”位準的第六比較訊號COM<6>。如果第四輸入訊號DIN4<1>與第一輸入訊號DIN1<1>相同，則邏輯元件XOR36可以輸出具有邏輯“低”位準的第六比較訊號COM<6>。

參照圖4，比較訊號選擇器114可以包括第一選擇/輸出單元41、第二選擇/輸出單元42、第三選擇/輸出單元43和第四選擇/輸出單元44。如果選擇控制訊號S_CON具有邏輯“低”位準，則第一選擇/輸出單元41可以輸出第一比較訊號COM<1>作為第一比較選擇訊號C_SEL1<1>。如果選擇控制訊號S_CON具有邏輯“高”位準，則第一選擇/輸出單元41可以輸出第五比較訊號COM<5>作為第一比較選擇訊號C_SEL1<1>。如果選擇控制訊號S_CON具有邏輯“低”位準，則第二選擇/輸出單元42可以輸出第二比較訊號COM<2>作為第二比較選擇訊號C_SEL2<1>。如果選擇控制訊號S_CON具有邏輯“高”位準，則第二選擇/輸出單元42可以輸出第四比較訊號COM<4>作為第二比較選擇訊號C_SEL2<1>。如果選擇控制訊號S_CON具有邏輯“低”位準，則第三選擇/輸出單元43可以輸出第三比較訊號COM<3>作為第三比較選擇訊號C_SEL3<1>。如果選擇控制訊號S_CON具有邏輯“高”位準，則第三選擇/輸出單元43可以輸出第六比較訊號COM<6>作為第三比較選擇訊號C_SEL3<1>。如果選擇控制訊號S_CON具有邏輯“低”位準，則第四選擇/輸出單元44可以輸出第四比較訊號COM<4>作為第四比較選擇訊號C_SEL4<1>。如果選擇控制訊號S_CON具有邏輯“高”位準，則第四選擇/輸出單元44可以輸出第二比較訊號COM<2>作為第四比較選擇訊號C_SEL4<1>。

參照圖5，相位控制器116可以包括反相器IV51、IV52和IV53以及傳輸閘T51。反相器IV51可以反相地緩衝管道閂鎖資料FL_DT。反相器IV51可以將管道閂鎖資料FL_DT的反相緩衝資料輸出至節點nd51。反相器IV52可以反相地緩衝反相控制訊號IV_CON。反相器IV52可以將反相控制訊號IV_CON的反相緩衝訊號輸出。如果反相控制訊號IV_CON被禁止為具有邏輯“低”位準，則反相器IV53可以反相地緩衝節點nd51的訊號以將節點nd51的反相緩衝訊號輸出作為相位資料P_DT。如果反相控制訊號IV_CON被致能為具有邏輯“高”位準，則傳輸閘T51可以輸出節點nd51的訊號作為相位資料P_DT。如果反相控制訊號IV_CON被禁止為具有邏輯“低”位準，則相位控制器116可以使用反相器IV51和IV53來緩衝管道閂鎖資料FL_DT以輸出管道閂鎖資料FL_DT的緩衝資料作為相位資料P_DT。如果反相控制訊號IV_CON被致能為具有邏輯“高”位準，則相位控制器116可以使用反相器IV51來反相地緩衝管道閂鎖資料FL_DT並且可以使用傳輸閘T51來輸出管道閂鎖資料FL_DT的反相緩衝資料作為相位資料P_DT。

參照圖6，位元檢測器121可以包括第一檢測訊號產生器61、第二檢測訊號產生器62、第三檢測訊號產生器63和第四檢測訊號產生器64。第一檢測訊號產生器61可以包括第一位準計數器611、第二位準計數器612、第三位準計數器613、第四位準計數器614、第五位準計數器615、第六位準計數器616和第七位準計數器617。如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元和第二位元C_SEL1<1：2>都不具有邏輯“高(H)”位準，則第一位準計數器611可以產生被致能為具有邏輯“高”位準的第一計數訊號CNT1。如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元和第二位元C_SEL1<1：2>中的任意一個具有邏輯“高(H)”位準，則第一位準計數器611可以產生被致能為具有邏輯“高”位準的第二計數訊號CNT2。如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元和第二位元C_SEL1<1：2>中的每個都具有邏輯“高(H)”位準，則第一位準計數器611可以產生被致能為具有邏輯“高”位準的第三計數訊號CNT3。如果第一比較選擇訊號C_SEL1<1：8>中包括的第三位元和第四位元C_SEL1<3：4>都不具有邏輯“高(H)”位準，則第二位準計數器612可以產生被致能為具有邏輯“高”位準的第四計數訊號CNT4。如果第一比較選擇訊號C_SEL1<1：8>中包括的第三位元和第四位元C_SEL1<3：4>中的任意一個具有邏輯“高(H)”位準，則第二位準計數器612可以產生被致能為具有邏輯“高”位準的第五計數訊號CNT5。如果第一比較選擇訊號C_SEL1<1：8>中包括的第三位元和第四位元C_SEL1<3：4>中的每個都具有邏輯“高(H)”位準，則第二位準計數器612可以產生被致能為具有邏輯“高”位準的第六計數訊號CNT6。如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元和第六位元C_SEL1<5：6>都不具有邏輯“高(H)”位準，則第三位準計數器613可以產生被致能為具有邏輯“高”位準的第七計數訊號CNT7。如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元和第六位元C_SEL1<5：6>中的任意一個具有邏輯“高(H)”位準，則第三位準計數器613可以產生被致能為具有邏輯“高”位準的第八計數訊號CNT8。如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元和第六位元C_SEL1<5：6>中的每個都具有邏輯“高(H)”位準，則第三位準計數器613可以產生被致能為具有邏輯“高”位準的第九計數訊號CNT9。如果第一比較選擇訊號C_SEL1<1：8>中包括的第七位元和第八位元C_SEL1<7：8>都不具有邏輯“高(H)”位準，則第四位準計數器614可以產生被致能為具有邏輯“高”位準的第十計數訊號CNT10。如果第一比較選擇訊號C_SEL1<1：8>中包括的第七位元和第八位元C_SEL1<7：8>中的任意一個具有邏輯“高(H)”位準，則第四位準計數器614可以產生被致能為具有邏輯“高”位準的第十一計數訊號CNT11。如果第一比較選擇訊號C_SEL1<1：8>中包括的第七位元和第八位元C_SEL1<7：8>中的每個都具有邏輯“高(H)”位準，則第四位準計數器614可以產生被致能為具有邏輯“高”位準的第十二計數訊號CNT12。

第五位準計數器615可以接收第一計數訊號至第六計數訊號CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以產生第十三計數訊號CNT13，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第四位元C_SEL1<1：4>都不具有邏輯“高(H)”位準，則第十三計數訊號CNT13被致能為具有邏輯“高”位準。第五位準計數器615可以接收第一計數訊號至第六計數訊號CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以產生第十四計數訊號CNT14，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第四位元C_SEL1<1：4>中的一個具有邏輯“高(H)”位準，則第十四計數訊號CNT14被致能為具有邏輯“高”位準。第五位準計數器615可以接收第一計數訊號至第六計數訊號CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以產生第十五計數訊號CNT15，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第四位元 C_SEL1<1：4>中的兩個具有邏輯“高(H)”位準，則第十五計數訊號CNT15被致能為具有邏輯“高”位準。第五位準計數器615可以接收第一計數訊號至第六計數訊號CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以產生第十六計數訊號CNT16，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第四位元C_SEL1<1：4>中的三個具有邏輯“高(H)”位準，則第十六計數訊號CNT16被致能為具有邏輯“高”位準。第五位準計數器615可以接收第一計數訊號至第六計數訊號CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以產生第十七計數訊號CNT17，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第四位元C_SEL1<1：4>中的每個都具有邏輯“高(H)”位準，則第十七計數訊號CNT17被致能為具有邏輯“高”位準。

第六位準計數器616可以接收第七計數訊號至第十二計數訊號CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以產生第十八計數訊號CNT18，如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元至第八位元C_SEL1<5：8>都不具有邏輯“高(H)”位準，則第十八計數訊號CNT18被致能為具有邏輯“高”位準。第六位準計數器616可以接收第七計數訊號至第十二計數訊號CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以產生第十九計數訊號CNT19，如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元至第八位元C_SEL1<5：8>中的一個具有邏輯“高(H)”位準，則第十九計數訊號CNT19被致能為具有邏輯“高”位準。第六位準計數器616可以接收第七計數訊號至第十二計數訊號CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以產生第二十計數訊號CNT20，如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元至第八位元C_SEL1<5：8>中的兩個具有邏輯“高(H)”位準，則第二十計數訊號CNT20 被致能為具有邏輯“高”位準。第六位準計數器616可以接收第七計數訊號至第十二計數訊號CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以產生第二十一計數訊號CNT21，如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元至第八位元C_SEL1<5：8>中的三個具有邏輯“高(H)”位準，則第二十一計數訊號CNT21被致能為具有邏輯“高”位準。第六位準計數器616可以接收第七計數訊號至第十二計數訊號CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以產生第二十二計數訊號CNT22，如果第一比較選擇訊號C_SEL1<1：8>中包括的第五位元至第八位元C_SEL1<5：8>中的每個都具有邏輯“高(H)”位準，則第二十二計數訊號CNT22被致能為具有邏輯“高”位準。

第七位準計數器617可以接收第十三計數訊號至第二十二計數訊號CNT13、CNT14、CNT15、CNT16、CNT17、CNT18、CNT19、CNT20、CNT21和CNT22以產生第一檢測訊號DET1，如果第一比較選擇訊號C_SEL1<1：8>中包括的第一位元至第八位元C_SEL1<1：8>之中的至少五個具有邏輯“高(H)”位準，則第一檢測訊號DET1被致能為具有邏輯“高”位準。

在下文中，將結合示例來描述位元檢測器121的操作，在該示例中，第一比較選擇訊號C_SEL1<1：8>的第一位元至第八位元分別被設置為具有邏輯“H”、“H”、“L”、“L”、“H”、“L”、“H”和“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第一位元和第二位元C_SEL1<1：2>全部都具有邏輯“H”位準，因此在第一計數訊號至第三計數訊號CNT1、CNT2和CNT3之中僅第三計數訊號CNT3可以被產生為具有邏輯“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第三位元和第四位元C_SEL1<3：4>都不具有邏輯“H”位準，因此在第四計數訊號至第六計數訊號CNT4、CNT5和CNT6之中僅第四計數訊號 CNT4可以被產生為具有邏輯“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第五位元和第六位元C_SEL1<5：6>中的一個具有邏輯“H”位準，因此在第七計數訊號至第九計數訊號CNT7、CNT8和CNT9之中僅第八計數訊號CNT8可以被產生為具有邏輯“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第七位元和第八位元C_SEL1<7：8>中的每個都具有邏輯“H”位準，因此在第十計數訊號至第十二計數訊號CNT10、CNT11和CNT12之中僅第十二計數訊號CNT12可以被產生為具有邏輯“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第一位元至第四位元C_SEL1<1：4>之中的兩個位元(即，第一位元和第二位元C_SEL1<1：2>)具有邏輯“H”位準，因此在第十三計數訊號至第十七計數訊號CNT13、CNT14、CNT15、CNT16和CNT17之中僅第十五計數訊號CNT15可以被產生為具有邏輯“H”位準。由於第一比較選擇訊號C_SEL1<1：8>的第五位元至第八位元C_SEL1<5：8>之中的三個位元(即，第五位元C_SEL1<5>、第七位元C_SEL1<7>和第八位元C_SEL1<8>)具有邏輯“H”位準，因此在第十八計數訊號至第二十二計數訊號CNT18、CNT19、CNT20、CNT21和CNT22之中僅第二十一計數訊號CNT21可以被產生為具有邏輯“H”位準。由於第十五計數訊號CNT15和第二十一計數訊號CNT21具有邏輯“H”位準，因此第一比較選擇訊號C_SEL1<1：8>的第一位元至第八位元之中的五個位元可以被認為具有邏輯“H”位準。因此，第一檢測訊號DET1可以被致能為具有邏輯“H”位準。

如果第二比較選擇訊號C_SEL2<1：8>中包括的第一位元至第八位元C_SEL2<1：8>之中的至少五個位元具有邏輯“H”位準，則第二檢測訊號產生器62可以產生被致能為具有邏輯“H”位準的第二檢測訊號DET2。如果第三比較選擇訊號C_SEL3<1：8>中包括的第一位元至第八位元C_SEL3<1：8>之中的至少五個位元具有邏輯“H”位準，則第三檢測訊號產生器63可以產生被致能為具有邏輯“H”位準的第三檢測訊號DET3。如果第四比較選擇訊號C_SEL4<1：8>中包括的第一位元至第八位元C_SEL4<1：8>之中的至少五個位元具有邏輯“H”位準，則第四檢測訊號產生器64可以產生被致能為具有邏輯“H”位準的第四檢測訊號DET4。第二檢測訊號產生器62、第三檢測訊號產生器63和第四檢測訊號產生器64中的每個可以與第一檢測訊號產生器61具有基本上相同的配置。因此，在下文中將省略第二檢測訊號產生器62、第三檢測訊號產生器63和第四檢測訊號產生器64的詳細配置和操作。

參照圖7，旗標產生器122可以包括邏輯元件XOR71~XOR74。邏輯元件XOR71可以對儲存旗標訊號FLAG_S和第一檢測訊號DET1執行互斥或運算以產生第一旗標訊號FLAG1。如果第一檢測訊號DET1與儲存旗標訊號FLAG_S具有不同的邏輯位準，則邏輯元件XOR71可以產生具有邏輯“高”位準的第一旗標訊號FLAG1。如果第一檢測訊號DET1與儲存旗標訊號FLAG_S具有相同的邏輯位準，則邏輯元件XOR71可以產生具有邏輯“低”位準的第一旗標訊號FLAG1。邏輯元件XOR72可以對第一旗標訊號FLAG1和第二檢測訊號DET2執行互斥或運算以產生第二旗標訊號FLAG2。如果第一旗標訊號FLAG1與第二檢測訊號DET2具有不同的邏輯位準，則邏輯元件XOR72可以產生具有邏輯“高”位準的第二旗標訊號FLAG2。如果第一旗標訊號FLAG1與第二檢測訊號DET2具有相同的邏輯位準，則邏輯元件XOR72可以產生具有邏輯“低”位準的第二旗標訊號FLAG2。邏輯元件XOR73可以對第二旗標訊號FLAG2和第三檢測訊號DET3執行互斥或運算以產生第三旗標訊號FLAG3。如果第二旗標訊號FLAG2與第三檢測訊號DET3具有不同的邏輯位準，則邏輯元件XOR73可以產生具有邏輯“高”位準的第三旗標訊號FLAG3。如果第二旗標訊號FLAG2與第三檢測訊號DET3具有相同的邏輯位準，則邏輯元件XOR73可以產生具有邏輯“低”位準的第三旗標訊號FLAG3。邏輯元件XOR74可以對第三旗標訊號FLAG3和第四檢測訊號DET4執行互斥或運算以產生第四旗標訊號FLAG4。如果第三旗標訊號FLAG3與第四檢測訊號DET4具有不同的邏輯位準，則邏輯元件XOR74可以產生具有邏輯“高”位準的第四旗標訊號FLAG4。如果第三旗標訊號FLAG3與第四檢測訊號DET4具有相同的邏輯位準，則邏輯元件XOR74可以產生具有邏輯“低”位準的第四旗標訊號FLAG4。旗標產生器122可以接收儲存旗標訊號FLAG_S，並且可以順序地將第一檢測訊號至第四檢測訊號DET1、DET2、DET3和DET4與儲存旗標訊號FLAG_S進行比較以依據傳輸控制訊號T_CON的邏輯位準以及從第一資料輸出電路至第八資料輸出電路11_1、11_2、...和11_8輸出的第一輸出資料至第八輸出資料DQ<1：8>的邏輯位準來執行與資料反相策略相關的操作。例如，如果傳輸控制訊號T_CON和第一輸出資料至第八輸出資料DQ<1：8>之中的至少五個位元的邏輯位準被改變，則第一輸出資料至第八輸出資料DQ<1：8>全部的相位可以被反相，且第一輸出資料至第八輸出資料DQ<1：8>的反相資料可以被輸出。之後，將參照圖9、圖10和圖11來進行對資料反相策略的描述。

參照圖8，選擇旗標產生器124可以包括第一旗標選擇器81、第二旗標選擇器82、第三旗標選擇器83和第四旗標選擇器84。如果延遲選擇控制訊號S_COND具有邏輯“低”位準，則第一旗標選擇器81可以輸出第一旗標訊號FLAG1作為第一選擇旗標訊號S_FLAG1。如果延遲選擇控制訊號S_COND具有邏輯“高”位準，則第一旗標選擇器81可以輸出第三旗標訊號FLAG3作為第一選擇旗標訊號S_FLAG1。如果延遲選擇控制訊號S_COND具有邏輯“低”位準，則第二旗標選擇器82可以輸出第二旗標訊號FLAG2作為第二選擇旗標訊號S_FLAG2。如果延遲選擇控制訊號S_COND具有邏輯“高”位準，則第二旗標選擇器82可以輸出第四旗標訊號FLAG4作為第二選擇旗標訊號S_FLAG2。如果延遲選擇控制訊號S_COND具有邏輯“低”位準，則第三旗標選擇器83可以輸出第三旗標訊號FLAG3作為第三選擇旗標訊號S_FLAG3。如果延遲選擇控制訊號S_COND具有邏輯“高”位準，則第三旗標選擇器83可以輸出第一旗標訊號FLAG1作為第三選擇旗標訊號S_FLAG3。如果延遲選擇控制訊號S_COND具有邏輯“低”位準，則第四旗標選擇器84可以輸出第四旗標訊號FLAG4作為第四選擇旗標訊號S_FLAG4。如果延遲選擇控制訊號S_COND具有邏輯“高”位準，則第四旗標選擇器84可以輸出第二旗標訊號FLAG2作為第四選擇旗標訊號S_FLAG4。在實施例的半導體裝置中，因為第一旗標FLAG1至第四旗標FLAG4從第一比較選擇訊號至第四比較選擇訊號C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>(其從比較訊號選擇器114輸出並且其輸出順序係根據叢發序列而改變)產生，所以選擇旗標產生器124可以用於根據叢發序列轉變其輸出訊號的輸出順序來恢復輸入至第二管道閂鎖單元125的第一選擇旗標訊號S_FLAG1至第四選擇旗標訊號S_FLAG4的輸入順序。

參照圖9，從第一資料輸出電路至第八資料輸出電路11_1、11_2、...和11_8輸出的第一輸出資料至第八輸出資料DQ<1：8>的邏輯位準以及傳輸控制訊號T_CON的邏輯位準可以在執行資料反相操作之前被確定。即，圖9圖示了順序地輸入到第一資料輸出電路至第八資料輸出電路11_1、11_2、...和11_8的輸入訊號DIN1<1：8>、DIN2<1：8>、DIN3<1：8>和DIN4<1：8>在不反相的情況下輸出作為第一輸出資料至第八輸出資料DQ<1：8>的示例。在第一輸出資料DQ<1>中，“輸出前”的邏輯位準“L”意味著在第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>被輸入至第一資料輸出電路11_1之前，第一輸入訊號至第四輸入訊號DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>全部都具有邏輯“低”位準。在第一輸出資料DQ<1>中，“第一輸出”、“第二輸出”、“第三輸出”和“第四輸出”的邏輯位準組合“H、H、H、L”意味著具有邏輯“高”位準的第一輸入訊號DIN1<1>、具有邏輯“高”位準的第二輸入訊號DIN2<1>、具有邏輯“高”位準的第三輸入訊號DIN3<1>和具有邏輯“低”位準的第四輸入訊號DIN4<1>被順序地輸入至第一資料輸出電路11_1。如圖9中所示，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是5，而在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是4。此外，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是4，而在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是5。另外，還未產生資料反相操作。因此，所有的傳輸控制訊號T_CON可以具有邏輯“低”位準。因此，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是5，而在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4(即，“DQ+T_CON”的位準轉變的數目)。此外，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4，而在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是5。

參照圖10，可以確定依據第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目而執行的資料反相操作。如參照圖9所描述的，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是5，而在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是5。因此，可以反相“第一輸出”階段處的第一輸出資料至第八輸出資料DQ<1：8>全部的邏輯位準，且也可以反相“第四輸出”階段處的第一輸出資料至第八輸出資料DQ<1：8>全部的邏輯位準。作為上面的資料反相操作的結果，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是3，而在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是4。此外，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是4，而在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是3。在這種示例中，因為在“第一輸出”階段和“第四輸出”階段處執行資料反相操作，因此，在“第一輸出”階段和“第四輸出”階段處傳輸控制訊號T_CON的邏輯位準可以被改變為邏輯“高”位準。因此，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4，而在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是5。此外，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4，而在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4。例如，當在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>中包括的位元之中的切換位元的數目是4時，在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是5。

參照圖11，可以確定依據第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目而執行的資料反相操作。如參照圖10所描述的，在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是5。因此，在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON的邏輯位準全部都可以被反相。作為上面的資料反相操作的結果，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目可以是5。因此，在“第三輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON的邏輯位準全部都可以被反相。作為上面的資料反相操作的結果，在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目可以是5。因此，在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON的邏輯位準全部都可以被反相。因此，在“第一輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4，以及在“第二輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4。此外，在“第三輸出” 階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目是4，以及在“第四輸出”階段處第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目4。上面的資料反相操作可以透過圖7中圖示的旗標產生器122來執行。

如上所述，根據實施例的半導體裝置可以依據第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目來執行資料反相操作。這些資料反相操作可以移除透過第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON而產生的SSN，從而改善半導體裝置的訊號完整性。

在下文中，將結合選擇控制訊號S_CON具有邏輯“低”位準的示例來描述半導體裝置的根據叢發序列的資料反相策略。

如參照圖2所描述的，如果選擇控制訊號S_CON具有邏輯“低”位準，則第一輸入訊號DIN1<1>、第二輸入訊號DIN2<1>、第三輸入訊號DIN3<1>和第四輸入訊號DIN4<1>可以經由第一管道閂鎖單元115、相位控制器116和資料輸出單元117而順序地傳輸至資料墊118。第四輸入訊號DIN4<1>可以被選擇作為最後資料F_DT，且最後資料F_DT可以被輸出作為儲存資料S_DT。透過將第一輸入訊號DIN1<1>與儲存資料S_DT進行比較而產生的第一比較訊號COM<1>可以被輸出作為第一比較選擇訊號C_SEL1<1>，而透過將第二輸入訊號DIN2<1>與第一輸入訊號DIN1<1>進行比較而產生的第二比較訊號COM<2>可以被輸出作為第二比較選擇訊號C_SEL2<1>。透過將第三輸入訊號DIN3<1>與第二輸入訊號DIN2<1>進行比較而產生的第三比較訊號COM<3>可以被輸出作為第三比較選擇訊號C_SEL3<1>。透過將第四輸入訊號DIN4<1>與第三輸入訊號DIN3<1>進行比較而產生的第四比較訊號COM<4>可以被輸出作為第四比較選擇訊號C_SEL4<1>。類似地，在第二資料輸出電路至第八資料輸出電路11_2、...和11_8中，也可以從輸入訊號DIN1<2：8>、DIN2<2：8>、DIN3<2：8>和DIN4<2：8>產生比較選擇訊號C_SEL1<2：8>、C_SEL2<2：8>、C_SEL3<2：8>和C_SEL4<2：8>。

如果第一比較選擇訊號C_SEL1<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第一檢測訊號DET1，以及如果第二比較選擇訊號C_SEL2<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第二檢測訊號DET2。類似地，如果第三比較選擇訊號C_SEL3<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第三檢測訊號DET3，以及如果第四比較選擇訊號C_SEL4<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第四檢測訊號DET4。

可以對儲存旗標訊號FLAG_S和第一檢測訊號DET1執行互斥或運算以產生第一旗標訊號FLAG1，以及可以對第一旗標訊號FLAG1和第二檢測訊號DET2執行互斥或運算以產生第二旗標訊號FLAG2。可以對第二旗標訊號FLAG2和第三檢測訊號DET3執行互斥或運算以產生第三旗標訊號FLAG3，以及可以對第三旗標訊號FLAG3和第四檢測訊號DET4執行互斥或運算以產生第四旗標訊號FLAG4。可以依據第一輸出資料至第八輸出資料DQ<1：8>以及傳輸控制訊號T_CON中包括的位元之中的切換位元的數目而透過上面的互斥或運算來執行資料反相操作。

第一旗標訊號FLAG1可以被輸出作為第一選擇旗標訊號 S_FLAG1，以及第二旗標訊號FLAG2可以被輸出作為第二選擇旗標訊號S_FLAG2。第三旗標訊號FLAG3可以被輸出作為第三選擇旗標訊號S_FLAG3，以及第四旗標訊號FLAG4可以被輸出作為第四選擇旗標訊號S_FLAG4。與並行訊號相對應的第一選擇旗標訊號S_FLAG1、第二選擇旗標訊號S_FLAG2、第三選擇旗標訊號S_FLAG3和第四選擇旗標訊號S_FLAG4可以被轉變為序列傳輸的反相控制訊號IV_CON，以及反相控制訊號IV_CON可以經由控制墊127而被輸出作為傳輸控制訊號T_CON。

在下文中，將結合選擇控制訊號S_CON具有邏輯“高”位準的示例來描述半導體裝置的根據叢發序列的資料反相策略。

如參照圖2所描述的，如果選擇控制訊號S_CON具有邏輯“高”位準，則第三輸入訊號DIN3<1>、第四輸入訊號DIN4<1>、第一輸入訊號DIN1<1>和第二輸入訊號DIN2<1>可以經由第一管道閂鎖單元115、相位控制器116和資料輸出單元117而順序地傳輸至資料墊118。第二輸入訊號DIN2<1>可以被選擇作為最後資料F_DT，且最後資料F_DT可以被輸出作為儲存資料S_DT。透過將第三輸入訊號DIN3<1>與儲存資料S_DT進行比較而產生的第五比較訊號COM<5>可以被輸出作為第一比較選擇訊號C_SEL1<1>，以及透過將第四輸入訊號DIN4<1>與第三輸入訊號DIN3<1>進行比較而產生的第四比較訊號COM<4>可以被輸出作為第二比較選擇訊號C_SEL2<1>。透過將第四輸入訊號DIN4<1>與第一輸入訊號DIN1<1>進行比較而產生的第六比較訊號COM<6>可以被輸出作為第三比較選擇訊號C_SEL3<1>，以及透過將第二輸入訊號DIN2<1>與第一輸入訊號DIN1<1>進行比較而產生的第二比較訊號COM<2>可以被輸出作為第四比較選擇訊號C_SEL4<1>。類似地，在第二資料輸出電路至第八資料輸出電路11_2...和11_8中，也可以從輸入訊號DIN1<2：8>、DIN2<2：8>、DIN3<2：8>和DIN4<2：8>產生比較選擇訊號C_SEL1<2：8>、C_SEL2<2：8>、C_SEL3<2：8>和C_SEL4<2：8>。

如果第一比較選擇訊號C_SEL1<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第一檢測訊號DET1。如果第二比較選擇訊號C_SEL2<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第二檢測訊號DET2。類似地，如果第三比較選擇訊號C_SEL3<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第三檢測訊號DET3。如果第四比較選擇訊號C_SEL4<1：8>中包括的位元的邏輯位準之中的邏輯“H”位準的數目等於或大於5，則可以產生被致能的第四檢測訊號DET4。

第三旗標訊號FLAG3可以被輸出作為第一選擇旗標訊號S_FLAG1，以及第四旗標訊號FLAG4可以被輸出作為第二選擇旗標訊號S_FLAG2。第一旗標訊號FLAG1可以被輸出作為第三選擇旗標訊號S_FLAG3，以及第二旗標訊號FLAG2可以被輸出作為第四選擇旗標訊號S_FLAG4。與並行訊號相對應的第一選擇旗標訊號S_FLAG1、第二選擇旗標訊號S_FLAG2、第三選擇旗標訊號S_FLAG3和第四選擇旗標訊號S_FLAG4可以被轉變為序列傳輸的反相控制訊號IV_CON，以及反相控制訊號IV_CON可以經由控制墊127而被輸出作為傳輸控制訊號T_CON。

如上所述，根據實施例的半導體裝置可以包括在不改變設計的情況下根據叢發序列來執行資料反相操作。

如上所述的半導體裝置(參見圖1~圖11)在記憶體裝置、處理器和電腦系統的設計中特別有用。例如，參照圖12，採用根據各種實施例的半導體裝置的系統的方塊圖被圖示並且總體上透過附圖標記1000來指定。系統1000可以包括一個或更多個處理器(即，“處理器”)或，例如但不限於，中央處理單元(CPU,central processing unit)1100。處理器(即，CPU)1100可以單獨使用或與其它處理器(即，CPU)結合使用。雖然主要以單數形式提及處理器(即，CPU)1100，但是本領域技術人員將理解的是，可以實施具有任何數目的物理或邏輯處理器(即，CPU)的系統1000。

晶片組1150可以可操作地耦接至處理器(即，CPU)1100。晶片組1150是用於處理器(即，CPU)1100與系統1000的其它元件之間的訊號的通訊路徑。系統1000的其它元件可以包括記憶體控制器1200、輸入/輸出(I/O)匯流排1250和磁碟機控制器1300。根據系統1000的配置，若干不同訊號中的任何一個可以經由晶片組1150來傳輸，且本領域技術人員將認識到在不改變系統1000的基本性質的情況下，可以容易地調節貫穿系統1000的訊號的路線。

如上所述，記憶體控制器1200可以可操作地耦接至晶片組 1150。記憶體控制器1200可以包括至少一種如以上參照圖1~圖11討論的半導體裝置。因此，記憶體控制器1200能夠經由晶片組1150來接收從處理器(即，CPU)1100提供的請求。在可替代的實施例中，記憶體控制器1200可以集成在晶片組1150中。記憶體控制器1200可以可操作地耦接至一個或更多個記憶體裝置1350。在實施例中，記憶體裝置1350可以包括至少一種如以上關於圖1~圖11討論的半導體裝置，記憶體裝置1350可以包括用於定義多個儲存單元的多個字元線和多個位元線。記憶體裝置1350可以是若干工業標準記憶體類型(包括但不限於，單列直插式存儲模組(SIMM,single inline memory modules)和雙列直插式存儲模組(DIMM,dual inline memory modules))中的任意一種。此外，記憶體裝置1350可以透過儲存指令和資料兩者來輔助外部資料儲存設備的安全移除。

晶片組1150也可以耦接至I/O匯流排1250。I/O匯流排1250可以用作訊號從晶片組1150至I/O設備1410、1420和1430的通訊路徑。I/O設備1410、1420和1430可以包括但不限於，例如滑鼠1410、視頻顯示器1420或鍵盤1430。I/O匯流排1250可以採用若干通訊協議中的任意一種來與I/O設備1410、1420和1430通訊。在實施例中，I/O匯流排1250可以集成在晶片組1150中。

磁碟機控制器1300可以可操作地耦接至晶片組1150。磁碟機控制器1300可以用作晶片組1150與一個內部磁碟機1450或多於一個內部磁碟機1450之間的通訊路徑。內部磁碟機1450可以透過儲存指令和資料兩者來輔助外部資料儲存設備的斷開。磁片驅動控制器1300和內部磁碟機1450可以使用幾乎任何類型的通訊協議(包括但不限於，以上關於I/O匯流排所提及的所有通訊協議)來彼此通訊或與晶片組1150通訊。

重要的是，以上關於圖12而描述的系統1000僅是採用如以上關於圖1~圖11所討論的半導體裝置的系統1000的一個示例。在可替代實施例(諸如，例如但不限於，蜂窩電話或數位相機)中，元件可以與圖12中示出的實施例不同。