TW201432711A - 具有輸出控制之記憶體及其系統 - Google Patents

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Abstract

揭示一種在半導體記憶體中控制資料轉移至串列資料鏈路界面之輸出埠的裝置、系統、及方法。在一實例中，快閃記憶體裝置可具有多重串列資料鏈路，多重記憶體排組及控制輸入埠，該控制輸入埠使該記憶體裝置能轉移串列資料至記憶體裝置之串列資料輸出埠。在另一實例中，快閃記憶體裝置可具有單一串列資料鏈路，單一記憶體排組，串列資料輸入埠，及用以接收輸出致能信號之控制輸入埠。該等快閃記憶體裝置可以以菊鍊組構來串級，而使用回聲信號線來串聯地通訊於記憶體裝置之間。

Description

具有輸出控制之記憶體及其系統 相關申請案
本申請案主張2005年12月30日所申請之美國專利申請案第11/324,023號之權益，該美國申請案則主張2005年9月30日所申請之命名為"多重獨立之串列鏈路記憶體"的美國專利臨時申請案第60/722,368號(專利代理人文件第006890.00003號)之優先權。本申請案亦主張2006年9月27日所申請之命名為"具有輸出控制之記憶體"的美國專利臨時申請案(專利代理人文件第2037.2073-000號)之優先權。上述申請案之揭示將完全地結合於本文中以供參考。
本發明有關一種半導體記憶體裝置，且更特別地，本發明有關一種用以改善半導體快閃記憶體裝置之記憶體架構。
諸如數位相機、手持式數位助理、手持式聲頻/視頻 播放器、及行動終端機之行動電子裝置正持續地需要大量的儲存記憶體，較佳地需要具有增大之容量及速度功能之非依電性記憶體。例如目前商售之聲頻播放器可具有256M位元組至40G位元組之間的記憶體，以供儲存聲頻/視頻資料用。因為資料係保持於缺乏電力中，所以諸如快閃記憶體之非依電性記憶體和硬碟驅動器係較佳的，因而可延長電池壽命。
目前，硬碟驅動器具有可儲存20至40G位元組資料之高密度，但體積相當龐大。然而，熟知為固態驅動器之快閃記憶體則因為其高密度、非依電性、及相對於硬碟驅動器之小尺寸，而廣受歡迎。快閃記憶體技術係依據EPROM和EEPROM技術，例如與其中各個位元組係個別地拭除之EEPROM所不同的是，選擇"快閃"之用語係因為許許多多的記憶體胞格可予以一次地拭除，而多階胞格(MLC)之降臨則可進一步增加相對於單階胞格的快閃記憶體密度。熟習於本項技藝中之該等人士將理解的是，快閃記憶體可組構為NOR快閃或NAND快閃，而具有既定之更高密度的NAND快閃則係由於其更小型的記憶體陣列結構。針對進一步之解說，就快閃記憶體之引用而言，應理解為NOR或NAND或其他類型的快閃記憶體。
雖然現有的快閃記憶體模組可操作於足夠供許多現今之消費性電子裝置用的速度，但該等記憶體模組可能將不足以用於其中企望於高資料速率之另外的裝置中。例如記錄高清晰度動畫之行動多媒體裝置可能需要至少每秒10M 位元組(10MB/s)之程式化輸貫量，但該程式化輸貫量無法以具有每秒7M位元組(7MB/s)之典型程式化資料速率的現行快閃記憶體技術來獲得。而由於使胞格程式化所需之多階段的程式化順序，多階胞格之快閃將具有每秒1.5M位元組(1.5MB/s)之更低的速率。
快閃記憶體之程式化和讀取輸貫量可藉由增大快閃記憶體的操作頻率來直接地增加，例如大約20至30MHz之目前的操作頻率可增加大小等級至大約200MHz。雖然此解決方式呈現簡便，但在此高頻率處會存在信號品質之重大問題，而在快閃記憶體的操作頻率上導致實用的限制。尤其，快閃記憶體係使用一組依據所企望之組態之為數8或16的並列輸入/輸出(I/O)接腳來與其他組件連繫，以接收命令指示、接收輸入資料、及提供輸出資料(此係一般所熟知之並列界面)；然而，高速操作將造成熟知之通訊劣化效應，例如會使信號品質劣化之串音、信號歪斜、及信號衰減。
該等並列界面使用大量的接腳來讀取及寫入資料，當輸入接腳及導線的數目增加，則一些所不企望的效應亦會增加。該等效應包含碼間干擾、信號歪斜、及串音失真。碼間干擾產生於當連接多元件於導線時所造成之沿著導線所行進及反射之信號的衰減；信號歪斜產生於當信號沿著不同長度及/或不同特性來行進且於不同時間來抵達終點時；以及串音失真則有關在緊密靠近的導線上之所不欲的信號耦合，而當記憶體裝置之操作速度增加時，此串音失 真將變成更大的問題。
因此，在針對記憶體模組之技藝中，存在有需求的是，具有增大的記憶體容量及/或操作速度，而使接達該等記憶體模組所需之輸入接腳和導線的數目最小化，以便使用於行動電子裝置及固態驅動器之應用中。
下文將敘述本發明若干實施例之簡略概述以提供對於本發明之種種觀點的基本瞭解。此概述並非本發明之擴大的總論，亦非打算來確認本發明之主要或關鏈性的元件或定界限本發明之範疇，其目的僅在於以簡略方式來顯現本發明之若干實施例，以做為下文所呈現之更詳細說明的前文。
根據本發明之實施例，一種半導體記憶體裝置包含：記憶體；串列資料鏈路，其轉移串列輸入資料至該記憶體；以及輸入控制信號。控制電路將控制串列資料鏈路界面與記憶體之間的資料轉移。與本發明原理一致的是，該記憶體可為單一記憶體排組或為多重記憶體排組，而串列資料鏈路界面可轉換串列輸入資料成為即將要轉移到記憶體排組的並列資料。此外，該串列鏈路界面可轉換來自記憶體排組之並列資料成為串列輸出資料。本發明之各式各樣的其他觀點亦將在整個說明書中來加以揭示。
根據本發明之原理，一種快閃記憶體系統具有複數個串聯連接之快閃記憶體裝置。在該系統中之快閃記憶體裝 置包含串列輸入資料埠，串列資料輸出埠，複數個控制輸入埠，及複數個控制輸出埠。該等快閃記憶體裝置係組構來接收串列輸入資料及控制信號自外部來源，且提供資料及控制信號到外部裝置，該外部來源及外部裝置可為該系統內之其他的快閃記憶體裝置。在本發明之若干實施例中，該等快閃記憶體裝置各可包含唯一的裝置識別號碼，該等裝置可組構來剖析串列輸入資料中之目標裝置資訊欄，以使目標裝置資訊與裝置之唯一裝置識別號碼相互關聯，而決定該裝置是否為目標裝置，該裝置可在處理所接收之任何額外的輸入資料之前剖析該目標裝置資訊欄。若該記憶體裝置並非目標裝置時，可忽略該串列輸入資料，藉以節省額外的處理時間和資源。
根據本發明之實施例，一種記憶體裝置及方法可完全地使單一組合之串列輸入和輸出接腳串聯化，該串列輸入和輸出接腳係伴隨有兩個控制信號之SIP(串列輸入埠)和SOP(串列輸出埠)，而該兩控制信號係IPE(輸入埠致能)和OPE(輸出埠致能)，用以分別致能輸入/輸出埠/使輸入/輸出埠失能。本發明之半導體裝置僅當IPE停留於"高"邏輯狀態之中時才透過其SIP埠來接收資訊信號流，且該裝置僅當OPE停留於"高"邏輯狀態之中時才透過其SOP埠來傳輸輸出資料信號流。當IPE來到自由運作之串列時脈信號(SCLK)之上升緣所附註之"高"時，該SIP埠會開始以用於各個操作情況之預定數目的時脈循環來接收連續的串列輸入流位元組，該等輸入流位元組係裝 置位址位元組、命令位元組、行位址位元組、列位址位元組、及/或輸入資料位元組；若IPE來到"低"狀態時，該SIP埠會停止接收輸入信號流之位元組。當OPE信號來到"高"狀態時，SOP埠會開始輸出在自由運作之串列時脈信號(SCLK)之上升緣所附註之資料；若OPE來到"低"狀態時，則SOP會停止輸出資料。因此，記憶體控制器可更具撓性來控制記憶體裝置與控制器本身之間的通訊。
此外，當裝置係串聯地串級於系統之中時，該等裝置可進一步包含輸出控制埠，而"回聲"所接收之IPE和OPE信號到外部裝置。此允許系統來具有點對點連接之信號埠(例如SIP/SOP、IPE/IPEQ、OPE/OPEQ、SCLKI/SCLKO)，以形成菊鍊串級方案(相對於廣播/多重降落串級方案)。該等系統可使用唯一的裝置識別及目標裝置選擇位址方案，而非使用受限的硬體實體的裝置選擇接腳，使得就記憶體密度而言，整個系統可易於盡可能多地予以擴展，而不致犧牲系統之全部性能。
102、104、120、132、134、136、138‧‧‧串列資料鏈路界面
106、108、122、124、140、142、144、146‧‧‧記憶體排組
110、126、150‧‧‧控制模組
200、1500、1300、1310‧‧‧記憶體裝置
202、204‧‧‧記憶體排組
206‧‧‧路徑開關電路
205、207‧‧‧界面電路
208‧‧‧控制界面
210‧‧‧狀態/ID暫存器電路
212、218‧‧‧感測放大器及頁面緩衝器電路區塊
214、220‧‧‧列解碼器區塊
216、222‧‧‧控制及預解碼器電路區塊
230、236‧‧‧串列資料鏈路
232、240‧‧‧輸入串列至並列暫存器區塊
234、238‧‧‧輸出並列至串列暫存器區塊
242‧‧‧輸入緩衝器
244‧‧‧輸出驅動器
246‧‧‧正反器電路
248‧‧‧反相器
250‧‧‧多工器(MUX)
252‧‧‧AND(及)邏輯閘
256‧‧‧命令暫存器
258‧‧‧暫時暫存器
260‧‧‧串列資料暫存器
262‧‧‧命令解譯器
264‧‧‧開關控制器
266‧‧‧開關電路
268‧‧‧行位址暫存器
270‧‧‧列/排組暫存器
272‧‧‧資料暫存器
274，276‧‧‧開關副電路
302‧‧‧晶片選擇(CS#)信號
304‧‧‧串列時脈(SCLK)信號
306‧‧‧輸入埠致能(IPEx)信號
308‧‧‧串列輸入(SIPx)埠
314、802、804、810‧‧‧"頁面讀取"記憶體命令
402‧‧‧"隨機資料讀取"命令
502、812‧‧‧"頁面程式化"命令
504‧‧‧"頁面起始"命令
604、1204、1210‧‧‧"讀取狀態"命令
814‧‧‧"拭除"命令
本發明係藉由實例來描繪，且並未受限於其中相同的參考符號指示相似的元件之附圖中，其中：第1A、1B、1C圖描繪高階之圖式，顯示根據本發明不同觀點之允許同時操作的描繪性記憶體裝置；第2A圖係根據本發明觀點之描繪性記憶體裝置的高階方塊圖； 第2B圖係根據本發明實施例之在第2A圖中所示之串列資料鏈路的示意圖；第2C圖係根據本發明實施例之在第2A圖中所示之輸入串列至並聯暫存器區塊的示意圖；第2D圖係根據本發明實施例之在第2A圖中所示之路徑開關電路的示意圖；第2E圖係根據本發明實施例之在第2A圖中所示之輸出並列之串聯暫存器方塊的示意圖；第3A、4、5A、6A及7圖描繪藉由根據本發明不同觀點之記憶體裝置所執行之記憶體操作的時序圖；第3B、5B及6B圖係流程圖，分別描繪根據本發明不同觀點之裝置中之第3A、5A、及6A圖的記憶體操作；第8A、8B、及8C圖描繪根據本發明不同觀點之記憶體裝置中所執行之同時記憶體操作的時序圖；第9及10係流程圖，描繪根據本發明不同觀點之用以控制複數個串列資料鏈路界面與複數個記憶體排組間之資料轉移的方法；第11圖描繪根據本發明不同觀點之裝置中的記憶體裝置接腳扇出組態之方塊圖；第12圖描繪製備有根據本發明虛擬多重鏈路特性之不同觀點的記憶體裝置中所執行之記憶體操作的時序圖；第13A圖係根據本發明不同觀點之若干記憶體裝置的串級組態的高階方塊圖； 第13B圖係根據本發明不同觀點之若干記憶體裝置的選擇性串級組態的高階方塊圖；第14圖描繪根據本發明觀點之串級組態中的記憶體裝置上所執行之記憶體操作的簡化時序圖；第15A圖係根據本發明觀點之描繪性記憶體裝置的高階方塊圖；第15B圖係可使用於第15A圖中所描繪之記憶體裝置中的串列鏈路界面之更詳細方塊圖；第16A及16B圖分別描繪用於輸入閂鎖時序和輸入順序時序位元組模式的時序圖；以及第17A及17B圖分別描繪用於輸出閂銷時序和輸出順序時序位元組模式的時序圖。
揭示一種用於半導體記憶體之串列資料界面，該串列資料界面可包含與中央控制邏輯裝置通訊之一或多個串列資料鏈路，其中各個串列資料鏈路可串聯地接收命令和資料，且可串聯地提供輸出資料。各個串列資料鏈路可接達記憶體中之任何記憶體排組，用以程式化及讀取資料。該串列界面之至少一優點係低接腳數裝置，其具有自一密度至另一密度之相同的標準接腳扇出，因此，可允許相容於未來至更高密度的升級，而無需廣為重設計。
第1A及1B圖係高階圖式，顯示根據本發明不同觀點之支援同時操作的描繪性記憶體裝置。第1A圖顯示具 有多重串列資料鏈路界面102及104和多重記憶體排組106和108之記憶體裝置，所顯示之設置在本文中係稱為雙埠組態。各個串列資料鏈路界面具有相關連的輸入/輸出接腳以及資料輸入和資料輸出電路，其將相對於第2A圖來進一步詳細地描述。透過串列資料鏈路界面所轉移之資料將以串列形式來通過(例如成為單一位元寬之資料流)，在記憶體裝置中之資料鏈路界面102及104各係獨立且可轉移資料至/自任一記憶體排組106及108，例如串列資料鏈路102可轉移資料至/自記憶體排組106或記憶體排組108；同樣地，串列資料鏈路104可轉移資料至/自記憶體排組106及記憶體排組108。因為所顯示之該兩個串列資料鏈路係獨立的，所以它們可同時地轉移資料至/自個別的記憶體排組。例如此處所使用之鏈路係有關可提供路徑用於資料至/自一或多個記憶體排組，以及控制資料轉移至/自一或多個記憶體排組之電路。控制模組110可以以命令來組構，以便控制各個串列資料鏈路界面102及104與各個記憶體排組106及108之間的資料交換，例如控制模組110可組構來允許串列資料鏈路界面102於與串列資料鏈路界面104正寫入資料至記憶體排組108之同時，自記憶體排組106來讀取資料，此特性將提供系統設計增強的撓性以及增大的裝置實用性(例如匯流排實用性及核心實用性)。如稍後將顯示地，該控制模組110可包含控制電路、暫存器及開關電路。
第1B圖顯示其中單一的串列資料鏈路界面120係經 由控制模組126來鏈接至多重記憶體排組122及124的實施例。此處所顯示之設置係稱為單埠組態，且使用比第1A圖中所示之雙埠組態更少的記憶體裝置輸入/輸出接腳。控制模組126係組構來執行兩個操作方法或線程，使得串列資料鏈路界面120可以與記憶體排組122及124以管線方式來交換資料。例如雖然正在寫入資料至記憶體排組122之內，但資料鏈路界面120可自記憶體排組124來讀出資料。根據本發明之不同觀點以及如下文中將更詳細描述地，記憶體裝置將使用第1B圖中所描繪之單一鏈路組態來模仿多重鏈路操作。利用與多重排組組態結合之此鏈路(此處亦稱為虛擬多重鏈路)，可存取任何一用的排組，而另一排組可在忙碌的狀態中。因而，該記憶體裝置可藉由透過鏈路仲裁電路來存取另一可用排組而達成單一鏈路組態之增強的實用性。
僅針對描繪性之緣故，第1A及1B圖中所示之記憶體裝置包含兩個記憶體排組。熟習於本項技藝之人士將理解的是，此處所揭示之本發明的若干觀點係可衡量的，且允許使用多重記憶體排組及多重串列資料鏈路界面，例如單一記憶體裝置可包含2、4、或多個記憶體排組。第1C圖顯示其中四個獨立的串列資料鏈路132、134、136及138係組構以在控制模組150的控制之下與四個記憶體排組140、142、144及146來交換資料。藉由僅需一鏈路之虛擬多重鏈路組態，所以並未使用剩餘鏈路(例如在第1A圖中之雙重鏈路，或第1C圖中之四重鏈路接腳扇出組 態)，以及可視剩餘鏈路為NC(亦即，不連接)。相較於習知之並列界面結構，該串列資料鏈路界面之至少一優點在於可降低記憶體裝置上之接腳的數目，而仍維持著鏈路可撓性及大的密度，例如雖然習知的快閃記憶體裝置需要48個接腳於封裝之多重側邊上，但根據本發明觀點之記憶體裝置可使用更少的接腳(例如11個接腳)於標準封裝1100的單一側邊上，如第11圖中所描繪。選擇性地，因為所需之內部接墊較少，所以可使用不同的封裝及更少類型之封裝來取代。
第2A圖描繪根據本發明一實施例之第1A圖中所示之記憶體裝置的更詳細示意圖。在記憶體裝置200中之各個記憶體排組的架構可相同於或相似於NAND(反及)快閃記憶體核心架構。第2A圖描繪相關連於本發明之該等電路，且故意地省略某些電路方塊以簡化第2A圖，例如以快閃記憶體核心架構所實施之記憶體裝置200將包含高壓產生器電路，而該高壓產生器電路係程式化及拭除記憶體胞格所必要的。如此處所使用之核心架構(或核心電路)係有關包含記憶體胞格陣列以及諸如解碼和資料轉移電路之相關聯存取電路之電路。因為標準記憶體架構係熟知的，所以熟習於本項技藝之任何人士，理當瞭解與所選擇之架構相關連之固有的操作；而熟習於本項技藝之該等人士應進一步瞭解的是，可使用任一熟知之非依電性或依電性記憶體架構於本發明選擇性的實施例中。
記憶體裝置200包含諸如記憶體排組A202及記憶體 排組B204之具有其個別的資料、控制及定址電路之多個相同的記憶體排組，連接於記憶體排組202和204之位址及資料路徑開關電路206，以及與各個記憶體排組相關聯之用以提供資料至開關電路206接收資料及開關電路206之相同的界面電路205和207。例如較佳地，記憶體排組202和204係諸如快閃記憶體之非依電性記憶體。合乎邏輯地，由記憶體排組202所接收及所提供的信號係以字母"A"來指示，而由記憶體排組204所接收及所提供的信號則以字母"B"來指示；相似地，由界面電路205所接收及所提供的信號係以數字"0"來指示，而由界面電路207所接收及所提供的信號則以數字"1"來指示。各個界面電路205/207以串列資料流來接收存取之資料，例如其中該存取之資料可包含用以程式化操作之命令、位址資訊及所輸入之資料。在讀取操作中，界面將提供輸出資料成為串列資料流，以回應於讀取命令及位址資料。該記憶體裝置200進一步包含諸如控制界面208和狀態/ID暫存器電路210的整體電路，該整體電路可提供諸如時脈信號sclki和重設之整體信號至記憶體排組202和204之電路以及個別的界面電路205及207。現將進一步地解說上述電路如下。
記憶體排組202包含：熟知的記憶體週邊電路，例如用以提供輸出資料DOUT_A及用以接收所輸入之程式資料DIN_A的感測放大器及頁面緩衝器電路區塊212；以及列解碼器區塊214。熟習於本項技藝之人士將瞭解的是， 區塊212亦將包含行解碼器電路。控制及預解碼器電路區塊216可經由信號線ADDR_A來接收位址信號和控制信號，以及提供預解碼的位址信號到列解碼器214和感測放大器及頁面緩衝器電路區塊212。
用於記憶體排組204之週邊電路係相同於上文所述之用於記憶體排組202之該等週邊電路。記憶體排組B之電路包含用以提供輸出資料DOUT_B及用以接收輸入之程式資料DIN_B的感測放大器及頁面緩衝器電路區塊218，列解碼器區塊220，以及控制及預解碼器電路區塊222。控制及預解碼器電路區塊222可經由信號線ADDR_B來接收位址信號和控制信號，以及提供預解碼的位元信號到列解碼器220和感測放大器及頁面緩衝器電路區塊222。各個記憶體排組及其對應的週邊電路可以以熟知的架構來加以組構。
在一般的操作中，各個記憶體排組係回應於特定的命令和位址，且視需要地，回應於所輸入之資料。例如記憶體排組202將提供輸出資料DOUT_A以回應於讀取命令和讀取位址，且可程式化所輸入之資料以回應於程式命令和程式位址。各個記憶體排組可回應於諸如拭除命令之其他命令。
在所顯示之實施例中，路徑開關206係雙埠電路，其可操作於用以傳遞信號於記憶體排組202及204與界面電路205及207之間的兩模式之一。第一模式係直接轉移模式，其中記憶體排組202與界面電路205的信號係相互傳 遞，同時，記憶體排組204與界面電路207的信號係相互傳遞於直接轉移模式中。第二模式係交叉轉移模式，其中記憶體排組202與界面電路207的信號係相互傳遞，同時，記憶體排組204與界面電路205的信號係相互傳邊。該路徑開關206之單埠組態將於稍後解說。
如上述，界面電路205及207接收及提供資料成為串列資料流，此係用以降低晶片之接腳扇出需求以及增加高操作頻率時之全部信號輸貫量。因為記憶體排組202及204的電路係典型地組構用於並列的位址和資料，所以需要轉換電路。
界面電路205包含串列資料鏈路230，輸入串列至並列暫存器區塊232，及輸出並列至串列暫存器區塊234。串列資料鏈路230接收串列輸入資料SIP0，輸入致能信號IPE0，及輸出致能信號OPE0，以及提供串列輸出資料SOP0，輸入致能回聲信號IEPQ0，及輸出致能回聲信號OPEQ0。信號SIP0(及SIP1)係串列資料流，其各可包含位址、命令及所輸入之資料。串列資料鏈路230提供對應於SIP0之緩衝的串列輸入資料SER_IN0，及接收來自輸出並列至串列暫存器區塊234之串列輸出資料SER_OUT0。該輸入串列至並列暫存器區塊232接收SER_IN0，且將其輚換成為並列組合之信號PAR_IN0；該輸出並列至串列暫存器區塊234接收並列組合之輸出信號PAR_OUT0，且將其轉換成為串列輸出資料SER_OUT0而順序地提供該串列輸出資料SER_OUT0來做為資料流 SOP0。輸出並列至串列暫存器區塊234亦可接收來自狀態/ID暫存器電路210之資料，用以輸出其中所儲存之資料來取代PAR_OUT0資料，此特殊之特性的進一步細節請容後解說。此外，該串列資料鏈路230可組構來適應控制信號及資料信號與另一記憶體裝置200之菊鍊串級(daisy chain cascading)。
串列界面電路207係組構完全相同於界面電路205，且包含串列資料鏈路236，輸入串列至並列暫存器區塊240，及輸出並列至串列暫存器區塊238。串列資料鏈路236接收串列輸入資料SIP1，輸入致能信號IPE1，及輸出致能信號OPE1，以及提供串列輸出資料SOP1，輸入致能回聲信號IPEQ1，及輸出致能回聲信號OPEQ1。串列資料鏈路236提供對應於SIP1之緩衝的串列輸入資料SER_IN1，及接收來自輸出並列至串列暫存器區塊238之串列輸出資料SER_OUT1。該輸入串列至並列暫存器區塊240接收SER_IN1，且將其轉換成為並列組合之信號PAR_IN1；該輸出並列至串列暫存器區塊238接收並列組合之輸出信號PAR_OUT1，且將其轉換成為串列輸出資料SER_OUT1而順序地提供該串列輸出資料SER_OUT1來做為資料流SOP1。輸出並列至串列暫存器區塊238亦可接收來自狀態/ID暫存器電路210之資料，用以輸出其中所儲存之資料來取代PAR_OUT1資料。與串列資料鏈路230一樣地，該串列資料鏈路236可組構來適應控制信號及資料信號與另一記憶體裝置200之菊鍊串級(daisy chain cascading)。
控制界面208包含標準輸入緩衝器電路，以及產生分別對應於CS#，CSLK和RST#之內部晶片選擇信號chip_sel，內部時脈信號sclki和內部重設信號reset。雖然信號chip_sel主要由串列資料鏈路230及236所使用，但reset及sclki可由整個記憶體裝置200之許多電路所使用。
第2B圖係根據本發明實施例之串列資料鏈路230的示意圖。串列資料鏈路230包含：輸入緩衝器242，用以接收輸入信號OPE0，IPE0及SIP0；輸出驅動器244，用以驅動信號SOP0，IPEQ0及OPEQ0；正反器電路246，用以計時信號out_en0及in_en0；反相器248；以及多工器(MUX)250。用於信號OPE0及SIP0之輸入緩衝器被致能以回應於chip_sel以及用於信號SOP0之輸出驅動器係經由反相器248來加以致能，以回應於反相之chip_sel。信號out_en0可致能輸出緩衝器(稍後將顯示於第2E圖之中)，以及提供信號SER_OUT0。信號in_en0可致能輸入串列至並列暫存器區塊232以閂鎖SER_IN0資料。
串列資料鏈路230包含可致能記憶體裝置200與另一記憶體裝置之菊鍊串級。更特定地，該串列輸入資料流SIP0和致能信號OPE0及IPE0可透過串列資料鏈路230來傳遞至另一記憶體裝置之對應的接腳。SER_IN0係由AND(及)邏輯閘252所接收，且當in_en0係在活化的 高邏輯位準時可傳遞至其對應的正反器246。同時，在活化高邏輯位準之in-en0將控制MUX250以傳遞Si_next0至輸出驅動器244。同樣地，IPE0及OPE0可透過個別的正反器246來對IPEQ0及OPEQ0計時。雖然已敘述串列資料鏈路230，但應注意的是，串列資料鏈路236包含相同的組件，該等組件係以相同於如第2B圖中之用於串列資料鏈路230所示的方式來互連。
第2C圖係輸入串列至並列暫存器區塊232之示意圖。此區塊可接收時脈信號sclki，致能信號in_en0，及輸入資料流SER_IN0，以及轉換SER_IN0成為並列群組之資料。尤其，SER_IN0可予以轉換來提供命令CMD_0，行位址C_ADD0，列位址R_ADD0，及輸入資料DATA_IN0。本發明現在所揭示的實施例較佳地操作於例如200MHz的高頻率。在此速度時，該串列輸入資料流可以以比可解碼所接收之命令的更快速率來予以接收，理由在於該串列輸入資料流會初始地被緩衝器於一組暫存器之中。應理解的是，目前所示的示意圖亦可應用於輸入串列至並列暫存器區塊240，其中之差異僅在於信號名稱之指定。
該輸入串列至並列暫存器區塊232包含用以接收in_en0及sclki之輸入控制器254，命令暫存器256，暫時暫存器258，及串列資料暫存器260。因為串列輸入資料流的資料結構係預定的，所以可分配該輸入資料流之特定數目的位元到上述暫存器，例如對應於命令之該等位元可 儲存於命令暫存器256中，對應於列及行位址之該等位元可儲存於暫時暫存器258中，以及對應於輸入資料之該等位元可儲存於串列資料暫存器260中。該串列輸入資料流的位元分配可由輸入控制器254所控制，該輸入控制器254包含計數器，該計數器係用於在已接收各個預定數目之位元後產生適當的暫存器致能控制信號。換言之，該三個暫存器之各個暫存器可順序地予以致能，以便根據該串列輸入資料流的預定資料結構來接收及儲存該串列輸入資料流的資料位元。
命令解譯器262並列地接收來自命令暫存器256之命令信號，且產生所解碼之命令CMD_0。命令解譯器262係以互連的邏輯閘或韌體來實施的標準電路，用以解碼所接收之命令。如第2C圖中所示，CMD_0可包含信號cmd_status及cmd_id。開關控制器264接收來自CMD_0之一或多個信號以控制簡單的開關電路266，該開關電路266並列地接收暫時暫存器258中所儲存的所有資料，且根據所解碼之命令CMD_0而以資料來載入行位址暫存器268及列/排組暫存器270之一或兩者皆有。較佳的是，完成此解碼，因為暫時暫存器並非一直包含行及列/排組位址資料，例如具有區塊拭除命令的串列輸入資料流將僅使用列位址，其中僅載入暫時暫存器258中所儲存之相關連位元到列/排組暫存器270之內。行位址暫存器268提供並列的信號C_ADD0，列/排組位址暫存器270提供並列的信號R_ADD0，以及資料暫存器272提供並列的信號 DATA_IN0，用以程式化操作。集體地，CMD_0，C_ADD0，R_ADD0以及Data_IN0(選用地)將形成並列的信號PAR_IN0。用於各個並列信號之位元寬度並未予以指明，因為所企望的寬度係設計參數，該設計參數可予以按規格製作或使適合，以附著於特定的標準。
用於快閃核心架構實施例之記憶體裝置200的若干操作實例係顯示於以下第1表之中，第1表列表出CMD_0之可行的OP(操作)以及行位址(C_ADD0)，列/排組位址(R_ADD0)，及輸入資料(DATA_IN0)之對應狀態。
再者，第2表顯示輸入資料流的較佳輸入順序。命令，位址，及資料係以最大有效位元來開始而串列地移入及移出記憶體裝置200，命令順序以一位元組命令碼(第2表中之"cmd")來開始。依據該命令，行位址位元組(第2表中之"ca")、列位址位元組(第2表中之"ra")、排組位址位元組(第2表中之"ba")、資料位元組(第2表中之"資料")、及/或其組合位元組或無位元組可緊隨在該一位元組命令碼之後。
第2D圖係第2A圖中所示之路徑開關的示意圖。開關206係邏輯地畫分為兩個相同組態之開關副電路274及276，開關副電路274包含四個輸入多工器278，該等多工器278可選擇性地傳遞界面電路205或界面電路207之命令、位址、及輸入資料至記憶體排組202的電路，該等信號已先前地藉由實例在第2C圖中被組群成為PAR_IN0。開關副電路274包含一個輸出多工器280，用以選擇性地傳遞來自記憶體排組202或記憶體排組204的輸出資料至界面電路205。開關副電路276包含四個輸入多工器(未顯示)，該等多工器可選擇性地傳遞界面電路205或界面電路207之命令、位址、及輸入資料至記憶體排組204的電路。開關副電路276包含一個輸出多工器(未顯示)，用以選擇性地傳遞來自記憶體排組202或記憶體排組204的輸出資料至界面電路207。
該等開關副電路274和276可依據開關控制信號SW_CONT的狀態來同時地操作於直接轉移模式或交叉轉移模式中。路徑開關電路206目前係以雙埠組態來顯示，意指記憶體排組202和204均可透過界面電路205及207來予以同時地存取。
根據本發明之另一實施例，如先前在第1B圖中所示地，路徑開關206可以以其中僅界面電路205及207之其一係活化之單埠模式來操作。此組態可進一步降低記憶體裝置200之接腳扇出面積的需求，因為不再需要與未使用之界面電路相關聯的輸入/輸出接墊。在該單埠組態中， 除了可維持回應於該SW_CONT選擇信號的個別多工器280之外，該等開關副電路274及276被設定僅操作於直接轉移模式中。
在其中僅界面電路205係活化的單埠實施例中，補助路徑開關(未顯示)係包含於輸入並列至串列暫存器區塊232(或區塊234)中，用以選擇性地傳遞來自開關266和串列資料暫存器260之輸出的資料至輸入串列至並列暫存器區塊232或240之對應的行、列/排組、及資料暫存器。實際上，該補助路徑開關可相似於開關206，因此，該等輸入串列至並列暫存器區塊232及240的行、列/排組、及資料暫存器可載入有資料以供選擇性的記憶體排組存取，或供實質同時的存取用。
第2E圖係輸出並列至串列暫存器區塊234之示意圖，注意的是，輸出並列至串列暫存器區塊238係相同地組構。該輸出並列至串列暫存器區塊234提供存取自記憶體排組之資料，或先前儲存於暫存器中之狀態資料。更特定地，使用者或系統可請求串列資料鏈路230或236之狀態，在輸出狀態資料中之所指定位元位置(例如位元4)中的"1"值可指示特定之串列資料鏈路界面係忙碌的。所固定之資料可進一步包含晶片識別資料，該晶片識別資料具有狀態資料且當開啟記憶體裝置200之電源時可預載入有缺設狀態，該狀態資料可組構以具有可由系統所辨識之預選的位元圖案。雖未顯示，但第2E圖可依據一或多個預定的條件來包含用以更新暫存器284中所儲存之一或多 個位元的額外的控制電路，例如一或多個狀態位元可依據消逝的時脈循環之計數，或依據接收自記憶體裝置200之不同的電路區塊的一或多個旗標信號之組合來改變。
輸出並列至串列暫存器區塊234包含：第一並列至串列暫存器282，用以接收來自路徑開關206之輸出資料PAR_OUT0；以及第二並列至串列暫存器284，用以接收來自多工器286之固定資料。多工器286選擇性地傳遞狀態暫存器288中所儲存之狀態資料，或ID暫存器290中所儲存之晶片識別資料之其中之一，以回應於信號cmd_id。輸出多工器292會經由OR(或)閘294來傳遞來自第一並列至串列暫存器282或第二並列至串列暫存器284之資料，以回應於cmd_id或cmd_status。最後，由out_en0所致能之串列輸出控制電路296將提供SER_OUT0。
熟習於本項技藝之人士將理解的是，狀態指示器之大小及位置可根據本發明之不同觀點來加以改變。例如，串列資料鏈路界面狀態指示器可以與其他類型之狀態指示器(例如記憶體排組狀態指示器)來聯合，及/或實體體位於暫存器區塊之外部(例如在鏈路中裁模組中，或在控制模組238中)。在其他實例中，該串列資料鏈路界面狀態指示器係一位元暫存器。
第15A圖係根據本發明觀點之描繪性記憶體裝置的高階方塊圖。在記憶體裝置1500中之記憶體排組202的架構可相同於或相似於NAND(反及)快閃記憶體核心架 構，若干電路區塊被省略以簡化第15A圖，例如以快閃記憶體架構所實施之記憶體裝置1500將包含用以程式化及拭除記憶體胞格所必要之高壓產生器電路。如此處所使用之核心架構(或核心電路係有關包含記憶體胞格陣列以及諸如解碼和資料轉移電路之相關聯存取電路之電路。因為標準記憶體架構係熟知的。所以熟習於本項技藝之任何人士理當瞭解與所選擇之架構相關連之固有的操作；而熟習於本項技藝之該等人士應進一步瞭解的是，可使用任一熟知之非依電性或依電性記憶體架構於本發明選擇性的實施例中。
記憶體裝置1500包含記憶體排組202，以及用以轉移串列輸入資料至記憶體排組之串列資料鏈路界面205。記憶體排組202包含：熟知的記憶體週邊電路。例如用以提供輸出資料DOUT及用以接收所輸入之程式資料DIN的感測放大器及頁面緩衝器電路區塊212；以及列解碼器區塊214。熟習於本項技藝之人士將瞭解的是，區塊212亦將包含行解碼器電路。如第15A圖中所示，該串列資料鏈路界面205包含串列輸入埠(SIP)，串列輸出埠(SOP)，輸入致能控制埠(IPE)，輸出致能控制埠(OPE)，輸入致能回聲控制埠(IPEQ)，及輸出致能回聲控制埠(OPEQ)。熟習於本項技藝之人士將瞭解的是，該串列鏈路界面205可進一步包含其他的裝置埠，例如晶片選擇(CS#)接腳，時脈信號輸入(SCLK)，或重設選擇(RST#)接腳。
第15B圖係可使用於第15A圖中所描繪之記憶體裝置中的串列鏈路界面之更詳細的方塊圖。相似於第2A圖之記憶體裝置200，界面電路205包含串列資料鏈路230，輸入串列至並列暫存器區塊232，及輸出並列至串列暫存器區塊234。串列資料鏈路230接收串列輸入資料SIP，輸入致能信號IPE，及輸出致能信號OPE，以及提供串列輸出資料SOP，輸入致能回聲信號IPEQ，及輸出致能回聲信號OPEQ。信號SIP係串列資料流，其各可包含位址、命令及所輸入之資料。串列資料鏈路230提供對應於SIP之緩衝的串列輸入資料SER_in，及接收來自輸出並列至串列暫存器區塊234之串列輸出資料SER_out。該輸入串列至並列暫存器區塊232接收SER_in，且將其轉換成為並列組合之信號PAR_out。該輸出並列至串列暫存器區塊234接收並列組合之輸出信號PAR_in，且將其轉換成為串列輸出資料SER_out而順序地提供該串列輸出資料SER_out來做為資料流SOP。此外，該輸入致能信號IPE，輸出致能信號OPE，輸入致能回聲信號IPEQ，及輸出致能回聲信號OPEQ係使用來組構串列資料鏈路230，以適應控制信號及資料信號與另一記憶體裝置1500之菊鍊串級。控制模組208可控制串列資料鏈路界面與記憶體排組之間的資料轉移。
第3A、4、5A、6A、及7圖描繪根據本發明不同觀點之由記憶體裝置200所執行之若干記憶體操作的實例時序圖。由記憶體裝置200所執行之若干記憶體命令包含， 但未受限於，頁面讀取、隨機資料讀取、用於拷貝之頁面讀取、用於拷貝之目標位址輸入、串列資料輸入、頁面程式化、區塊拭除、讀取狀態、讀取ID、寫入組態暫存器、寫入裝置名稱登錄、重設、及/或排組選擇。時序圖之以下的解說係參考先前圖式中所示記憶體裝置200的所述實施例以及第1及2表來作成。
在第3A圖之時序圖中所說明的實例中，"頁面讀取"讀取命令314係接收於根據本發明之記憶體裝置200的串列資料鏈路230。此外，第3B圖顯示與第3A圖之時序圖中"頁面讀取"記憶體命令314的操作相似之簡化流程圖。實質地，第3B圖中所描繪的步驟將與第3A圖之時序圖一起結合來說明，例如在步驟324中，"頁面讀取"記憶體命令314係讀取於記憶體裝置200的串列資料鏈路230中。
在此實例中之輸入資料流係六位元組串列資料流(亦即，串列輸入資料)，包含命令資料(在第一位元組中)、行位址資料(在第二及第三位元組中)、以及列及排組位址資料(在第四、第五、及第六位元組中)。如稍後所述地，相對於目標裝置定址，該串列資料流可包含識別目標裝置位址("tda")及前導位元流中之命令資料的額外位元組。排組位址可使用來決定經由路徑開關206對排組202或204之存取。熟習於本項技藝之人士將瞭解的是，不同的記憶體命令可具有不同的資料流，例如"隨機資料讀取"具有僅三個位元組之預定的資料流：命令資料 (在第一位元組中)及行位址資料(在第二及第三位元組中)。在後者之實例中，該串列輸入資料之位址欄僅含有行位址資料，且係兩位元組長。同時，在前者之實例中，位址欄係五個位元組長。熟習於本項技藝之人士將理解的是，在檢視此處所揭示的整體之後，根據本發明不同觀點之許多記憶體命令及預定資料流將呈現明顯。
繼續有關如第3A圖中所描繪之"頁面讀取"記憶體命令，當晶片選擇(CS#)信號302係設定於低且回應於設定於高的輸入埠致能(IPEx)信號306時，串列輸入(SIPx)埠308係取樣於串列時脈(SCLK)信號304之第一上升緣之上(其中"x"扮演代表鏈路界面號碼之占位符，例如鏈路0界面232或鏈路1界面234)。資料讀出(在步驟328中)係對應於"頁面讀取"記憶體命令314之資料流，CS#信號302係進入記憶體裝置200之輸入，且其中可使用來指示該記憶體裝置200是否活化(例如當CS#係低時)。IPEx信號306指示輸入資料流是否將接收於特定的鏈路界面(例如當IPEx係高時)，或特定的鏈路界面是否將忽略該輸入資料流(例如當IPEx係低時)。該輸入資料流係接收於鏈路界面之SIPx308的記憶體裝置。最後，系統時脈(SCLK)信號304係進入記憶體裝置200之輸入，且將使用來使記憶體裝置200之若干電路所執行的不同操作同步。將呈明顯於熟習本項技藝之人士的是，根據本發明不同觀點之記憶體裝置可以與此一時脈信號同步(例如操作及資料轉移發生於時脈信號之上 升緣及/或下降緣)，或可非同步(亦即，不同步)。選擇性地，在雙資料率(DDR)實施例中，SCLK時脈之上升緣及下降緣均可使用來閂鎖資訊。然而，在第3A圖之實例中，輸入資料係閂鎖於SCLK的下降緣之上，且在SCLK的上升緣之後，輸出資料322呈現在串列輸出接腳312 SOPx之上。
"頁面讀取"之狀態可檢查於SOPx接腳312上，如第3A圖中所示，因此，"排組忙碌"結果將提供於SOPx上，直到當"備妥"指示將出現時之時間318為止，且輸出資料將在時間322之期間短暫地出現。應注意的是，雖然第3A圖以隨後的"讀取狀態"來描繪"頁面讀取"，但無需"讀取狀態"之"頁面讀取"亦將視為根據本發明之觀點。在該實施例中，直到輸出資料備妥為止，並無資料將提供於SOPx之上。
由SIPx所取樣之命令資料係寫入至第2C圖中之適當暫存器(例如命令暫存器256)，對於設計輸入資料流使得第一位元組係命令資料的選用性之最少一好處在於，資料可轉移至命令暫存器而無需額外的處理，在資料流中之隨後的位元組可根據記憶體命令的類型而成為位元資料及/或輸入資料。熟習於本項技藝之人士將理解的是，由根據本發明不同觀點之記憶體裝置所辨識之記憶體命令的設定可由字元基礎(亦即，16位元)或任一I/O寬度來加以界定。在第3A圖之中，命令資料(亦即，對應於"頁面讀取"314之00h)係由五個位元組之位址資料所跟隨：兩個 位元組之行位址資料及三個位元組之列/排組位址資料。該等位址資料係寫入至第2C圖中之位址暫存器258，且使用來定位即將讀取之記憶體排組202中所儲存之資料。預解碼器電路216，電路212中之行解碼器，以及列解碼器214係在此過程之期間使用來選擇即將讀取之資料，例如預解碼器模組216係使用來預解碼位址資訊，之後，在電路212中之行解碼器以及列解碼器214則使用來活化對應於該位址資料的位元線和字元線。在"頁面讀取"命令的情況中，多重位元線係對應於字元線而激活。之後，儲存於記憶體排組202中之資料係在感測放大器感測之後轉移至電路212中之頁面暫存器。直到3A圖中之時間318為止，在頁面暫存器中之資料無法可用，亦即，輸出接腳將指示"忙碌"。所消逝之時間量係稱為轉移時間(tR)，轉移時間週期結束於時間318(在第3A圖中)且持續tR之週期時間。
在該轉移時間週期消逝之前，記憶體排組狀態指示器係設定來指示特定的記憶體排組(例如記憶體排組202)係"忙碌"。第3A圖之描繪性記憶體排組狀態指示器係具有指示記憶體排組202(亦即，排組0)是否"忙碌"或"備妥"之該等位元之一(例如位元4)的一位元組欄。該記憶體排組狀態指示器係儲存於第2E圖之狀態暫存器288中，該記憶體排狀態指示器係更新(例如設定位元4成為"0")於已由輸入資料流來識別記憶體排組之後。一旦記憶體操作完成時，排組狀態指示器會更新(例如設定位元 4成為"1")以指示該記憶體排組不再"忙碌"(亦即，"備妥")。注意的是，如下文將進一步詳細解說地，排組狀態指示器及SOPx輸出接腳將指示"忙碌"狀態。熟習於本項技藝之人士將理解的是，雖然該記憶體排組狀態指示器係在第3A圖中予以陳述為一位元組欄，但其大小無需因而受限，更大的狀態指示器之至少一好處在於能監測更大數量之記憶體排組的狀態。此外，該狀態指示器可使用來監測其他類型的狀態(例如在執行諸如"頁面程式"之記憶體操作後，該記憶體排組是否在"通過"或"失敗"狀態中)。此外，將呈明顯於熟習本項技藝之人士的是，所實施之使得各個位元指示不同記憶體排組的狀態之此實例的狀態指示器僅係代表性，例如可使用位元之組合的值來指示記憶體排組之狀態(例如藉由使用邏輯閘及其他電路)。對應於記憶體排組狀態指示器之"讀取狀態"命令的操作將相對於第7圖來解說於下文。
在第3A圖之實例中的記憶體排組狀態指示器係利用"讀取狀態"記憶體命令316來讀取(在步驟328中)，在轉移時間週期之期間，"讀取狀態"命令316偶爾會傳送至暫存器區塊224中之命令暫存器，該"讀取狀態"命令將指示記憶體裝置200來監測記憶體排組202之狀態，以決定從記憶體排組202到頁面暫存器216之資料的轉移何時完成。該"讀取狀態"命令係透過資料路徑控制模組230而傳送自控制模組或直接由資料路徑控制模組230所傳送。一旦已發出"讀取狀態"命令(例如傳送至命令解譯器228及/ 或控制模組238)，則驅動輸出埠致能(OPEx)信號為高，且透過串列輸出(SOPx)埠312來輸出記憶體排組狀態指示器之內容。相似於IPEx信號306，當設定OPEx信號310成為高時，該OPEx信號310將致能串列輸出埠緩衝器(例如資料輸出暫存器)。在第3A圖中之時間318，SOPx中之狀態指示器資料指示記憶體排組202已自"忙碌"狀態改變(在步驟330中)至"備妥"狀態。因為不再需要狀態指示器之內容，所以OPEx信號310會回到低。
接著，在第3A圖中，設定IPEx信號成為高，且再發出不具有尾隨位址資料之"頁面讀取"命令320(在步驟332中)至暫存器區塊224中之命令暫存器，以便自資料暫存器來提供資料至輸出接腳SOPx。其次，設定OPEx信號成為高(以及IPEx回到低)，以及轉移頁面暫存器216之內容到SOPx 312，則輸出資料將透過鏈路界面230來提供(在步驟334中)至記憶體裝置200之外部。誤差校正電路(未顯示於圖中)可核對輸出資料，且若偵測出誤差時，可指示讀取誤差。熟習於本項技藝之該等人士將瞭解的是，狀態之監測以及頁面讀取命令之再確定之可由系統來自動地完成。第3A圖僅係根據本發明觀點之記憶體裝置操作的一實例，且本發明並未因而受限，例如其他的記憶體命令及時序圖可根據本發明之不同觀點來想像。
例如在第4圖中，係描繪緊隨著"頁面讀取"命令之"隨機資料讀取"命令的簡化時序圖。該"隨機資料讀取"命 令可致能在"頁面讀取"命令或"隨機資料讀取"命令之後之單一或多重行位址的額外資料之讀取。用於"隨機資料讀取"命令402之資料流係由三個位元組所組成：命令資料(在第一位元組中)以及行位址資料(在第二及第三位元組中)。因為資料將讀取自"頁面讀取"命令中所選擇之相同的列，所以無需列位址資料。在已完成正常的"頁面讀取"命令之後所發出之"隨機資料讀取"命令將從目前正在輸出之頁面(亦即，在稍早之命令的期間所讀取之頁面)來產生若干資料404。"隨機資料讀取"命令之至少一好處在於增大的效率，此係因為資料早已存在於對應著記憶體排組202之電路212的頁面暫存器中，所以可自預選的頁面來輸出資料。
關於第5A圖，將描繪"頁面命令"之時序圖。因為第2A圖中所描繪之實施例使用串列資料輸入及輸出鏈路結構，所以在開始程式化頁面之前必須先載入程式資料至排組頁面暫存器之內，此係以"串列資料輸入命令"來完成。該"串列資料輸入"命令502係由串列資料載入週期所組成，在該週期之期間可載入頁面(例如2,2112位元組)之資料到電路212中之頁面緩衝器之內。在完成載入資料暫存器之過程後，"頁面起始"命令504發出以轉移資料自排組暫存器至適當記憶體排組之內。一旦發出命令504時，內部寫入狀態機器會執行適當的算式且控制時序以程式化及驗證操作。因此，根據本發明之實施例，"頁面起始"命令係畫分成為兩個步驟：串列資料輸入及驗證。當 成功地完成"頁面程式化"命令時，記憶體排組狀態指示器將提供"通過"(例如相對於"失敗")結果以指示操作成功。在其他方面中，包含於第5A圖之實例中的時序圖及步驟係相似於先前所更詳細描述之第3A圖的時序圖及步驟。
再者，第5B圖顯示與第5A圖之時序圖中的"頁面程式"命令之操作相似的簡化流程圖。在步驟506中，"串列資料輸入"命令502係輸入至串列輸入埠(SIP)線。在此實例中所輸入至SIP線的資料流係以命令資料(在第一位元組中)來開始的多重位元組串列資料流(亦即，串列輸入資料)。接著，輸入行位址資料(在串列資料流之第二及第三位元組中)及列位址/排組資料(在串列資料流之第四、第五、及第六位元組中)至SIP線(在步驟508中)。然後，輸入資料係以串列資料流之隨後的位元組來輸入至SIP線(在步驟510中)。在步驟512中，發出"程式起始"命令504，接著，寫入"讀取狀態"命令至SIP線(在步驟514中)，以監測操作之狀態。此將造成記憶體裝置來監測記憶體排組狀態暫存器之狀態位元，一旦該狀態位元指出記憶體排組備妥(在步驟516中)且記憶體排組指示"通過"(在步驟518中)時，則已成功地執行該"頁面程式"記憶體命令。
此外，"用於拷貝之頁面讀取"和"用於拷貝之目標位址輸入"記憶體命令係由根據本發明觀點之記憶體裝置所執行之其他操作。若寫入"用於拷貝之頁面讀取"命令至串 列鏈路界面的命令暫存器時，則寫入記憶體位置之內部來源位址(以三個位元組)。一旦輸入該來源位址時，記憶體裝置會轉移該特定來源位址處之記憶體排組的內容到資料暫存器之內。之後，使用該"用於拷貝之目標位址輸入"命令(具有3位元組之排組/列位址順序)來指明目標記憶體位址以供頁面拷貝操作用。接著，可使用"頁面程式"命令來使內部控制邏輯裝置自動寫入頁面資料至目標位置，然後，可使用"讀取狀態"命令來確認該命令的執行成功。在檢視此處之整體揭示之後，其他的記憶體操作將呈明顯於熟習本項技藝之人士。
關於第6A圖，係描繪"拭除"(或"區塊拭除")命令的時序圖。此外，第6B圖顯示與第6A圖之時序圖中之"拭除"命令的操作相似之簡化流程圖。熟習於本項技藝之人士將察覺的是，拭除典型地發生於區塊之層次，例如在各個排組，快閃記憶體裝置200可具有2,048可拭除之區塊，每個區塊組織成為64個2,112位元組(2048+64位元組)頁面，各個區塊為132K位元組(128K+4K位元組)，該"拭除"命令一次操作一個區塊。區塊拭除係藉由在步驟610來寫入對應於"拭除"命令之命令資料602(亦即，"60h"之命令資料至命令暫存器，經由步驟612之伴隨有三個位元組之列和排組位址的SIPx而開始。在完成命令和位址輸入之後，內部拭除狀態機器會自動執行性質的算式以及控制所有必要的時序來拭除及驗證操作。注意的是，"拭除"操作可藉由寫入或程式化"1"之邏輯值至記 憶體區塊中的每個記憶體位置來加以執行。為了要監測拭除狀態以決定何時完成tBERS(亦即，區塊拭除時間)，可在步驟614發出"讀取狀態"命令604(例如對應70h之命令資料)。在"讀取狀態"命令之後，所有的讀取循環將來自記憶體排組狀態暫存器，直到獲得新的命令為止。在此實例中，記憶體排組狀態暫存器之適當位元(例如位元4)會反映對應記憶體排組之狀態(例如忙碌或備妥)。當排組在步驟618變成備妥時，將在步驟620來核對記憶體排組狀態暫存器的適當位元(例如位元0)，以決定拭除操作是否在步驟622處通過(亦即，成功地執行)或在步驟624處失敗。在若干方面中，包含於第6A圖實例中之時序圖和步驟係相似於先前所更詳細描述之第3A圖的時序圖和步驟。
關於第7圖，記憶體排組狀態指示器係利用"讀取狀態"記憶體命令來讀取。當在702來傳送"讀取狀態"命令(亦即，"70h)至第2C圖中之命令暫存器256時，其中將指示記憶體裝置200來監測記憶體排組202的狀態，以決定何時可成功地完成從記憶體排組202到電路212中之頁面緩衝器的資料轉移。一旦已發出"讀取狀態"命令時(例如傳送至命令解譯器262)，則將驅動輸出埠致能(OPEx)信號成為高且透過串列輸出(SOPx)埠在704來輸出記憶體排組狀態指示器之內容。當設定OPEx信號成為高時，該OPEx信號將致能串列輸出埠緩衝器(例如資料輸出暫存器)。在第7圖之實例中，記憶體排組狀態 指示器為1位元組(即，8位元)場，而各個位元指示其中記憶體排組(例如記憶體排組202)是否"忙碌"或"備妥"，及/或在記憶體排組上所執行之操作(例如"拭除"命令)是否"已通過"或"已失敗"的一位元組欄。熟習於本項技藝之人士將理解的是，雖然該記憶體排組狀態指示器係在第7圖中予以陳述為一位元組欄，但其大小無需因而受限，更大的狀態指示器之至少一好處在於能監測更大數量之記憶體排組的狀態。此外，將呈明顯於熟習本項技藝之人士的是，雖然此實例之狀態指示器係實施使得各個位元指示不同記憶體排組的狀態，但本發明並灾因而受限。例如可使用位元之組合的值來指示記憶體排組之狀態(例如藉由使用邏輯閘或其他電路)。
第8A、8B、及8C圖描繪根據本發明觀點之記憶體裝置的時序圖，該時序圖係用來執行使用雙重獨立之串列資料鏈路230及236的同時操作。根據本發明觀點之記憶體裝置所執行之若干同時操作包含，但未受限於同時讀取，同時程式化，同時拭除，當程式化時來讀取，當拭除時來讀取，以及當拭除時來程式化。第8A圖描繪即將執行於排組A(排組202)及排組B(排組204)上之同時"頁面讀取"操作。在第8A圖中，排組A代表"排組0"，而排組B代表"排組1"。當檢視此處之整體揭示時，其他的同時操作將呈明顯於熟習本項技藝之人士。
參閱第8A圖，係執行針對記憶體裝置200中之不同記憶體排組的同時"頁面讀取"操作802、804。在具有雙重 資料鏈路界面230、236的記憶體裝置200中，"頁面讀取"命令804係透過資料鏈路界面236(亦即，鏈路1)來發出，而"頁面讀取"命令802則即將透過資料鏈路界面230(亦即，鏈路0)來發出。雖然第8A圖顯示排組0上之"頁面讀取"起始於排組1上之"頁面讀取"之前，但該兩"頁面讀取"操作可實質同時地開始以及同時地操作。來自各個"頁面讀取"命令之所輸出的資料806、808係透過其個別的資料鏈路界面來同時地傳送，因此，在記憶體裝置200中之各個資料可存取任一記憶體排組且獨立地操作。此特性之至少一好處係系統設計中之更大的撓性以及在裝置實用上之增強(例如匯流排實用性及核心實用性)。
在第8A圖中之自記憶體排組至資料鏈路界面之所輸出資料的路徑係相似於稍早所解說之第3A圖的路徑。例如來自記憶體排組204之所輸出的資料透過例如由排組位址所控制之路徑開關206而自S/A及頁面緩衝器218來流到輸出並列至串列暫存器區塊240，以及到串列資料鏈路界面236(亦即，鏈路1)。在記憶體排組202及204與串列資料鏈路界面230、236間之同時的資料轉移將無關彼此地分別發生。當排組位址可控制路徑開關206時，串列資料鏈路界面236可取代地來接達排組202。在記憶體裝置200中之資料鏈路界面的數目並未受限於記憶體裝置200上之埠或接腳的數目。Nor係由記憶體裝置中之記憶體排組數目所限制之記憶體裝置200中的鏈路界面數目，例如各個資料鏈路界面可處理單一的輸入流及/或單一的 輸出流。
再者，根據本發明之不同觀點，第8B圖描繪針對記憶體裝置200中之不同記憶體排組之即將同時執行之"頁面讀取"命令810和"頁面程式化"命令812的時序圖。在此實例中，讀取操作("頁面讀取"810)正透過串列資料鏈路界面230來執行於複數個記憶體排組之一中(例如記憶體排組202)。同時，寫入操作("頁面程式化"812)正同時地透過串列資料鏈路界面236來執行於複數個記憶體排組之另一記憶體排組中(例如記憶體排組204)。根據本發明之不同觀點，在記憶體裝置200中之各個鏈路可接達任一個記憶體排組且獨立地操作。
第8C圖係具有兩個串列資料鏈路界面及兩個記憶體排組來執行同時記憶體操作之記憶體裝置200的描繪性時序圖。首先，針對記憶體排組0(排組202)之"拭除"命令814係自串列界面鏈路0(串列資料鏈路230)發出，當鏈路0(串列資料鏈路230)及記憶體排組0(排組202)因"拭除"命令814而忙碌時，則"頁面程式化"命令可接收於記憶體裝置且指示使用鏈路1(串列資料鏈路236)。所以"頁面程式化"命令816係由串列資料鏈路界面1(串列資料鏈路236)來執行於記憶體排組0(排組202)之上，同時，讀取命令818係由串列資料界面0(串列資料鏈路230)來同時地執行於記憶體排組1(排組204)之上。在記憶體命令814之期間，資料係轉移於串列資料鏈路界面0(串列資料鏈路230)與排組0(排 組202)之間，以及在記憶體命令818之期間，資料係轉於相同的鏈路界面0(串列資料鏈路230)與排組1(排組204)之間。因此，根據本發明之觀點，在記憶體裝置200中之各個鏈路可獨立地接達任一記憶體排組(亦即，不忙碌的記憶體排組)。
在檢視此處所揭示之全部之後，將呈明顯於熟習本項技藝之人士的是，第8A、8B、及8C圖僅描繪根據本發明所想像之同時記憶體操作的若干實例，同時操作之其他實例包含，但未受限於同時讀取、當程式化時來讀取、當拭除時來讀取、當拭除時來程式化、當程式化時來拭除、及/或同時程式化。熟習於本項技藝之人士將理解的是，在流程圖中之步驟次序的陳述不應解讀為限制該等步驟於特定的次序，例如讀取及程式化命令可具有或無需讀取狀態命令地予以發出。
第9圖顯示根據本發明觀點之在複數個串列鏈路界面與複數個記憶體排組間之兩個同時寫入操作的更總括之說明，第9圖描繪根據本發明實施例之經由串列資料鏈路界面來寫入資料至記憶體排組的方法。首先，在步驟902之中，資料流係接收於串列資料鏈路界面，該資料流含有將儲存於暫存器中之命令、位址、和資料。接著，在步驟904中，更新對應於第一串列資料鏈路界面之串列資料鏈路界面狀態指示器以指示正在使用第一串列資料鏈路界面，步驟904包含改變狀態暫存器中之位元值，在步驟904中之更新指示正在使用特定的界面。在步驟906中， 分析該資料流以提取第一記憶體排組識別號，該記憶體排組識別號可唯一地識別記憶體裝置中之記憶體排組，該記憶體排組識別號可包含於資料流之位址欄或其他欄之內。接著，在分析該資料流以提取記憶體排組識別號之後，在步驟908中，更新對應的記憶體排組狀態指示器。在步驟904和908中所發生之更新可藉由例如由狀態/ID暫存器210內之控制電路所產生之控制信號來予以驅動。為簡化之緣故，該等控制信號已省略自所包含之時序圖。最後，在步驟910中，定路線該資料於第一串列資料鏈路界面與第一記憶體排組之間。應注意的是，步驟910已簡化於此總括之說明中，因為資料係先寫入至記憶體排組頁面暫存器，且然後程式化至記憶體排組之內。
同時，另一寫入資料操作係與所示之操作902來同時地經由不同的串列資料鏈路界面而執行於不同的記憶體排組之上。換言之，第二記憶體操作係使用定路線於第二串列鏈路界面與第二記憶體排組之間的第二資料流來同時地執行。首先，在步驟912中，接收第二資料流於複數個串列資料鏈路界面的第二個串列資料鏈路界面。在步驟912及902中所引用之該等串列資料鏈路界面係同一記憶體裝置之所有部分。在步驟914中，更新對應於第二資料鏈路界面之串列資料鏈路界面狀態指示器以指示正在使用第二串列資料鏈路界面。接著，在步驟916中，分析該第二資料流以提取第二記憶體排組識別號。在步驟918中，更新對應於第二記憶體排組識別號之記憶體排組狀態指示器以 指示正在使用該第二記憶體排組，以及在步驟920中，資料係經由第二記憶體排組之相關聯的頁面暫存器來定路線於第二串列資料鏈路界面與第二記憶體排組之間，如先前有關"頁面程式化"命令所描述。在第9圖中，一旦已發生資料之轉移時，亦即，該串列資料鏈路界面已接收到即將要寫入於所指定之記憶體排組內的所有資料時，將重設對應於各個串列資料鏈路界面之串列資料鏈路界面指示器，以指示相關聯之鏈路目前可用，雖然記憶體排組指示器將維持忙碌直到已程式化所有相關聯之資料為止，但隨後，該記憶體排組指示器將指出相關聯的排組已變成可用。
第10圖包含可執行於當資料係與第9圖之步驟902至910(指定為步驟1010)中所示之資料寫入同時地讀取自記憶體排組的描繪性步驟，第10圖描繪可在完成第7圖中所圖示之同時記憶體操作中來予以執行之若干步驟的實例。首先，在步驟1002中，接收來自複數個串列資料鏈路界面的第二個串列資料鏈路界面之針對第二記憶體排組中所儲存資料的讀取請求。在步驟1004中，更新對應於第二資料鏈路界面之串列資料鏈路界面狀態指示器以指示正在使用該第二串列資料鏈路界面。在步驟1006中，更新對應於第二記憶體排組識別號之記憶體排組狀態指示器以指示正在使用該第二記憶體排組。最後，在步驟1008中，定路線資料於第二記憶體排組與第二串列資料鏈路界面之間。第10圖中所示之一或多個步驟可同時地執行。
請翻閱第1B圖，所顯示之記憶體裝置包含使用虛擬多重鏈路之單一資料鏈路界面120組態，第1B圖可以以先前已描述之輸入串列至並列暫存器232的組態來實施，更通常地，第1B圖之實施例可以以記憶體裝置200來實施，但僅具有兩個串列資料鏈路之一正使用著。在習知之快閃記憶體中，I/O接腳會被占有直至完成操作為止，因此，在裝置忙碌狀態之期間，無法確定操作而降低裝置可用性且減低全部性能。在第1B中所述之實例中，在操作已初始化於兩記憶體排組之一中之後，可接達由"讀取狀態"操作所檢查之任一可用的記憶體排組。之後，記憶體裝置可使用串列資料鏈路而透過補助開關電路來接達可用的記憶體排組。因此，根據本發明之此觀點，可使用單一的鏈路來接達多重記憶體排組，此虛擬多重鏈路組態可利用單一的鏈路來模仿多重鏈路操作。
第12圖描繪利用虛擬多重鏈路組態來執行記憶體操作之具有兩個記憶體排組之記憶體裝置的時序圖，其中即將執行"頁面程式化"於排組0中以及"頁面讀取"於排組1中。首先，發出針對記憶體排組0之"頁面程式化"命令1202，"頁面程式化"命令已於稍早描述過，但有所變動，"串列資料輸入"命令係首先執行，以載入即將程式化於排組0之資料至排組0頁面暫存器之內。之後，發出"頁面程式化"命令且自頁面暫存器來寫入至排組0之內。當"讀取狀態"命令1204係由裝置發出時，則該裝置將指出1206排組1係"備妥"(以及排組0係"忙碌")。因此，依據根 據本發明之虛擬多重鏈路組態，雖然記憶體排組0係忙碌，但可發出針對記憶體排組1之"頁面讀取"命令1208，該"頁面讀取"命令已於先前描述過。"讀取狀態"命令1210可發出(以及在第12圖中係顯示即將發出)以決定該等記憶體排組之狀態，該"讀取狀態"命令之結果指出在時隔1212之期間，該記憶體排組0及記憶體排組1均係備妥的。最後，發出"頁面讀取"命令1214(針對排組1)而產生對應於排組1"頁面讀取"命令之記憶體位址的內容輸出於串列輸出接腳(SOP)之上。注意的是，當排組0上之"頁面程式化"操作正發生時，可用串列資料界面鏈路接腳SIP來接收"讀取狀態"命令而識別排組1為"備妥"。同樣地，一旦已初始化"頁面讀取"命令於排組1之上時，則SIP接腳可再用於"讀取狀態"命令以指出排組0及1目前係備妥的。因而，可使用單一的串列資料界面鏈路來接達及檢查該兩排組之狀態。在第12圖中所實施之虛擬多重鏈路特性之觀點描繪的是，即使當較早的記憶體操作係未決定時，該鏈路係可用的。由此特性所造成之至少一好處在於，可由虛擬多重鏈路組態來產生降低之接腳數，另一好處則在於可增加記憶體裝置之性能。
此外，當虛擬多重鏈路特性之觀點係以具有雙重或四重鏈路組態來實施時，可企望於考慮除了該等鏈路之一外的所有鏈路為不活化，例如在四重鏈路組態(在第1C圖中)中之四鏈路的三個鏈路可不予以使用且可指定成為NC(不連接)。此一實施例之至少一好處在於記憶體裝 置上之接腳數目的降低，而仍可維持鏈路之可撓性及可用性。
根據本發明之不同觀點，第13A圖描繪用以串聯連接多重記憶體裝置200之菊鍊串級組態1300。特定地，裝置0係由複數個資料輸入埠(SIP0，SIP1)，複數個資料輸出埠(SOP0，SOP1)，複數個控制輸入埠(IPE0，IPE1)，以及複數個控制輸出埠(OPE0，OPE1)所組成。該等資料及控制信號係從外部來源(例如記憶體控制器(未顯示))來傳送至記憶體裝置1300。而且，根據本發明，第二快閃記憶體裝置(裝置1)可由相同於裝置0之類型的埠所組成，裝置1可串聯連接於裝置0，例如裝置1可接收來自裝置0的資料及控制信號，一或多個額外的裝置亦可以以相似的方式來串聯連接於裝置0和裝置1之旁邊。在預定的特徵時間之後，該串級組態的最後裝置(例如裝置3)會提供資料和控制信號回到記憶體控制器，各個記憶體裝置200(例如裝置0，1，2，3)將輸出IPE0，IPE1，OPE0及OPE1(亦即，控制埠)之回聲(IPEQ0，IPEQ1，OPEQ0，OPEQ1)至下一個裝置。先前在第2B圖中所描述之電路描繪信號如何可自一裝置傳遞至下一個菊鍊裝置。此外，單一的時脈信號會傳達至複數個串聯連接之記憶體裝置的各個記憶體裝置。
在上述串級組態中，所串級之記憶體裝置1300的裝置操作係相同於未串級之記憶體裝置200中的裝置操作。熟習於本項技藝之人士將察覺的是，記憶體裝置1300之 全部的特徵可以以串級組態來增加，例如第14圖說明接收於記憶體裝置1300且針對記憶體裝置1300之裝置2中的記憶體排組之"頁面讀取"記憶體命令1402的時序圖。記憶體命令係接收於記憶體裝置1300且透過裝置0和裝置1來傳送到裝置2，例如對應於"頁面讀取"命令1402之資料流將透過裝置0的電路來轉移自記憶體裝置1300中之裝置0的SIP0線且輸出於裝置0的SOP0線。裝置0之輸出係在1404之SOPx_D0輸出線之上而反映於第14圖中的簡化時序圖。"SOPx_D0對應於裝置0上的串列輸出埠0，同樣地，資料流係接著接收於裝置1之SIPx_D1(在1406)且在1408透過裝置1來傳送而由裝置1來輸出於SOPx_D1之上。接著，資料流係在1410接收於裝置2上之SIPx_D2處。在此實例中，因為"頁面讀取"命令係以相似於記憶體裝置200中之電路所描述的方式來指向裝置2中之記憶體排組，所以第2圖中之電路將在1412來接收"頁面讀取"命令且控制所請求之資料的轉移自裝置2中的記憶體排組到裝置2上之SOPx_D2輸出線。由裝置2所輸出之資料係在1414接收於裝置3且透過裝置3來轉移，以及輸出自記憶體裝置1300。熟習於本項技藝之人士將從第14圖之簡化時序圖瞭解的是，四個時脈循環之預定特徵係由於串級組態而產生。
同時，該串級組態允許連接虛擬無限數目之裝置而不會犧牲裝置輸貫量。本發明之觀點可有利於多晶片封裝之解決方法及固態大量儲存之應用的實施。在串級裝置 1300中之輸入資料流係相似於未串級記憶體裝置200中之輸入資料流，然而，該資料流之第一個位元組可由一位元組裝置識別號來前導，例如在第一個位元組中之"0000"的值可指示裝置0，而"0001"的值則可指示裝置1。熟習於本項技藝之人士將瞭解的是，裝置識別號無需一定要受限於一個位元組，而是可視需要來增加或減少；而且，裝置識別號亦無需一定要定位成為資料流中之第一位元組，例如識別號之大小可予以增加以適應串級組態中之更多裝置，以及可定位於與資料流之位址欄在一起。
在根據本發明之一實施例中，記憶體裝置200使用一個單石4Gb晶片。在另一實施例中，記憶體裝置使用8Gb之一對堆疊晶片。在又一實施例中，記憶體裝置1300使用四個晶片之堆以構成16Gb。根據本發明不同觀點之快閃記憶體裝置可為針對例如固態檔案儲存之大的非依電性儲存應用以及企望於非依電性之其他手提式之應用的改良方法。記憶體裝置1300有利的是，用於虛擬無限數目之鏈接裝置的新穎快閃裝置串級方案，而以更大的可擴展性及可撓性來適應系統之集成。該串列界面將以更高的時脈率，更佳的信號完整性以及更低的功率消耗來提供額外的性能改善。該串列界面亦可提供未受限之可擴展的I/O寬度，而無需改變封裝組態。此外，根據本發明之具有更少I/O數目之記憶體裝置的單側接墊架構可大大地降低晶片封裝大小。
第13B圖以利用複數個第15A圖中所描繪之記憶體 裝置1500的菊鍊串級組態來顯示裝置連接之系統實施例的另一實例。如上述地，相對於第15A及15B圖，記憶體裝置包含單一串列輸入埠(SIP)，單一串列輸出埠(SOP)，一對輸入致能(IPE)和輸出致能(OPE)埠，以及對應配對之輸入致能回聲(IPEQ)和輸出致能回聲(OPEQ)埠。在此串級組態中，係增加串列時脈輸出埠(SCLKO)於每個裝置中，且串列時脈輸入埠之名稱係改變為SCLKI，以便區分於串列時脈輸出埠(SCLKO)。諸如相鎖迴圈(PLL)或數位式相鎖迴圈(DLL)電路之附加電路亦可使用於每個裝置中，以便匹配(或使同步)SCLKI與SCLKO信號間之任何相位差。
用於快閃核心架構實施例之串級記憶體裝置的若干操作實例係顯示於下文第3表中，第3表列表出目標裝置位址(TDA)，可行的OP(運算)碼，以及行位址、列/排組位址、和輸入資料之對應狀態。
在本發明之若干實施例中，在第13A圖之系統1300中或在第13B圖之系統1310中的各個裝置可具有唯一的裝置識別號，該裝置識別號可使用做為串列輸入資料中之目標裝置位址(tda)。當接收串列輸入資料時，快閃記憶體裝置可剖析該串列輸入資料中之目標裝置位址欄，以及藉由使該目標裝置位址與裝置之唯一的裝置識別號相互關聯而決定該裝置是否為目標裝置。
第4表顯示根據本發明實施例之輸入資料流的較佳輸 入順序，包含結合第13A及13B圖所述之該等系統。命令、位址及資料係以最大有效位元來開始而串列地移入及移出記憶體裝置1500。當輸入埠致能(IPE)係高(HGH)時，串列輸入信號(SIP)係取樣於串列時脈(SCLK)的上升緣。命令順序以一位元組目標裝置位址("tda")及一位元組運算碼來開始，該目標裝置位址和運算碼亦可互換地稱為命令碼(在第4表中之"cmd")。藉由起始具有一位元組目標裝置位址之串列輸入信號於最大有效位元，則在處理所接收之任何額外的輸入資料之前，該裝置可剖析該目標裝置位址欄。若記憶體裝置並非目標裝置時，可在處理之前轉移該串列輸入資料至另一裝置，因而可節省額外的處理時間和資源。
1位元組TDA移入於裝置內，緊隨著1位元組cmd碼，最大有效位元(MSB)起始於SIP上，以及各個位元係閂鎖於串列時脈(SCLK)之上升緣。依據該命令，1位元組命令碼可由行位址位元組、列位址位元組、排組位址位元組、資料位元組、及/或其組合或全無，來緊隨著。
在本發明之實施例中，在快閃裝置上之信號匯流排係完全地多工化，命令、位址、以及資料輸入/輸出可分享同一接腳。例如該命令順序一般包含一位元組目標位址閂銷循環，一位元組命令閂鎖循環，位址閂鎖循環(例如行位址之2位元組，及列位址之3位元組)，以及視需要地，一位元組或多個位元組(直至2112位元組)資料輸入閂鎖循環。在IPE完成高至低的變遷之後，每個組合的命令指令係由兩個額外的時脈循環所跟隨。在菊鍊串級組態的情況中，在IPE變遷至低之後的時脈循環延遲會相依於組態中之串級裝置的數目。在本發明之實施例中，串列輸入順序係"以位元組為基礎"，其意指IPE和SIP應有效於8時脈循環之單位。若IPE在完成整個位元組(亦即，8時脈循環)之前完成高至低的變遷時，則對應的命令及/或位址順序將由裝置所忽視。針對資料輸入順序的例子，將忽視輸入資料之最後未完成的位元組，但先前完成之輸入資料的位元組將為有效。
第16A、16B、17A及17B圖描繪有關本發明記憶體裝置之串列資料之輸入及輸出閂鎖時序的實例時序圖。
第16A圖描繪符合本發明原理之基本輸入閂鎖時序。 當接收資料於串列輸入埠(SIP)時，TDA/命令/位址/資料輸入係透過SIP埠來確認，且當CS#係低且IPE係高時，捕獲於SCLK之上升緣。第16B圖係時脈圖，用以詳細地描繪位元組模式中之輸入順序，所輸入之資料必須移入裝置中，最大有效位元(MSB)首先在SIP上，各個位元係閂鎖於SCLK之上升緣。
第17A圖描繪符合本發明原理之基本輸出閂鎖時序。當透過串列輸出埠(SOP)來傳送資料自裝置時，當CS#係低且OPE係高時，資料係透過SOP來確認於SCLK的上升緣之上。在SOP上所輸出之串列資料係同步地移出於SCLK的上升緣。第17B圖係時脈圖，用以詳細地描繪位元組模式中之輸出順序。所輸出之資料係移出自該裝置，最大有效位元(MSB)首先在SOP上，各個位元係同步於SCLK之上升緣。
如稍早所述地，該等記憶體裝置可為雙重排組記憶體，其中各個排組可由任一串列鏈路來接達。選擇性地，在本發明之其他實施例中，記憶體裝置可包含單一的記憶體排組以及單一的串列界面。該記憶體裝置的串列界面可大大地改善傳統並列界面方案上之資料輸貫量，而支援富於特性之操作，例如程式化操作可以以200μs(微秒)來執行於(2K+64)位元組頁面上，且拭除操作可以以1.5ms(毫秒)來執行於(128K+4K)位元組區塊上。可使用晶片上寫入控制器來使其中所使用之包含脈波重複率的所有程式化和拭除功能，以及資料之內部驗證和邊際化 可自動化。在寫入密集之系統中，可使用具有即使映出算式之ECC(誤差校正碼)來增強100K程式化/拭除循環之擴大的可靠性於記憶體裝置中。
本發明不同觀點之有用性應呈明顯於熟習本項技藝之人士，本文中之任一及所有實例或代表性用語的使用(例如"諸如")，除非另有聲明，否則僅打算較佳地闡明本發明而非限制本發明之範疇。在說明書中並無用語應予以解讀為指示任何未聲明之元件來做為實施本發明之主要元件。
本發明已依照其較佳的及描繪性的實施例來敘述。在檢視此揭示時，在附錄申請專利範圍之範疇及精神內之許多其他的實施例、修正例及變化例將產生於一般熟習於本項技藝之人士。
200‧‧‧記憶體裝置
202、204‧‧‧記憶體排組
206‧‧‧路徑開關電路
205、207‧‧‧界面電路
208‧‧‧控制界面
210‧‧‧狀態/ID暫存器電路
212‧‧‧感測放大器及頁面緩衝器電路區塊
218‧‧‧感測放大器及頁面緩衝器電路區塊
214、220‧‧‧列解碼器區塊
216、222‧‧‧控制及預解碼器電路區塊
230、236‧‧‧串列資料鏈路
232、240‧‧‧輸入串列至並列暫存器區塊
234、238‧‧‧輸出並列至串列暫存器區塊

Claims (20)

  1. 一種快閃記憶體裝置，包含：快閃記憶體陣列；頁面緩衝器，用於從該快閃記憶體陣列接收讀取資料；時脈輸入接腳，用於接收時脈信號；及資料介面，其與該時脈信號同步，係用於提供該頁面緩衝器中的該讀取資料在該時脈信號的第一個邊緣的第一位數，且用於在該資料介面接收命令資料，該資料介面具有：共同命令及資料輸入，用於在必要地不同時間接收輸入資料以及命令資料；及輸出致能接腳，用於接收輸出致能信號，其將該輸出致能信號之第二邊緣的相同位數如該第一邊緣之該第一位數般的設定至一邏輯位準，及接收該輸出致能信號以用於使該資料介面致能以提供該讀取資料。
  2. 如申請專利範圍第1項之快閃記憶體裝置，其中該時脈信號之該第一邊緣及該時脈信號之該第二邊緣係為相同。
  3. 如申請專利範圍第1項之快閃記憶體裝置，其中時脈邊緣之該第一位數達到用於提供儲存在該頁面緩衝器中的全部資料所需的最大位數時脈邊緣。
  4. 如申請專利範圍第1項之快閃記憶體裝置，其中由該頁面緩衝器提供的該讀取資料係為1位元組的大小。
  5. 如申請專利範圍第1項之快閃記憶體裝置，其中由該頁面緩衝器提供的該讀取資料係介於1位元組至2112位元組間的大小。
  6. 如申請專利範圍第1項之快閃記憶體裝置，其中該輸入資料係由該資料介面在該時脈信號的上升緣、下降緣或上升、下降緣兩者時接收。
  7. 如申請專利範圍第1項之快閃記憶體裝置，其中該資料介面係在該輸出致能信號已改變至該邏輯位準後之該時脈信號的至少一時間週期提供該讀取資料。
  8. 如申請專利範圍第1項之快閃記憶體裝置，其中該讀取資料包含由該快閃記憶體陣列提供的讀取資料，或由另一快閃記憶體裝置提供作為該輸入資料的讀取資料。
  9. 如申請專利範圍第1項之快閃記憶體裝置，其中該資料介面包含輸出資料接腳用於輸出由該快閃記憶體陣列提供的該讀取資料、由另一個快閃記憶體裝置提供的讀取資料、或該命令資料，較佳地當該輸出致能接腳都到具有一邏輯位準的該輸出致能信號時，使該輸出資料接腳輸出該資料，而當該輸出致能信號位於另一邏輯位準時，關閉該輸出資料接腳。
  10. 如申請專利範圍第1項之快閃記憶體裝置，其中該資料介面係在該時脈信號的每一週期間提供該讀取資料。
  11. 如申請專利範圍第1項之快閃記憶體裝置，其中該資料介面係在該時脈信號的上升緣、下降緣或上升、下 降緣兩者時提供該讀取資料。
  12. 如申請專利範圍第1項之快閃記憶體裝置，其中該時脈信號係為輸入時脈信號，且該快閃記憶體裝置更包含時脈輸出接腳，用以提供該輸出時脈信號以作為輸出時脈信號。
  13. 如申請專利範圍第12項之快閃記憶體裝置，更包含相鎖迴圈或數位式相鎖迴圈，用於同步該輸入時脈信號及該輸出時脈信號間的任何相位差。
  14. 如申請專利範圍第1項之快閃記憶體裝置，其中該讀取資料係以串列形式提供以作為單一位元寬之資料流。
  15. 如申請專利範圍第1項之快閃記憶體裝置，其中該輸入資料包含提供至該快閃記憶體陣列的寫入資料。
  16. 如申請專利範圍第1項之快閃記憶體裝置，其中該輸出致能信號具有一邏輯位準用於輸出來自該資料介面的該讀取資料，且當該輸出致能信號具有另一邏輯位準時，關閉輸出由該資料介面的該讀取資料。
  17. 如申請專利範圍第1項之快閃記憶體裝置，其中該資料介面接收作為對應至讀取操作的該命令資料，較佳地該命令資料係在該時脈信號的每一週期間由該資料介面接收。
  18. 如申請專利範圍第17項之快閃記憶體裝置，其中該命令資料的1位元係在該時脈信號的每一週期被接收。
  19. 一種操作快閃記憶體裝置的方法，包含： 與快閃記憶體排組通訊時，在資料介面接收輸出致能信號，該輸出致能信號被設定至一邏輯位準用於時脈信號之第一邊緣之第一位數，使得將由該資料介面輸出的讀取資料被載入至頁面緩衝器；與在該時脈信號之第二邊緣的相同位數如該第一邊緣之該第一位數般之時脈信號同步下，從該資料介面輸出該讀取資料；及與該時脈信號同步下，在該資料介面的共同命令及資料輸入接收共同命令資料，該共同命令及資料輸入配置為在必要的不同時間接收輸入資料及該命令資料。
  20. 如申請專利範圍第19項之快閃記憶體裝置，其中該時脈信號之該第一邊緣及該時脈信號之該第二邊緣係為相同。
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