JP5665974B2 - 単一のバッファを用いて複数のメモリ素子を同時にリードする方法及び装置 - Google Patents
単一のバッファを用いて複数のメモリ素子を同時にリードする方法及び装置 Download PDFInfo
- Publication number
- JP5665974B2 JP5665974B2 JP2013508340A JP2013508340A JP5665974B2 JP 5665974 B2 JP5665974 B2 JP 5665974B2 JP 2013508340 A JP2013508340 A JP 2013508340A JP 2013508340 A JP2013508340 A JP 2013508340A JP 5665974 B2 JP5665974 B2 JP 5665974B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- page buffer
- memory
- read
- ready
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 title claims description 289
- 238000000034 method Methods 0.000 title claims description 68
- 230000015654 memory Effects 0.000 claims description 408
- 238000012546 transfer Methods 0.000 claims description 114
- 230000004044 response Effects 0.000 claims description 19
- 230000007704 transition Effects 0.000 claims description 13
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 240000007320 Pinus strobus Species 0.000 description 37
- 238000010586 diagram Methods 0.000 description 33
- 239000002131 composite material Substances 0.000 description 27
- 208000033748 Device issues Diseases 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000012913 prioritisation Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- ANBQYFIVLNNZCU-CQCLMDPOSA-N alpha-L-Fucp-(1->2)-[alpha-D-GalpNAc-(1->3)]-beta-D-Galp-(1->3)-[alpha-L-Fucp-(1->4)]-beta-D-GlcpNAc-(1->3)-beta-D-Galp Chemical compound O[C@H]1[C@H](O)[C@H](O)[C@H](C)O[C@H]1O[C@H]1[C@H](O[C@H]2[C@@H]([C@@H](O[C@@H]3[C@@H]([C@@H](O)[C@@H](O)[C@@H](CO)O3)NC(C)=O)[C@@H](O)[C@@H](CO)O2)O[C@H]2[C@H]([C@H](O)[C@H](O)[C@H](C)O2)O)[C@@H](NC(C)=O)[C@H](O[C@H]2[C@H]([C@@H](CO)O[C@@H](O)[C@@H]2O)O)O[C@@H]1CO ANBQYFIVLNNZCU-CQCLMDPOSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003090 exacerbative effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
- Information Transfer Systems (AREA)
Description
D1_rd_in_progressの立ち下がり端は、defer_D1_rdがHighでない場合、ストローブrd_data_D1_stbがneg_edge_D1_rd_in_progを介して生成されるようトリガする。このストローブは、ブリッジ装置に、素子1(D1)からブリッジ装置のデータバッファへのリードデータの転送を開始させる。NAND IOは、609において、メモリ素子D1のページバッファからブリッジ装置のデータバッファへ有効データを運んでいると示される。defer_D2_rdの立ち上がり端は、状態レジスタに、状態ビットd2が論理1状態に設定されている間隔「D」で示されるように延期されているメモリ素子2に対するリード動作のログをとらせる。
[関連出願の参照]
本願は、米国仮特許出願番号61/332,232、出願日2010年5月7日の利益を主張する。該米国仮特許出願は参照されることによりその全体が本願明細書に組み込まれる。
Claims (18)
- 2個のページバッファソースからブリッジ装置のデータバッファへのデータ転送を制御する方法であって、前記ブリッジ装置は、各ページバッファソースについてビジーかレディか及びリード動作が延期状態か否かを示す状態レジスタを有し、前記方法は、
前記2個のページバッファソースでリード動作を開始するステップ、
前記2個のページバッファソースのうちのリード動作の完了した第1のページバッファソースから前記データバッファへデータを自動的に転送するステップ、
前記2個のページバッファソースのうちの第2のページバッファソースについての状態レジスタがレディであり且つリード動作が延期状態ではないと示さないとき、前記第2のページバッファソースからのデータ転送を抑制するステップ、
前記2個のページバッファソースのうちの第2のページバッファソースについての状態レジスタがレディであり且つリード動作が延期状態ではないと示すとき、前記第2のページバッファソースからデータを転送するステップ、
を有する方法。 - 各前記2個のページバッファソース及び前記データバッファは1つのデータページを格納する大きさである、請求項1に記載の方法。
- 前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子である、請求項1に記載の方法。
- 前記第1のページバッファソースはメモリ素子の第1のページバッファであり、前記第2のページバッファソースは前記メモリ素子の第2のページバッファである、請求項1に記載の方法。
- データを自動的に転送するステップは、前記第1のページバッファソースからレディ信号を受信するステップを有する、請求項1に記載の方法。
- データを自動的に転送するステップは、前記レディ信号が前記第1のページバッファソースから受信された後に、前記第1のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項5に記載の方法。
- データ転送を抑制するステップは、前記第2のページバッファソースのリード動作が進行中の場合に、前記第2のページバッファソースについての状態レジスタに延期状態を設定するステップを有する、請求項1に記載の方法。
- データを転送するステップは、前記第2のページバッファソースについての状態レジスタを非延期状態に設定するステップを有する、請求項7に記載の方法。
- データ転送を抑制するステップは、前記第2のページバッファソースからレディ信号を受信するステップを有する、請求項2に記載の方法。
- 前記第2のページバッファソースからのリード信号が受信され且つ前記第2のページバッファソースが延期状態に設定された後に、前記第2のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を更に有する請求項8に記載の方法。
- 前記2個のページバッファソースのうちの第2のページバッファソースについての状態レジスタがレディであり且つリード動作が延期状態ではないと示さないとき、前記データバッファに格納された前記第1のページバッファソースのデータを出力するステップ、を更に有する請求項1に記載の方法。
- データを転送するステップは、前記データバッファが前記第1のページバッファソースのデータを出力し終えた後に、前記第2のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項10に記載の方法。
- データ転送を抑制するステップは、レディ信号が受信されたとき、前記第2のページバッファソースについての状態レジスタを延期状態に設定するステップを有する、請求項1に記載の方法。
- 第1のページバッファソース及び第2のページバッファソースからリードデータを受信するブリッジ装置であって、
前記第1のページバッファソースからの第1のリードデータ及び前記第2のページバッファソースからの第2のリードデータを受信するための所定の大きさを有するデータバッファであって、前記第1のリードデータ及び前記第2のリードデータは、前記所定の大きさである、データバッファ、
各ページバッファソースについてBusyかReadyか及びリード動作が延期状態か否かを示す状態レジスタ、
前記第1のページバッファソースについての状態レジスタがReadyであり且つリード動作が延期状態ではないと示すとき、前記第1のページバッファソースから前記第1のリードデータを供給するための第1のリード転送信号を生成し、
前記第1のページバッファソースについての状態レジスタがReadyであり且つリード動作が延期状態ではないと示すときに
前記第2のページバッファソースについての状態レジスタがReadyであり且つリード動作が延期状態ではないと示さないとき、前記第2のページバッファソースから前記第2のリードデータを供給するための第2のリード転送信号の生成を抑制し、
前記第2のページバッファソースについての状態レジスタがReadyであり且つリード動作が延期状態ではないと示すとき、前記第2のリード転送信号を生成する、アービトレータ回路、
前記第1のページバッファソースから前記データバッファへ前記第1のリードデータを転送するために、前記第1のリード転送信号に応答して、前記第1のページバッファソースへデータ転送コマンドを発行する制御部、
を有するブリッジ装置。 - 前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子である、請求項14に記載のブリッジ装置。
- 前記アービトレータ回路は、前記第1のメモリ素子が前記第1のリードデータを供給する準備ができていることを示す第1のReady/Busy信号の遷移を前記第1のメモリ素子から受信し、前記第1のReady/Busy信号の遷移の後に、第2のReady/Busy信号の遷移を前記第2のページバッファソースから受信する、請求項15に記載のブリッジ装置。
- 前記第1のページバッファソースはメモリ素子の第1のプレーンであり、前記第2のページバッファソースは前記メモリ素子の第2のプレーンである、請求項14に記載のブリッジ装置。
- 前記アービトレータ回路は、前記第1のプレーン及び前記第2のプレーンが前記第1のリードデータ及び前記第2のリードデータを供給する準備ができていることを示すReady/Busy信号を前記メモリ素子から受信する、請求項17に記載のブリッジ装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US33223210P | 2010-05-07 | 2010-05-07 | |
US61/332,232 | 2010-05-07 | ||
PCT/CA2011/050281 WO2011137541A1 (en) | 2010-05-07 | 2011-05-06 | Method and apparatus for concurrently reading a plurality of memory devices using a single buffer |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013525924A JP2013525924A (ja) | 2013-06-20 |
JP2013525924A5 JP2013525924A5 (ja) | 2014-04-03 |
JP5665974B2 true JP5665974B2 (ja) | 2015-02-04 |
Family
ID=44902731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013508340A Expired - Fee Related JP5665974B2 (ja) | 2010-05-07 | 2011-05-06 | 単一のバッファを用いて複数のメモリ素子を同時にリードする方法及び装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US20110276775A1 (ja) |
EP (1) | EP2567379A4 (ja) |
JP (1) | JP5665974B2 (ja) |
KR (1) | KR20130071436A (ja) |
CN (1) | CN102971795A (ja) |
CA (1) | CA2798868A1 (ja) |
TW (1) | TW201209820A (ja) |
WO (1) | WO2011137541A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8565092B2 (en) | 2010-11-18 | 2013-10-22 | Cisco Technology, Inc. | Dynamic flow redistribution for head of line blocking avoidance |
US20120307641A1 (en) * | 2011-05-31 | 2012-12-06 | Cisco Technology, Inc. | Dynamic Flow Segregation for Optimal Load Balancing Among Ports in an Etherchannel Group |
US8462561B2 (en) * | 2011-08-03 | 2013-06-11 | Hamilton Sundstrand Corporation | System and method for interfacing burst mode devices and page mode devices |
WO2013177673A1 (en) * | 2012-05-29 | 2013-12-05 | Mosaid Technologies Incorporated | Ring topology status indication |
US9336112B2 (en) * | 2012-06-19 | 2016-05-10 | Apple Inc. | Parallel status polling of multiple memory devices |
US9471484B2 (en) | 2012-09-19 | 2016-10-18 | Novachips Canada Inc. | Flash memory controller having dual mode pin-out |
US20140293705A1 (en) * | 2013-03-26 | 2014-10-02 | Conversant Intellecual Property Management Inc. | Asynchronous bridge chip |
KR102074329B1 (ko) * | 2013-09-06 | 2020-02-06 | 삼성전자주식회사 | 데이터 저장 장치 및 그것의 데이터 처리 방법 |
US9400745B2 (en) | 2013-11-06 | 2016-07-26 | International Business Machines Corporation | Physical address management in solid state memory |
KR102391514B1 (ko) * | 2015-11-04 | 2022-04-27 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
US10254967B2 (en) * | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
KR20170086345A (ko) * | 2016-01-18 | 2017-07-26 | 에스케이하이닉스 주식회사 | 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 시스템 |
US9830086B2 (en) * | 2016-03-03 | 2017-11-28 | Samsung Electronics Co., Ltd. | Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group |
KR101867219B1 (ko) * | 2017-02-22 | 2018-06-12 | 연세대학교 산학협력단 | 동적 메모리 인터페이스에 기반하여 서로 다른 메모리 연산들을 처리하기 위한 장치 및 방법 |
US9853805B1 (en) * | 2017-02-24 | 2017-12-26 | Dewesoft D.O.O. | Buffered equidistant data acquisition for control applications |
US10140222B1 (en) | 2017-07-06 | 2018-11-27 | Micron Technology, Inc. | Interface components |
US10802750B2 (en) * | 2019-02-28 | 2020-10-13 | Silicon Motion Inc. | Universal flash storage memory module, controller and electronic device with advanced turbo write buffer and method for operating the memory module |
US11232047B2 (en) | 2019-05-28 | 2022-01-25 | Rambus Inc. | Dedicated cache-related block transfer in a memory system |
WO2021159494A1 (zh) * | 2020-02-14 | 2021-08-19 | 华为技术有限公司 | 固态存储硬盘和固态存储硬盘的控制方法 |
TWI743736B (zh) * | 2020-04-08 | 2021-10-21 | 瑞昱半導體股份有限公司 | 資料傳輸系統、電路與方法 |
JP2022049553A (ja) * | 2020-09-16 | 2022-03-29 | キオクシア株式会社 | 半導体装置および方法 |
US12050773B2 (en) * | 2021-08-12 | 2024-07-30 | Micron Technology, Inc. | Completion flag for memory operations |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10009A (en) * | 1853-09-13 | Cutting boots and shoes | ||
US3742456A (en) * | 1972-04-05 | 1973-06-26 | Pitney Bowes Inc | Apparatus for selectively formatting serial data bits into separate data characters |
US3748650A (en) * | 1972-08-21 | 1973-07-24 | Ibm | Input/output hardware trace monitor |
US4124889A (en) * | 1975-12-24 | 1978-11-07 | Computer Automation, Inc. | Distributed input/output controller system |
US4133030A (en) * | 1977-01-19 | 1979-01-02 | Honeywell Information Systems Inc. | Control system providing for the transfer of data in a communications processing system employing channel dedicated control blocks |
US4275440A (en) * | 1978-10-02 | 1981-06-23 | International Business Machines Corporation | I/O Interrupt sequencing for real time and burst mode devices |
US4456983A (en) * | 1979-10-12 | 1984-06-26 | Dresser Industries, Inc. | System and method for visual display of well logging data |
US4442504A (en) * | 1981-03-09 | 1984-04-10 | Allen-Bradley Company | Modular programmable controller |
JPH07334372A (ja) * | 1993-12-24 | 1995-12-22 | Seiko Epson Corp | エミュレートシステム及びエミュレート方法 |
JP2731768B2 (ja) * | 1995-10-20 | 1998-03-25 | 甲府日本電気株式会社 | メモリ制御装置 |
US5751638A (en) * | 1997-01-17 | 1998-05-12 | Integrated Device Technology, Inc. | Mail-box design for non-blocking communication across ports of a multi-port device |
AU2001243463A1 (en) * | 2000-03-10 | 2001-09-24 | Arc International Plc | Memory interface and method of interfacing between functional entities |
US7302503B2 (en) * | 2002-04-01 | 2007-11-27 | Broadcom Corporation | Memory access engine having multi-level command structure |
WO2006024193A1 (fr) * | 2004-08-30 | 2006-03-09 | Magima Digital Information Co., Ltd. | Procede et systeme pour transfert de donnees |
WO2006059284A1 (en) * | 2004-12-01 | 2006-06-08 | Koninklijke Philips Electronics N.V. | Data processing system and method for converting and synchronising data traffic |
US7243173B2 (en) * | 2004-12-14 | 2007-07-10 | Rockwell Automation Technologies, Inc. | Low protocol, high speed serial transfer for intra-board or inter-board data communication |
US20070005834A1 (en) * | 2005-06-30 | 2007-01-04 | Intel Corporation | Memory chips with buffer circuitry |
JP2007026021A (ja) * | 2005-07-15 | 2007-02-01 | Nec Electronics Corp | バス制御システム及びバス制御方法 |
US7652922B2 (en) * | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
KR101293365B1 (ko) * | 2005-09-30 | 2013-08-05 | 모사이드 테크놀로지스 인코퍼레이티드 | 출력 제어 메모리 |
US20070076502A1 (en) | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
US20070130374A1 (en) * | 2005-11-15 | 2007-06-07 | Intel Corporation | Multiported memory with configurable ports |
US7562163B2 (en) * | 2006-08-18 | 2009-07-14 | International Business Machines Corporation | Apparatus and method to locate a storage device disposed in a data storage system |
EP2487794A3 (en) * | 2006-08-22 | 2013-02-13 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
JP4674865B2 (ja) * | 2006-10-30 | 2011-04-20 | 株式会社日立製作所 | 半導体集積回路 |
US7802061B2 (en) * | 2006-12-21 | 2010-09-21 | Intel Corporation | Command-based control of NAND flash memory |
US7768297B2 (en) * | 2007-01-31 | 2010-08-03 | Rambus, Inc. | Multi-drop bus system |
US8086785B2 (en) * | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
US7688652B2 (en) * | 2007-07-18 | 2010-03-30 | Mosaid Technologies Incorporated | Storage of data in memory via packet strobing |
US8291248B2 (en) * | 2007-12-21 | 2012-10-16 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory device with power saving feature |
WO2010027983A1 (en) * | 2008-09-03 | 2010-03-11 | Marvell World Trade Ltd. | Progamming data into a multi-plane flash memory |
US7957173B2 (en) | 2008-10-14 | 2011-06-07 | Mosaid Technologies Incorporated | Composite memory having a bridging device for connecting discrete memory devices to a system |
US20100115172A1 (en) * | 2008-11-04 | 2010-05-06 | Mosaid Technologies Incorporated | Bridge device having a virtual page buffer |
US8037235B2 (en) * | 2008-12-18 | 2011-10-11 | Mosaid Technologies Incorporated | Device and method for transferring data to a non-volatile memory device |
US20110258366A1 (en) * | 2010-04-19 | 2011-10-20 | Mosaid Technologies Incorporated | Status indication in a system having a plurality of memory devices |
-
2011
- 2011-05-06 CA CA2798868A patent/CA2798868A1/en not_active Abandoned
- 2011-05-06 WO PCT/CA2011/050281 patent/WO2011137541A1/en active Application Filing
- 2011-05-06 EP EP11777075.0A patent/EP2567379A4/en not_active Withdrawn
- 2011-05-06 US US13/102,310 patent/US20110276775A1/en not_active Abandoned
- 2011-05-06 JP JP2013508340A patent/JP5665974B2/ja not_active Expired - Fee Related
- 2011-05-06 TW TW100115972A patent/TW201209820A/zh unknown
- 2011-05-06 KR KR1020127031992A patent/KR20130071436A/ko not_active Application Discontinuation
- 2011-05-06 CN CN2011800335300A patent/CN102971795A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
EP2567379A4 (en) | 2014-01-22 |
TW201209820A (en) | 2012-03-01 |
EP2567379A1 (en) | 2013-03-13 |
JP2013525924A (ja) | 2013-06-20 |
US20110276775A1 (en) | 2011-11-10 |
WO2011137541A1 (en) | 2011-11-10 |
CN102971795A (zh) | 2013-03-13 |
CA2798868A1 (en) | 2011-11-10 |
KR20130071436A (ko) | 2013-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5665974B2 (ja) | 単一のバッファを用いて複数のメモリ素子を同時にリードする方法及び装置 | |
US7934070B2 (en) | Streaming reads for early processing in a cascaded memory subsystem with buffered memory devices | |
US7337293B2 (en) | Streaming reads for early processing in a cascaded memory subsystem with buffered memory devices | |
US10146608B2 (en) | Memory module register access | |
JP5570619B2 (ja) | 異なるメモリ種類にアクセスする異なる速度での時分割多重化 | |
CN109690508B (zh) | 带虚拟控制器模式的存储器控制器 | |
US20100115172A1 (en) | Bridge device having a virtual page buffer | |
US8549209B2 (en) | Bridging device having a configurable virtual page size | |
US8296541B2 (en) | Memory subsystem with positional read data latency | |
US20100005212A1 (en) | Providing a variable frame format protocol in a cascade interconnected memory system | |
CN111742305A (zh) | 调度具有不统一等待时间的存储器请求 | |
EP2345035A1 (en) | A composite memory having a bridging device for connecting discrete memory devices to a system | |
US9208836B1 (en) | Chip-to-chip signaling with improved bandwidth utilization | |
US8713233B2 (en) | Interconnect, bus system with interconnect and bus system operating method | |
JP7195486B1 (ja) | 異種メモリシステムに対するシグナリング | |
US9606738B2 (en) | Memory system with a bridge part provided between a memory and a controller | |
CN111684430A (zh) | 支持同一信道上对不统一等待时间的存储器类型的响应 | |
CN114902197B (zh) | 非易失性双列直插式存储器模块的命令重放 | |
US20100005206A1 (en) | Automatic read data flow control in a cascade interconnect memory system | |
JP2023508461A (ja) | 不揮発性メモリモジュールのエラー回復 | |
US10684965B2 (en) | Method to reduce write responses to improve bandwidth and efficiency | |
US20220300197A1 (en) | Autonomous backside chip select (cs) and command/address (ca) training modes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140124 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20140124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140212 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20140318 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140513 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140805 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20140926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141209 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5665974 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |