JP7195486B1

JP7195486B1 - 異種メモリシステムに対するシグナリング

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Publication number: JP7195486B1
Application number: JP2022540334A
Authority: JP
Inventors: アール．マグロジェームズ; バラクリシュナンケダーナシュ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2019-12-30
Filing date: 2020-12-10
Publication date: 2022-12-23
Anticipated expiration: 2040-12-10
Also published as: US20210200467A1; US20210382661A1; WO2021138017A1; US11099786B2; EP4085340A4; US11748034B2; KR102478527B1; JP2023500741A; CN114902198A; EP4085340A1; CN114902198B; KR20220116041A

Abstract

メモリコントローラは、異種メモリチャネルを介して不揮発性記憶クラスメモリ（ＳＣＭ）モジュールとインタフェースし、メモリアクセスコマンドを受信するためのコマンドキューを含む。メモリインタフェースキューは、発信コマンドを保持するためのコマンドキューに結合される。不揮発性コマンドキューは、メモリインタフェースキューに配置された不揮発性読み込みコマンドを記憶するためのコマンドキューに結合される。アービタは、コマンドキューからエントリを選択し、異種メモリチャネル上での伝送のためにメモリインタフェースにエントリを配置する。制御回路は、応答データが不揮発性読み込みコマンドに対して利用可能であることを示す準備完了応答を不揮発性ＳＣＭモジュールから受信し、準備完了応答を受信したことに応じて、応答データを送信するよう不揮発性ＳＣＭモジュールに命令するための送信コマンドがメモリインタフェースキューに配置されるようにするために異種メモリチャネルに結合される。
【選択図】図４

Description

コンピュータシステムは、典型的には、メインメモリに対して、安価且つ高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されているほとんどのＤＲＡＭチップは、ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ（ＪＥＤＥＣ）によって公布されている様々なダブルデータレート（ＤＤＲ）ＤＲＡＭ規格との互換性を有する。公開されたＤＤＲ標準規格に従って、様々なメモリアクセスエージェントとＤＤＲＤＲＡＭとの間のインタフェースを管理するためにＤＤＲメモリコントローラが使用される。

永続性記憶装置を有する不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ－Ｐ）は、永続性メモリを含むことを除き、標準的なＤＤＲＤＩＭＭの代わりに使用することができる記憶クラスメモリである。しかしながら、それらのメモリは、非決定的なアクセス待ち時間を有し、不揮発性メモリへのアクセスを一時的に遅延させることがあるオンボード媒体管理活動を有することがあり、よって、それらのメモリは、ハンドシェイクプロトコルがＮＶＤＩＭＭ－Ｐからのデータの可用性に関してホストコントローラに通知することを必要とする。ＪＥＤＥＣは、順序通りでない（アウトオブオーダな）トランザクションを有効にし、コマンドをスタックする能力をもたらすよう、この非決定性の性能の影響を軽減するトランザクションのプロトコルを開発している。

従来技術において既知のアクセラレーテッドプロセシングユニット（ＡＰＵ）及びメモリシステムを形成するブロック図である。いくつかの実施形態による、図１のようなＡＰＵでの使用に適したメモリコントローラを形成するブロック図である。いくつかの実施形態による、メモリチャネル及びＡＰＵのペアを形成するブロック図である。いくつかの実施形態による、メモリアクセスコマンドを扱う処理を形成する図である。図４の処理の更なる部分を形成する図である。図４及び図５の処理の更なる部分を形成する図である。いくつかの実施形態による、メモリアクセス要求を扱う処理のフローチャートである。

以下の説明において、異なる図面での同じ符号の使用は、類似又は同一のアイテムを示す。他に述べられない限り、「結合される（coupled）」という用語及びその関連する動詞の形式は、本分野において既知の手段による直接接続及び間接電気接続の両方を含み、他に述べられない限り、直接接続という記載は、適切な形式の間接電気接続も使用した代替的な実施形態を暗に意味する。

メモリコントローラは、少なくとも１つの不揮発性記憶クラスメモリ（ＳＣＭ）モジュールとインタフェースする。メモリコントローラは、コマンドキューと、メモリインタフェースキューと、不揮発性コマンドキュー（ＮＶキュー）と、アービタと、制御回路と、を含む。コマンドキューは、揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含むメモリアクセスコマンドを受信するための第１の入力と、出力と、を有し、複数のエントリを有する。メモリインタフェースキューは、コマンドキューの出力に結合された入力と、少なくとも１つの不揮発性ＳＣＭモジュールに結合された異種メモリチャネルに結合するための出力と、を有する。ＮＶキューは、メモリインタフェースキューに配置された不揮発性読み込みコマンドを記憶するためのコマンドキューの出力に結合される。アービタは、コマンドキューからエントリを選択し、メモリインタフェースキューにエントリを配置して、異種メモリチャネルを通じてエントリが伝送されるようにするためのコマンドキューに結合される。制御回路は、不揮発性読み込みコマンドの関連する１つに対して応答データが利用可能であることを示す準備完了応答（ready response）を不揮発性ＳＣＭモジュールから受信し、それに応じて、応答データを送信するよう不揮発性ＳＣＭモジュールに命令するための送信コマンドがメモリインタフェースキューに配置されるようにするための異種メモリチャネルに結合されるように適合される。

方法は、揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含む複数のメモリアクセス要求を受信することを含む。メモリアクセス要求を実行するためのメモリアクセスコマンドは、メモリインタフェースキューに配置され、メモリインタフェースキューから、不揮発性記憶クラスメモリ（ＳＣＭ）モジュールに接続された異種メモリチャネルにメモリアクセスコマンドを伝送する。方法は、メモリインタフェースキューに配置された不揮発性読み込みコマンドをＮＶキューに記憶することを含む。応答データが不揮発性読み込みコマンドの関連する１つに対して利用可能であることを示す準備完了応答が不揮発性ＳＣＭモジュールから受信される。それに応じて、方法は、応答データを送信するよう不揮発性ＳＣＭモジュールに命令するための送信コマンドをメモリインタフェースキューに配置することを含む。

データプロセシングシステムは、セントラルプロセシングユニット、セントラルプロセシングユニットに結合されたデータファブリック、及び、セントラルプロセシングユニットからのメモリ要求を実行するためのデータファブリックに結合されたメモリコントローラを含む。メモリコントローラは、コマンドキューと、メモリインタフェースキューと、ＮＶキューと、アービタと、制御回路と、を含む。コマンドキューは、揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含むメモリアクセスコマンドを受信するための第１の入力と、出力と、を有し、複数のエントリを有する。メモリインタフェースキューは、コマンドキューの出力に結合された入力と、少なくとも１つの不揮発性ＳＣＭモジュールに結合された異種メモリチャネルに結合するための出力と、を有する。ＮＶキューは、メモリインタフェースキューに配置された不揮発性読み込みコマンドを記憶するためのコマンドキューの出力に結合される。アービタは、コマンドキューからエントリを選択し、エントリをメモリインタフェースキューに配置し、異種メモリチャネルを通じてエントリが伝送されるようにするためのコマンドキューに結合される。制御回路は、不揮発性読み込みコマンドの関連する１つに対して応答データが利用可能であることを示す準備完了応答を不揮発性ＳＣＭモジュールから受信し、準備完了応答が受信されたことに応じて、応答データを送信するよう不揮発性ＳＣＭモジュールを命令するための送信コマンドがメモリインタフェースキューに配置されるようにするための異種メモリチャネルに結合されるように適合される。

図１は、従来技術において既知のアクセラレーテッドプロセシングユニット（ＡＰＵ）１００及びメモリシステム１３０を形成するブロック図を示す。ＡＰＵ１００は、ホストデータプロセシングシステムにおけるプロセッサとしての使用に適切な集積回路であり、セントラルプロセシングユニット（ＣＰＵ）コアコンプレックス１１０と、グラフィックコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１４０と、データファブリック１２５と、周辺機器コントローラ１６０のセットと、周辺機器バスコントローラ１７０のセットと、システム管理ユニット（ＳＭＵ）１８０と、を全体的に含む。

ＣＰＵコアコンプレックス１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この実施例では、ＣＰＵコアコンプレックス１１０は、２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコアコンプレックス１１０は、任意の数のＣＰＵコアを含んでもよい。ＣＰＵコア１１２，１１４の各々は、制御ファブリックを形成する、システム管理ネットワーク（ＳＭＮ）に双方向に接続され、データファブリック１２５に接続され、データファブリック１２５にメモリアクセス要求を提供する能力を有する。ＣＰＵコア１１２，１１４の各々は、ユニタリコア（unitary core）であってもよく、又は更に、キャッシュ等の特定のリソースを共有する２つ以上のユニタリコアを有するコアコンプレックスであってもよい。

グラフィックコア１２０は、高度に統合され、且つ、並列の方式において頂点処理、フラグメント処理、シェーディング及びテキスチャ混合等のグラフィック演算を実行する能力を有する高性能のグラフィックプロセシングユニット（ＧＰＵ）である。グラフィックコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、データファブリック１２５にメモリアクセス要求を提供する能力を有する。この点で、ＡＰＵ１００は、ＣＰＵコアコンプレックス１１０及びグラフィックコア１２０が同一のメモリ空間を共有する統一したメモリアーキテクチャ、又は、ＣＰＵコアコンプレックス１１０及びグラフィックコア１２０がメモリ空間の一部を共有するメモリアーキテクチャの何れかをサポートすることができると共に、グラフィックコア１２０も、ＣＰＵコアコンプレックス１１０によってアクセス可能でないプライベートグラフィックメモリを使用する。

ディスプレイエンジン１２２は、モニタ上での表示のためにグラフィックコア１２０によって生成されたオブジェクトをレンダリング及びラスタライズする。グラフィックコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０における適切なアドレスへの一様な変換のために共通メモリ管理ハブ１４０に双方向に接続され、メモリ管理ハブ１４０は、そのようなメモリアクセスを生じさせ、メモリシステムから返された読み込みデータを受信するためにデータファブリック１２５に双方向に接続される。

データファブリック１２５は、何れかのメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリック１２５は、システム構成と共に仮想接続ごとのバッファに基づいてメモリアクセスの宛先を判定するための、基本入力／出力システム（ＢＩＯＳ）によって定義されたシステムメモリマップを含む。

周辺機器コントローラ１６０は、ユニバーサルシリアルバス（ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）インタフェースコントローラ１６４を含み、その各々は、システムハブ１６６及びＳＭＮバスに双方向に接続される。それらの２つのコントローラは、ＡＰＵ１００において使用することができる周辺機器コントローラの例示にすぎない。

周辺機器バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（ＳＢ）１７２及びペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）コントローラ１７４を含み、その各々は、入力／出力（Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに双方向に接続される。Ｉ／Ｏハブ１７６も、システムハブ１６６及びデータファブリック１２５に双方向に接続される。よって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を通じてルーティングするアクセスを通じてＵＳＢコントローラ１６２、ＳＡＴＡインタフェースコントローラ１６４、ＳＢ１７２又はＰＣＩｅコントローラ１７４においてレジスタをプログラムしてもよい。ＡＰＵ１００についてのソフトウェア及びファームウェアは、システムデータドライブ又はシステムＢＩＯＳメモリ（図示省略）に記憶され、それらは、リードオンリメモリ（ＲＯＭ）及びフラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであってもよい。典型的には、ＢＩＯＳメモリは、ＳＡＴＡインタフェースを通じてＰＣＩｅバス及びシステムデータドライブを通じてアクセスされる。

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御し、それらの間で通信を同期するローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット信号、イネーブル信号及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素の各々に対してクロック信号を提供するための、位相ロックループ（ＰＬＬ）等の１つ以上のクロックソース（図示省略）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックについての電力を管理し、適切な電力状態を判定するよう、ＣＰＵコア１１２，１１４及びグラフィックコア１２０から測定済み電力消費値を受信してもよい。

メモリ管理ハブ１４０及びその関連する物理インタフェース（ＰＨＹ）１５１，１５２は、この実施形態では、ＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１，１４２及び電力エンジン１４９を含む。メモリチャネル１４１は、ホストインタフェース１４５、メモリチャネルコントローラ１４３及び物理インタフェース１４７を含む。ホストインタフェース１４５は、シリアルプレゼンス検出リンク（ＳＤＰ）を通じてデータファブリック１２５にメモリチャネルコントローラ１４３を双方向に接続する。物理インタフェース１４７は、ＰＨＹ１５１にメモリチャネルコントローラ１４３を双方向に接続し、ＤＤＲＰＨＹインタフェース（ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインタフェース１４６、メモリチャネルコントローラ１４４及び物理インタフェース１４８を含む。ホストインタフェース１４６は、別のＳＤＰを通じてデータファブリック１２５にメモリチャネルコントローラ１４４を双方向に接続する。物理インタフェース１４８は、ＰＨＹ１５２にメモリチャネルコントローラ１４４を双方向に接続し、ＤＦＩ仕様に準拠する。電力エンジン１４９は、ＳＭＮバスを通じてＳＭＵ１８０に、ＡＰＢを通じてＰＨＹ１５１，５２に双方向に接続され、また、メモリチャネルコントローラ１４３，１４４に双方向に接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、メモリチャネル１３３への双方向接続を有する。

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、以下に更に説明する方式においてメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御するために共有電力エンジン１４９を使用する。メモリチャネル１４１，１４２の各々は、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックＤＤＲバージョン５（ｇＤＤＲ５）及び高帯域幅メモリ（ＨＢＭ）等の最新のＤＤＲメモリに接続してもよく、後のメモリ技術に対して適合されてもよい。それらのメモリは、高バス帯域幅及び高速動作をもたらす。同時に、それらは、ラップトップコンピュータ等のバッテリー動作用途に対して電力を節約するための低電力モードをもたらし、また、ビルトイン温度監視をもたらす。

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、この実施例では個別のランクに対応する代表的なデュアルインラインモジュール（ＤＩＭＭ）１３４，１３６，１３８を含む、ＤＤＲｘバス１３２に接続されたＤＩＭＭのセットを含む。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５，１３７，１３９を含む、ＤＤＲｘバス１２９に接続されたＤＩＭＭのセットを含む。

ＡＰＵ１００は、ホストデータプロセシングシステムのセントラルプロセシングユニット（ＣＰＵ）として動作し、現代のコンピュータシステムにおいて有用な様々なバス及びインタフェースを設ける。それらのインタフェースは、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルートコンプレックス、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶装置へのインタフェースを含む。

また、ＡＰＵ１００は、様々なシステム監視及び電力節約機能を実装する。特に、１つのシステム監視機能は、温度監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２，１１４及び／又はグラフィックコア１２０の周波数及び電圧を低減させてもよい。ＡＰＵ１００が高温になりすぎる場合、ＡＰＵ１００が全体的にシャットダウンされてもよい。温度イベントも、ＳＭＮバスを介してＳＭＵ１８０によって外部センサから受信されてもよく、ＳＭＵ１８０は、それに応じて、クロック周波数及び／又は電力供給電圧を低減させてもよい。

図２は、図１のＡＰＵのようなＡＰＵでの使用に適したメモリコントローラ２００を形成するブロック図を示す。メモリコントローラ２００は、メモリチャネルコントローラ２１０及び電力コントローラ２５０を全体的に含む。メモリチャネルコントローラ２１０は、インタフェース２１２、メモリインタフェースキュー２１４、コマンドキュー２２０、アドレスジェネレータ２２２、連想メモリ（ＣＡＭ）２２４、リプレイキュー２３０を含むリプレイ制御ロジック２３１、リフレッシュロジックブロック２３２、タイミングブロック２３４、ページテーブル２３６、アービタ２３８、誤り訂正符号（ＥＣＣ）検査回路２４２、ＥＣＣ生成ブロック２４４、データバッファ２４６、不揮発性（ＮＶ）バッファ２４７、及び、ＮＶキュー２４８を全体的に含む。

インタフェース２１２は、外部バスを通じたデータファブリック１２５への第１の双方向接続と、出力と、を有する。メモリコントローラ２００では、この外部バスは、「ＡＸＩ４」として既知のＡＲＭＨｏｌｄｉｎｇｓ，ＰＬＣｏｆＣａｍｂｒｉｄｇｅ，Ｅｎｇｌａｎｄによって規定されたアドバンストエクステンシブインタフェースバージョン４と互換性を有するが、他の実施形態では、他のタイプのインタフェースであってもよい。インタフェース２１２は、ＦＣＬＫ（又は、ＭＥＭＣＬＫ）ドメインとして既知の第１のクロックドメインから、ＵＣＬＫドメインとして既知のメモリコントローラ２００の内部の第２のクロックドメインにメモリアクセス要求を変換する。同様に、メモリインタフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインタフェースと関連付けられたＤＦＩＣＬＫドメインへのメモリアクセスをもたらす。

アドレスジェネレータ２２２は、ＡＸＩ４バスを通じてデータファブリック１２５から受信したメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、標準化されたフォーマットにおいて表される物理アドレス空間内のアクセスアドレスを含む。アドレスジェネレータ２２２は、メモリシステム１３０において実際のメモリデバイスをアドレス指定すると共に、関連するアクセスを効率的にスケジュールするために使用することができるフォーマットに、標準化されたアドレスを変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス及びバンクグループと関連付ける領域識別子を含む。スタートアップ時、システムＢＩＯＳは、それらのサイズ及び構成を判定するようにメモリシステム１３０内のメモリデバイスにクエリし、アドレスジェネレータ２２２と関連付けられた構成レジスタのセットをプログラムする。アドレスジェネレータ２２２は、標準化されたアドレスを適切なフォーマットに変換するために、構成レジスタに記憶された構成を使用する。アドレスジェネレータ２２２は、ＮＶＤＩＭＭ－Ｐメモリを含むメモリのアドレス範囲を復号し、メモリアクセス要求がＮＶＤＩＭＭ－Ｐへの要求であるかどうかを示す復号済み信号をコマンドキュー２２０に記憶する。次に、アービタ２３８は、他の要求に対する適切な優先度によりＮＶＤＩＭＭ－Ｐ要求を優先付けてもよい。コマンドキュー２２０は、ＣＰＵコア１１２，１１４及びグラフィックコア１２０等のような、ＡＰＵ１００内のメモリアクセスエージェントから受信したメモリアクセス要求のキューである。コマンドキュー２２０は、アドレスジェネレータ２２２によって復号されたアドレスフィールドと共に、アクセスタイプ及びサービス品質（ＱｏＳ）識別子を含む、アービタ２３８がメモリアクセスを効率的に選択することを可能にする他のアドレス情報を記憶する。ＣＡＭ２２４は、ライトアフタライト（ＷＡＷ）及びリードアフタライト（ＲＡＷ）順序付けルール等の順序付けルールを施行するための情報を含む。

誤り訂正符号（ＥＣＣ）生成ブロック２４４は、ＮＶＤＩＭＭ－Ｐに送信される書き込みデータのＥＣＣを判定する。ＥＣＣ検査回路２４２は、入来するＥＣＣに対して受信済みＥＣＣを検査する。

リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によってピックされた選択済みメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、戻されたＥＣＣが正確であるか又は誤りを示すかどうかを判定するためにＥＣＣ検査回路２４２にアクセスする。リプレイ制御ロジック２３１は、それらのサイクルの１つのパリティ又はＥＣＣ誤りのケースではアクセスがリプレイされるリプレイシーケンスを開始及び制御する。リプレイされたコマンドは、メモリインタフェースキュー２１４に配置される。

リフレッシュロジック２３２は、メモリアクセスエージェントから受信した通常の読み込み及び書き込みメモリアクセス要求とは別に生成された様々なパワーダウン、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルについての状態機械を含む。例えば、メモリランクがプリチャージパワーダウンにある場合、それは、リフレッシュサイクルを稼働させるよう周期的にアウェイクされる必要がある。リフレッシュロジック２３２は、ＤＲＡＭチップ内のメモリセルのストレージキャパシタの電荷漏れによって生じるデータ誤りを防止するために、リフレッシュコマンドを周期的に生成する。加えて、リフレッシュロジック２３２は、システムにおける温度変化に起因したオンダイ終端抵抗における不整合を防止するために、ＺＱを周期的に較正する。

アービタ２３８は、コマンドキュー２２０に双方向に接続され、メモリチャネルコントローラ２１０の中心である。それは、メモリバスの使用を改善するためのアクセスのインテリジェントなスケジューリングによって効率性を改善する。アービタ２３８は、ＤＲＡＭタイミングパラメータに基づいてコマンドキュー２２０における特定のアクセスが発行のために適格であるかどうかを判定することによって、適切なタイミング関係を施行するためにタイミングブロック２３４を使用する。例えば、各々のＤＲＡＭは、「ｔＲＣ」として既知である、活性化コマンドの間の最小の規定された時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様において規定されたこのタイミングパラメータ及び他のタイミングパラメータに基づいて、適格性を判定するカウンタのセットを維持し、リプレイキュー２３０に双方向に接続される。ページテーブル２３６は、アービタ２３８についてのメモリチャネルのバンク及びランクごとにアクティブページに関する状態情報を維持し、リプレイキュー２３０に双方向に接続される。

ＮＶバッファ２４７は、リプレイシーケンスにおける使用のため、及び、ＮＶ読み込み応答を管理するための両方で、ＮＶ読み込みコマンドをＮＶキュー２４８に記憶する。ＮＶバッファ２４７は、以下に更に説明するように、ＲＤ＿ＲＤＹ及びＳＥＮＤコマンドを扱うためにメモリインタフェースキュー２１４に双方向に接続される。

インタフェース２１２から受信した書き込みメモリアクセス要求に応じて、ＥＣＣ生成ブロック２４４は、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求についての書き込みデータ及びＥＣＣを記憶する。アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスをピックする場合、それは、メモリインタフェースキュー２１４に結合済み書き込みデータ／ＥＣＣを出力する。

電力コントローラ２５０は、アドバンストエクステンシブルインタフェース、バージョン１（ＡＸＩ）、アドバンストペリフェラルバス（ＡＰＢ）インタフェース２５４、及び、電力エンジン２６０へのインタフェース２５２を全体的に含む。インタフェース２５２は、図２において別に示された「イベント＿ｎ」とラベル付けされたイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインタフェース２５４は、インタフェース２５２の出力に接続された入力と、ＡＰＢを通じたＰＨＹへの接続のための出力と、を有する。電力エンジン２６０は、インタフェース２５２の出力に接続された入力と、メモリインタフェースキュー２１４の入力に接続された出力と、を有する。電力エンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（μＣ）２６４と、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼できる読み込み／書き込みタイミングエンジン（ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを通じてプログラムされ、様々なブロックの動作を制御するための構成情報をメモリコントローラ２００に記憶する。したがって、構成レジスタ２６２は、図２において詳細に示されていないそれらのブロックに接続された出力を有する。セルフリフレッシュコントローラ２６６は、リフレッシュロジック２３２によるリフレッシュの自動生成に加え、リフレッシュの手動生成を可能にするエンジンである。信頼できる読み込み／書き込みタイミングエンジン２６８は、ＤＤＲインタフェース最大読み込み待ち時間（ＭＲＬ）トレーニング及びループバック試験等のために、メモリ又はＩ／Ｏデバイスに継続したメモリアクセスストリームを提供する。

メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためにそれがメモリアクセスをピックすることを可能にする回路を含む。所望の調停決定を行うために、アドレスジェネレータ２２２は、メモリシステムにおけるランク、行アドレス、列アドレス、バンクアドレス及びバンクグループを含む、アドレス情報を事前復号済み情報に復号し、コマンドキュー２２０は、事前復号済み情報を記憶する。構成レジスタ２６２は、アドレスジェネレータ２２２が受信済みアドレス情報をどのように復号するかを判定するための構成情報を記憶する。アービタ２３８は、メモリアクセスを効率的にスケジュールする一方で、サービス品質（ＱｏＳ）要件等の他の基準を観察するために、復号済みアドレス情報、タイミングブロック２３４によって示されたタイミング適格性情報、及び、ページテーブル２３６によって示されたアクティブページ情報を使用する。例えば、アービタ２３８は、メモリページを変更するために必要とされるプリチャージ及び活性化コマンドのオーバヘッドを回避するために、ページをオープンするためのアクセスについてのプリファレンスを実装し、別のバンクへの読み込み及び書き込みアクセスとそれらをインタリーブすることによって、１つのバンクへのオーバヘッドアクセスを隠蔽する。特に、通常の動作の間、アービタ２３８は、異なるページを選択する前にそれらがプリチャージされる必要があるまで、異なるバンクにおけるページオープンを通常維持する。

図３は、いくつかの実施形態による、データプロセシングシステム３００を形成するブロック図を示す。データプロセシングシステム３００は、メモリシステム３３０及びＡＰＵ３１０を含む。ＡＰＵ３１０は、メモリシステム３３０とインタフェースするために異種メモリチャネルをサポートするメモリコントローラ２００（図２）のようなメモリコントローラを含む。通常のＤＤＲｘメモリチャネルに加えて、ＡＰＵ３１０は、バス３４２を通じて接続されたＲＤＩＭＭ３４４，３４６，３４８のみを有する同種メモリチャネル３４０に加えて、通常の登録された（registered）ＤＩＭＭ又はＲＤＩＭＭ３３４，３３６及びＮＶＤＩＭＭ－Ｐ３３８の両方を有する異種メモリチャネル３３０上のＮＶＤＩＭＭ－Ｐ３３８をサポートする。この実施形態では、異種メモリチャネル３３０は、ＮＶＤＩＭＭ－Ｐ及びＲＤＩＭＭの両方に接続する一方で、異種メモリチャネルは、いくつかの実施形態では、全てのＮＶＤＩＭＭ－ＰタイプＤＩＭＭとインタフェースする能力を有する。

ドラフトＮＶＤＩＭＭ－Ｐ標準規格に従って、ＡＰＵ３１０上のメモリコントローラとＮＶＤＩＭＭ－Ｐ３３８との間のトランザクションは、「リンク」ＥＣＣによって保護される。リンクＥＣＣは、バス３３２を通じてメモリコントローラとＮＶＤＩＭＭとの間のデータ転送についてのデータ整合性を保証する。既知のＥＣＣ機構に従って、それは、ランダム又は過渡的な誤りによって生じるリンク上のデータ損失に対して保護する。保護は、使用されるＥＣＣコードに従って変動する。ＥＣＣは、複数のビット誤り検出により単一のビット訂正を可能にすることができる。訂正不能誤りを検出したことに応じて、メモリコントローラは、過渡的又はランダムな誤りが持続しないようにトランザクションをリプレイしてもよく、また、訂正可能及び訂正不能誤りをオペレーティングシステムに報告してもよい。

この実施形態では、ＮＶＤＩＭＭ－ＰタイプＤＩＭＭが説明されると共に、他の実施形態は、異種メモリチャネルを通じて他のタイプの記憶クラスメモリ（ＳＣＭ）モジュールをインタフェースするために、本明細書における技術を採用する。本明細書で使用されるように、ＳＣＭは、システムメモリ空間内でアドレス指定可能な不揮発性メモリを有するメモリモジュールを示す。ＳＣＭモジュールにおける不揮発性メモリは、ＲＡＭによりバッファされてもよく、及び／又は、ＳＣＭモジュールで、オンボードでＲＡＭと対にされてもよい。ＳＣＭメモリアドレスマップは、オペレーティングシステム（ＯＳ）の観点から、従来のＤＲＡＭポピュレーションと並んで（alongside）いるように見える。ＯＳは、通常、ＳＣＭにより定義されたアドレス範囲が従来のメモリとは「異なる」タイプのメモリであることを認識する。この違いは、このメモリがより潜在的であり、一貫した品質を有することができることをＯＳに通知することである。ＯＳは、ダイレクトアクセスメモリ又はファイルシステムアクセスメモリとしてＳＣＭメモリをマッピングしてもよい。ダイレクトアクセスは、物理アドレス指定可能メモリとしてＯＳがＳＣＭアドレス範囲にアクセスすることを意味する。ファイルシステムアクセスは、ＯＳが、ファイルシステムの一部として一貫したメモリを管理すること、及び、ファイルベースのＡＰＩを介してＳＣＭへのアクセスを管理することを意味する。最終的に、要求は、より上位レベルにおけるＯＳがアクセスをどのように管理するかとは独立して、ＳＣＭアドレス範囲内でメモリコントローラに達する。

図４～図６は、いくつかの実施形態による、不揮発性読み込みコマンドを扱う処理７００（図７）を示すシーケンスの図である。表される処理は、ＸＲＥＡＤコマンド等のＮＶ読み込みコマンドを保持して、コマンドの実行を完了するため及びコマンドのリプレイを必要とする誤りが発生する場合にリプレイ処理に対してコマンドを利用可能にするためのＮＶキュー２４８の使用を含む。図４～図６は、図７を参照して説明される。

図７は、いくつかの実施形態による、メモリアクセスコマンドを扱う処理７００のフローチャートである。処理７００は、図２のメモリコントローラ２００又は他のメモリコントローラアレイによる実装態様に適切である。処理７００は、ブロック７０２において開始し、処理は、揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含む複数のメモリアクセス要求を受信する。要求を実行するためのメモリアクセスコマンドは、ブロック７０４において復号され、コマンドキュー２２０（図２）等のコマンドキューに配置される。

ブロック７０６において、コマンドキューからのメモリアクセスコマンドは、異種メモリチャネルを通じて伝送のために選択される。選択は、典型的には、アービタ２３８（図２）等のアービタによって実行される。伝送される選択済みメモリアクセスコマンドは、メモリインタフェースキューに配置される。この例は、図４に示され、矢印４０１は、メモリインタフェースキューに配置されるコマンドを表す。ブロック７０８において、処理７００は、メモリインタフェースキューに配置される不揮発性読み込みコマンドをＮＶキュー２４８（図２）等の不揮発性コマンドキュー（ＮＶキュー）に記憶する。この例は、矢印４０２において示され、メモリインタフェースキューに伝送されたＸＲＥＡＤコマンドがＮＶキューに記憶される。メモリインタフェースキューからのメモリアクセスコマンドは、揮発性デュアルインラインメモリモジュール（ＤＩＭＭ）及び不揮発性ＤＩＭＭに結合された異種メモリチャネルを通じて伝送される。メモリインタフェースキューからのメモリアクセスコマンドの伝送は、異種メモリチャネルを通じて不揮発性ＤＩＭＭにＸＲＥＡＤコマンドを渡すことを示す矢印４０３によって表され、このケースでは、ＮＶＤＩＭＭ－Ｐは、媒体コントローラ、不揮発性媒体及びＤＲＡＭを含む。

異種メモリチャネルを通じて伝送された不揮発性読み込みコマンドについて、不揮発性ＤＩＭＭは、典型的には、要求されたデータを読み込む予測不能処理に起因した非決定的期間の後に応答し、要求されたデータは、不揮発性ＤＩＭＭにおける不揮発性メモリ、不揮発性ＤＩＭＭにおけるＤＲＡＭ、又は、媒体コントローラにおけるキャッシュにあってもよい。非決定的期間の間、他のメモリアクセスコマンドは、典型的には、メモリインタフェースキューから実行及び除去される。不揮発性ＤＩＭＭにおける媒体コントローラが要求されたデータを読み込む処理を完了する場合、それは、メモリコントローラに準備完了応答信号「ＲＤ＿ＲＤＹ」を送信する。典型的には、ＲＤ＿ＲＤＹ信号は、メモリインタフェースキューがメモリアクセスコマンドへの応答を受信するサブチャネルではなく、異種メモリチャネルの別のサブチャネル上で送信及び受信される。例えば、ＮＶＤＩＭＭ－Ｐメモリチャネルにより、ＲＤ＿ＲＤＹ信号は、典型的には、コマンド及びデータが伝送される「ＣＭＤ」及び「ＤＱ」ラインとは別のメモリチャネルの「ＲＳＰ＿Ｒ」ライン上で送信される。

ブロック７１２において、応答データが不揮発性読み込みコマンドの関連する１つに対して利用可能であることを示すＲＤ＿ＲＤＹ信号が不揮発性ＤＩＭＭから受信される。この実施例では、ＮＶバッファ制御回路である制御回路は、ＲＤ＿ＲＤＹ信号を受信する。図５における矢印４０４は、不揮発性ＤＩＭＭからＮＶバッファ制御回路に渡すＲＤ＿ＲＤＹ信号を表す。それに応じて、ブロック７１４において、制御回路は、矢印４０５によって表されるように、メモリインタフェースキューにＳＥＮＤコマンドを配置する。ＳＥＮＤコマンドは、それによって、図６における矢印４０６によって表されるように、不揮発性ＤＩＭＭへの伝送に対してスケジュール又はクエリされる。ＳＥＮＤコマンドが到達する場合に応答データが不揮発性ＤＩＭＭから送信される準備ができていることを理由に、ＳＥＮＤコマンドは、決定的応答時間を有し、したがって、ＳＥＮＤコマンドは、メモリインタフェースキュー動作に非決定的遅延を追加しない。コマンドが実行されるまで不揮発性読み込みコマンドがＮＶキューではなくメモリインタフェースキューに保持された場合、それは、メモリインタフェースキューを「クロッグ（clog）」し、他のコマンドの処理を遅延させ、コマンドの処理全体に遅延を加える。

ＳＥＮＤコマンドを受信すると、不揮発性ＤＩＭＭ媒体コントローラは、コマンドについての関連する識別子を含む不揮発性読み込みコマンドに対して読み込まれた応答データをメモリコントローラに伝送し返す。関連する識別子は、この実施形態では、メモリコントローラに伝送されたデータ及びＲＩＤを示す、図６における矢印４０７によって表されるように、読み込みコマンドについての読み込み識別子「ＲＩＤ」である。

ブロック７１６において、応答データ及び関連する識別子は、メモリコントローラによって不揮発性ＤＩＭＭから受信される。それに応じて、メモリコントローラのＮＶバッファは、同一の関連する識別子によりＮＶキュー内の不揮発性読み込みコマンドを識別するために、関連する識別子を使用する。ブロック７１８において、応答データは、それに対して不揮発性即時コマンドが生成された関連する不揮発性読み込み要求の実行において提供される。これによって要求を実行し、関連する不揮発性読み込みコマンドは、矢印４０８に表されるようなＮＶキュー及びＮＶキュー内のクロスアウトされたＸＲＥＡＤコマンドから除去される。

いくつかの実施形態では、処理７００は、アービタ２３８（図２）等のアービタによりメモリアクセスコマンドをスケジュールすることを含む。１つの実施例では、メモリインタフェースキューにメモリアクセスコマンドを配置する前に、処理は、他の不揮発性読み込みコマンド又は揮発性読み込みコマンドと不揮発性読み込みコマンドをグループ化する。このグループ化は、図４に表され、矢印４０１は、新たな順序においてメモリインタフェースキューに配置されたメモリアクセスコマンドを示し、ＲＥＡＤ（揮発性読み込みコマンド）及びＸＲＥＡＤ（不揮発性読み込みコマンドのタイプ）コマンドは、共にグループ化され、ＷＲＩＴＥ（揮発性書き込みコマンド）及びＸＷＲＩＴＥ（不揮発性書き込みコマンドのタイプ）コマンドは、共にグループ化される。

いくつかの実施形態では、ブロック７１４における処理７００は、メモリインタフェースキューにＳＥＮＤコマンドを配置する前に、不揮発性又は揮発性読み込みコマンドのグループとＳＥＮＤコマンドをグループ化し、その後、メモリインタフェースキューに送信コマンドを配置することを更に含む。これは、図５の矢印４０５において表され、ＳＥＮＤコマンドは、ＲＥＡＤコマンドのグループに配置される。

よって、本明細書で説明するメモリコントローラ及びデータプロセシングシステムは、異種メモリチャネル上の不揮発性ＤＩＭＭとインタフェースするメモリコントローラの能力を改善する。その上、本明細書におけるメモリコントローラは、メモリインタフェースキューが実行されるまで、長い期間の間にメモリインタフェースキューが不揮発性読み込みコマンドを保持する必要性を除去することによって、メモリインタフェースキューに対して必要な長さを低減させる。

図２のメモリコントローラ２００又はアービタ２３８等のその何れかの部分は、プログラムによって読み取ることができ、集積回路を製造するために直接的又は間接的に使用することができるデータベース又は他のデータ構造の形式にあるコンピュータアクセス可能データ構造によって記述され又は表されてもよい。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（ＨＤＬ）においてハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ツールによって読み取られてもよく、合成ツールは、記述を合成して、合成ライブラリからゲートのリストを含むネットリストを生成してもよい。ネットリストは、集積回路を含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストは、マスクに適用される幾何学形状を記述するデータ集合を生成するように、配置又はルーティングされてもよい。次に、マスクは、集積回路を生成するために様々な半導体製造工程において使用されてもよい。代わりに、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じてネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（ＧＤＳ）ＩＩデータであり得る。

特定の実施形態が説明されてきたが、これらの実施形態に対する様々な変更例が当業者には明らかであろう。例えば、メモリチャネルコントローラ２１０の内部アーキテクチャ及び／又は電力エンジン２５０は、異なる実施形態において変化してもよい。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）及びＲＡＭｂｕｓＤＲＡＭ（ＲＤＲＡＭ）等、ＮＶＤＩＭＭ－Ｐ及びＤＤＲｘに加えて他のタイプのメモリにインタフェースしてもよい。図示した実施形態は、別々のＤＩＭＭに対応する各ランクのメモリを示したが、他の実施形態において、各ＤＩＭＭは、複数のランクをサポートすることが可能である。更に、異種メモリチャネルが概してサポートされるが、異種チャネルは、全体的に、揮発性ＤＩＭＭにより全体的に満たされてもよい。更に、本明細書で説明する実施例のタイプの不揮発性読み込みコマンドは、ＸＲＥＡＤコマンドであると共に、他のタイプの不揮発性読み込みコマンドがサポートされる。例えば、ＮＶＤＩＭＭ－Ｐ仕様は、要求されたメモリが不揮発性ＤＩＭＭ上のＤＲＡＭにおいて発見されるが、要求されたメモリがＤＲＡＭにおいて利用可能でなく、代わりに、それが不揮発性メモリ媒体から読み込まれる必要があると不揮発性ＤＩＭＭが判定する場合に非決定的応答時間により不揮発性読み込みとして解釈される場合、決定的応答時間を有する投機的読み込み（ＳＲＥＡＤ）コマンドを提供する。いくつかの実施形態では、そのような「ミス」が発生する場合、ＳＲＥＡＤコマンドもＮＶキューに追加され、次いで、ＸＲＥＡＤと同様に扱われる。

したがって、開示された実施形態の範囲内に収まる開示された実施形態の全ての変更を網羅することが、添付の特許請求の範囲によって意図される。

Claims

メモリコントローラであって、
揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含むメモリアクセスコマンドを受信するための第１の入力と、出力と、を有し、複数のエントリを有するコマンドキューと、
前記コマンドキューの出力に結合された入力と、システムメモリ空間内でアドレス指定可能な不揮発性メモリを有する少なくとも１つの不揮発性記憶クラスメモリ（ＳＣＭ）モジュールに結合された異種メモリチャネルに結合された出力と、を有するメモリインタフェースキューと、
前記メモリインタフェースキューに配置された不揮発性読み込みコマンドを記憶するために前記コマンドキューの出力に結合された不揮発性コマンドキュー（ＮＶキュー）と、
前記コマンドキューからエントリを選択し、エントリを前記メモリインタフェースキューに配置して、前記異種メモリチャネルを介して送信させるために前記コマンドキューに結合されたアービタと、
関連する前記不揮発性読み込みコマンドに対して応答データが利用可能であることを示す準備完了応答を前記不揮発性ＳＣＭモジュールから受信し、前記準備完了応答を受信したことに応じて、前記応答データを送信するように前記不揮発性ＳＣＭモジュールに命令するための送信コマンドが前記メモリインタフェースキューに配置されるようにするために前記異種メモリチャネルに結合されるように構成された制御回路と、を備える、
メモリコントローラ。
前記制御回路は、応答データ及び関連する識別子が前記不揮発性ＳＣＭモジュールから受信されたことを検出し、それに応じて、前記関連する識別子を使用して前記不揮発性キュー内の前記関連する不揮発性読み込みコマンドを識別し、前記不揮発性キューから前記関連する不揮発性読み込みコマンドを除去するように構成されている、
請求項１のメモリコントローラ。
前記アービタは、前記メモリアクセスコマンドを前記メモリインタフェースキューに配置する前に、不揮発性メモリ読み込みコマンドを他の不揮発性読み込みコマンド又は揮発性読み込みコマンドとグループ化する、
請求項１のメモリコントローラ。
前記アービタは、前記送信コマンドを前記メモリインタフェースキューに配置する前に、前記送信コマンドを不揮発性読み込みコマンド又は揮発性読み込みコマンドとグループ化する、
請求項３のメモリコントローラ。
前記メモリコントローラは、前記関連する不揮発性読み込みコマンドに続く非決定的期間の後に前記準備完了応答を受信するように動作可能であり、
前記メモリコントローラは、前記非決定的期間の間、他のメモリアクセスコマンドを実行し、前記メモリインタフェースキューから他のメモリアクセスコマンドを除去するように動作可能である、
請求項１のメモリコントローラ。
前記制御回路は、前記メモリインタフェースキューが前記メモリアクセスコマンドへの応答を受信するサブチャネルとは別の前記異種メモリチャネルのサブチャネル上で前記準備完了応答を受信する、
請求項１のメモリコントローラ。
揮発性メモリ読み込み、揮発性メモリ書き込み、不揮発性メモリ読み込み及び不揮発性メモリ書き込みを含む複数のメモリアクセス要求を受信することと、
前記メモリアクセス要求を満たすためのメモリアクセスコマンドをメモリインタフェースキューに配置し、前記メモリアクセスコマンドを、前記メモリインタフェースキューから、システムメモリ空間内でアドレス指定可能な不揮発性メモリを有する不揮発性記憶クラスメモリ（ＳＣＭ）モジュールに結合された異種メモリチャネルに送信することと、
前記メモリインタフェースキューに配置された前記不揮発性読み込みコマンドを不揮発性コマンドキュー（ＮＶキュー）に記憶することと、
関連する前記不揮発性読み込みコマンドに対して応答データが利用可能であることを示す準備完了応答を前記不揮発性ＳＣＭモジュールから受信し、前記準備完了応答を受信したことに応じて、前記応答データを送信するように前記不揮発性ＳＣＭモジュールに命令するための送信コマンドを前記メモリインタフェースキューに配置することと、を含む、
方法。
前記不揮発性ＳＣＭモジュールから前記応答データ及び関連する識別子を受信し、それに応じて、前記関連する識別子を使用して前記ＮＶキュー内の前記関連する不揮発性読み込みコマンドを識別し、関連する不揮発性読み込み要求の実行において前記応答データを提供し、前記ＮＶキューから前記関連する不揮発性読み込みコマンドを除去することをさらに含む、
請求項７の方法。
前記メモリアクセスコマンドを前記メモリインタフェースキューに配置する前に、不揮発性読み込みコマンドを他の不揮発性読み込みコマンド又は揮発性読み込みコマンドとグループ化することをさらに含む、
請求項７の方法。
前記送信コマンドを前記メモリインタフェースキューに配置する前に、前記送信コマンドを不揮発性読み込みコマンド又は揮発性読み込みコマンドのグループとグループ化することをさらに含む、
請求項９の方法。
前記関連する不揮発性読み込みコマンドに続く非決定的期間の後に前記準備完了応答が受信され、
前記非決定的期間の間、他のメモリアクセスコマンドが、実行され、前記メモリインタフェースキューから除去される、
請求項７の方法。
前記準備完了応答は、前記メモリインタフェースキューが前記メモリアクセスコマンドへの応答を受信するサブチャネルとは別の前記異種メモリチャネルのサブチャネル上で受信される、
請求項７の方法。
データプロセシングシステムであって、
セントラルプロセシングユニットと、
前記セントラルプロセシングユニットに結合されたデータファブリックと、
前記セントラルプロセシングユニットからのメモリ要求を実行するために前記データファブリックに結合されたメモリコントローラと、を備え、
前記メモリコントローラは、
揮発性読み込みコマンド、揮発性書き込みコマンド、不揮発性読み込みコマンド及び不揮発性書き込みコマンドを含むメモリアクセスコマンドを受信するための第１の入力と、出力と、を有し、複数のエントリを有するコマンドキューと、
前記コマンドキューの出力に結合された入力と、システムメモリ空間内でアドレス指定可能な不揮発性メモリを有する少なくとも１つの不揮発性記憶クラスメモリ（ＳＣＭ）モジュールに結合された異種メモリチャネルに結合された出力と、を有するメモリインタフェースキューと、
前記メモリインタフェースキューに配置された不揮発性読み込みコマンドを記憶するために前記コマンドキューの出力に結合された不揮発性コマンドキュー（ＮＶキュー）と、
前記コマンドキューからエントリを選択し、エントリを前記メモリインタフェースキューに配置して、前記異種メモリチャネルを介して送信させるために前記コマンドキューに結合されたアービタと、
関連する前記不揮発性読み込みコマンドに対して応答データが利用可能であることを示す準備完了応答を前記不揮発性ＳＣＭモジュールから受信し、前記準備完了応答を受信したことに応じて、前記応答データを送信するように前記不揮発性ＳＣＭモジュールに命令するための送信コマンドが前記メモリインタフェースキューに配置されるようにするために前記異種メモリチャネルに結合された制御ロジックと、を備える、
データプロセシングシステム。
前記制御ロジックは、応答データ及び関連する識別子が前記不揮発性ＳＣＭモジュールから受信されたことを検出し、それに応じて、前記関連する識別子を使用して前記ＮＶキュー内の前記関連する不揮発性読み込みコマンドを識別し、前記ＮＶキューから前記関連する不揮発性読み込みコマンドを除去する、
請求項１３のデータプロセシングシステム。
前記アービタは、前記メモリアクセスコマンドを前記メモリインタフェースキューに配置する前に、不揮発性読み込みコマンドを他の不揮発性読み込みコマンド又は揮発性読み込みコマンドとグループ化する、
請求項１３のデータプロセシングシステム。