JP2021507399A - 不均一なレイテンシを有するメモリ要求のスケジューリング - Google Patents
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Abstract
Description
さまざまなコンピューティングデバイスが、システムの機能を提供するために複数のタイプのICを統合する異種統合を利用する。複数の機能が処理ノードに入れられ、複数の機能は、視聴覚(A/V)データ処理、医学及びビジネス分野向けのその他の高データ並列アプリケーション、汎用インストラクションセットアーキテクチャ(ISA)の処理命令、デジタル、アナログ、混合信号及び無線周波数(RF)機能などを含む。複数のタイプのICを統合するために、処理ノードをシステムパッケージングに入れるためのさまざまな選択肢が存在する。いくつかの例は、システムオンチップ(SOC)、マルチチップモジュール(MCM)、及びシステムインパッケージ(SiP)である。
Claims (20)
- メモリコントローラであって、
メモリ要求を受け取るための第1のインタフェースと、
前記メモリ要求に対応するメモリアクセスコマンドを、第1のメモリデバイスまたは前記第1のメモリデバイスとは異なる第2のメモリデバイスのどちらかにに送信するためのコマンドバスと、
前記メモリコントローラと、前記第1のメモリデバイスと前記第2のメモリデバイスの両方との間でデータを転送するためのデータバスと、
を備える第2のインタフェースと、
制御ロジックであって、前記データバスが所与の時点で利用可能となる予定であると判断することに応えて、前記制御ロジックが、新しいメモリアクセスコマンドを、前記新しいメモリアクセスコマンドに対する応答が前記所与の時点で前記データバス上で受け取られるように、前記第1のメモリデバイスまたは前記第2のメモリデバイスのどちらかへの発行のために予定できるかどうかを判断するように構成される、制御ロジックと、を備える、前記メモリコントローラ。 - 前記所与の時点が、前記データバスが、前記データバス上で駆動されるデータを有する予定ではなく、まだスケジューリングについて検討されていない次に利用可能な時点である、請求項1に記載のメモリコントローラ。
- 前記新しいメモリアクセスコマンドが、前記所与の時点での発行のために予定できるかどうかを判断するために、前記制御ロジックが、
前記新しいメモリアクセスコマンドの応答レイテンシがNクロックサイクルであると判断し、Nが整数であり、
前記所与の時点よりもNクロックサイクル前に相当する、より早期の時点を識別し、
前記コマンドバスが前記より早期の時点で利用可能であるかどうかを判断するように構成される、請求項1に記載のメモリコントローラ。 - 前記応答レイテンシを有する2つ以上の保留中のメモリアクセスコマンドがあるかどうかを判断することに応えて、前記制御ロジックが、前記2つ以上の保留中のメモリアクセスコマンドの1つを前記より早期の時点での発行のために予定するように構成される、請求項3に記載のメモリコントローラ。
- 前記新しいメモリアクセスコマンドが予定されるために十分な時間があると判断することに応えて、前記制御ロジックが、
前記より早期の時点での発行のために前記新しいメモリアクセスコマンドを予定し、
前記データバスが前記所与の時点で利用可能ではない旨の表示を格納するように構成される、請求項3に記載のメモリコントローラ。 - 前記応答レイテンシを有する2つ以上の保留中のメモリアクセスコマンドがあると判断することに応えて、前記制御ロジックが、
前記所与の時点と、メモリアクセスコマンドが前記第1のメモリデバイスに発行された直近の時点との間の第1の時間量と、
前記所与の時点と、メモリアクセスコマンドが前記第2のメモリデバイスに発行された直近の時点との間の第2の時間量と、
の1つ以上に基づいて、前記より早期の時点で前記2つ以上の保留中のメモリアクセスコマンドの1つを予定するように構成される、請求項1に記載のメモリコントローラ。 - 前記制御ロジックが、
前記第1のメモリアクセスコマンド及び前記第2のメモリアクセスコマンドの優先度レベルと、
前記第1のメモリアクセスコマンド及び前記第2のメモリアクセスコマンドの経過時間と、
の1つ以上に基づいて、発行のために前記2つ以上の保留中のメモリアクセスコマンドの前記1つの1つを選択するようにさらに構成される、請求項6に記載のメモリコントローラ。 - 前記応答レイテンシを有する所与のメモリアクセスコマンドが保留中であると判断することに応えて、前記制御ロジックが、
前記所与のメモリアクセスコマンドが、前記第2のメモリデバイスにアクセスする、より早期に発行されたメモリアクセスコマンドと同じアドレスをターゲットとするステータスアクセスコマンドであると判断し、
読み取り応答データが、前記より早期に発行されたメモリアクセスコマンド対して到着しなかったと判断するように構成される、請求項6に記載のメモリコントローラ。 - 第1のインタフェースによってメモリ要求を受け取ることと、
第2のインタフェースによって、前記メモリ要求に対応するメモリアクセスコマンドを、コマンドバスを介して、第1のメモリデバイスまたは前記第1のメモリデバイスとは異なる第2のメモリデバイスのどちらかに送信することと、
前記第2のインタフェースによって、データバスを介して、メモリコントローラと、前記第1のメモリデバイス及び前記第2のメモリデバイスの両方との間でデータを転送することと、
前記データバスが所与の時点で利用可能となると予定であると判断することに応えて、新しいメモリアクセスコマンドを、前記新しいメモリアクセスコマンドに対する応答が前記所与の時点で前記データバス上で受け取られるように、前記第1のメモリデバイスまたは前記第2のメモリデバイスのどちらかへの発行のために予定できるかどうかを判断することと、を含む、方法。 - 前記所与の時点が、前記データバスが、前記データバス上で駆動されるデータを有する予定ではなく、まだスケジューリングについて検討されていない次に利用可能な時点である、請求項9に記載の方法。
- 前記新しいメモリアクセスコマンドが、前記所与の時点での発行のために予定できるかどうかを判断するために、前記方法が、
前記新しいメモリアクセスコマンドの応答レイテンシがNクロックサイクルであると判断し、Nが整数であることと、
前記所与の時点よりもNクロックサイクル前に相当する、より早期の時点を識別することと、
前記コマンドバスが前記より早期の時点で利用可能であるかどうかを判断することと、
をさらに含む、請求項9に記載の方法。 - 前記応答レイテンシを有する2つ以上の保留中のメモリアクセスコマンドがあるかどうかを判断することに応えて、前記方法が、前記2つ以上の保留中のメモリアクセスコマンドの1つを前記より早期の時点での発行のために予定することをさらに含む、請求項11に記載の方法。
- 前記新しいメモリアクセスコマンドが予定されるために十分な時間があると判断することに応えて、前記方法が、
前記より早期の時点での発行のために前記新しいメモリアクセスコマンドを予定することと、
前記データバスが前記所与の時点で利用可能ではない旨の表示を格納することと、
をさらに含む、請求項11に記載の方法。 - 前記応答レイテンシを有する2つ以上の保留中のメモリアクセスコマンドがあると判断することに応えて、前記方法が、
前記所与の時点と、メモリアクセスコマンドが前記第1のメモリデバイスに発行された直近の時点との間の第1の時間量と、
前記所与の時点と、メモリアクセスコマンドが前記第2のメモリデバイスに発行された直近の時点との間の第2の時間量と、
の1つ以上に基づいて、前記より早期の時点で前記2つ以上の保留中のメモリアクセスコマンドの1つを予定することと、をさらに含む、請求項9に記載の方法。 - 前記方法が、
前記第1のメモリアクセスコマンド及び前記第2のメモリアクセスコマンドの優先度レベルと、
前記第1のメモリアクセスコマンド及び前記第2のメモリアクセスコマンドの経過時間と、
の1つ以上に基づいて、発行のために前記2つ以上の保留中のメモリアクセスコマンドの前記1つの1つを選択することをさらに含む、請求項14に記載の方法。 - 前記応答レイテンシを有する所与のメモリアクセスコマンドが保留中であると判断することに応えて、前記方法が、
前記所与のメモリアクセスコマンドが、前記第2のメモリデバイスにアクセスする、より早期に発行されたメモリアクセスコマンドと同じアドレスをターゲットとするステータスアクセスコマンドであると判断することと、
読み取り応答データが、前記より早期に発行されたメモリアクセスコマンドに対して到着しなかったと判断することと、
をさらに含む、請求項14に記載の方法。 - 第1のメモリデバイスまたは前記第1のメモリデバイスとは異なる第2のメモリデバイスに格納されたデータに対するメモリアクセス要求を生成するように構成されたプロセッサと、
コマンドバスを介して、前記メモリ要求に対応するメモリアクセスコマンドを、第1のメモリデバイスまたは前記第1のメモリデバイスとは異なる第2のメモリデバイスのどちらかに送信し、
データバスを介して、前記メモリコントローラと、前記第1のメモリデバイス及び前記第2のメモリデバイスの両方との間でデータを転送し、
前記データバスが所与の時点で利用可能となる予定であると判断することに応えて、新しいメモリアクセスコマンドを、前記新しいメモリアクセスコマンドに対する応答が前記所与の時点で前記データバス上で受け取られるように、前記第1のメモリデバイスまたは前記第2のメモリデバイスのどちらかへの発行のために予定できるかどうかを判断するように構成された、前記第1のメモリデバイス及び前記第2のメモリデバイスのそれぞれに結合されたメモリコントローラと、
を備える、コンピューティングシステム。 - 前記所与の時点が、前記データバスが、前記データバス上で駆動されるデータを有する予定ではなく、まだスケジューリングについて検討されていない次に利用可能な時点である、請求項17に記載のコンピューティングシステム。
- 前記新しいメモリアクセスコマンドが、前記所与の時点での発行のために予定できるかどうかを判断するために、前記メモリコントローラが、
前記新しいメモリアクセスコマンドの応答レイテンシがNクロックサイクルであると判断し、Nが整数であり、
前記所与の時点よりもNクロックサイクル前に相当する、より早期の時点を識別し、
前記コマンドバスが前記より早期の時点で利用可能であるかどうかを判断するように構成される、請求項17に記載のコンピューティングシステム。 - 前記新しいメモリアクセスコマンドが予定されるために十分な時間があると判断することに応えて、前記メモリコントローラが、
前記より早期の時点での発行のために前記新しいメモリアクセスコマンドを予定し、
前記データバスが前記所与の時点で利用可能ではない旨の表示を格納するように構成される、請求項17に記載のコンピューティングシステム。
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