JP2024512625A - アービトレーション中の書き込みバンクグループのマスク - Google Patents

アービトレーション中の書き込みバンクグループのマスク Download PDF

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Abstract

メモリコントローラは、ＤＲＡＭメモリに送信されるメモリ要求をコマンドキューから選択するためのアービタを含む。アービタは、アービタによって選択された３つ以上の先行する書き込み要求のバンクグループ番号を追跡するバンクグループ追跡回路を含む。また、アービタは、コマンドキューから発行される要求を選択する選択回路を含み、他の書き込み要求がコマンドキューにおいて適格でない限り、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する。バンクグループ追跡回路は、先行する書き込み要求のバンクグループに対する最小書き込み間タイミング期間に対応するいくつかのクロックサイクルが経過した後に、先行する書き込み要求及び関連付けられたアクティブ化コマンドが発行されるのに適格であることを示す。【選択図】図４

Description

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（ＤＤＲ）ＤＲＡＭ規格に適合する。ＤＤＲ ＤＲＡＭは、高速アクセス回路を伴う従来のＤＲＡＭメモリセルアレイを使用して、高い転送速度を達成し、メモリバスの利用率を向上させる。
メモリコントローラは、メモリバスを介してＤＲＡＭに出入りするデータの流れを管理するデジタル回路である。既知のメモリコントローラは、ホストシステムからメモリアクセス要求を受信し、それらをキューに記憶し、アービタによって選択された順序でそれらをＤＲＡＭにディスパッチする。時間が経つにつれて、ＪＥＤＥＣは、追加の特徴及び複雑さを有するＤＤＲ ＤＲＡＭを指定しており、ＤＲＡＭメモリコントローラが、過度のサイズ及びコストを引き起こすことなく、且つ、以前のメモリコントローラの完全な再設計を必要とすることなく、メモリアクセス効率を最適化することを困難にしている。
先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。 いくつかの実施形態に係る図１と同様のＡＰＵで用いるのに適したメモリコントローラのブロック図である。 先行技術に係るメモリのバンクグループ構造のブロック図である。 いくつかの実施形態に係る図２のメモリコントローラの一部のブロック図である。 いくつかの実施形態に係る図２のメモリコントローラの一部のブロック図である。 いくつかの追加の実施形態に係る書き込みコマンドを処理するためのプロセスのフロー図である。 いくつかの実施形態に係るコマンドを調停するためのプロセスのフロー図である。
以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。
メモリコントローラは、コマンドキュー及びアービタを含む。コマンドキューは、メモリチャネルに対するメモリアクセス要求を受信するための入力と、所定の数のメモリアクセス要求を保持するためのいくつかのエントリと、を有する。アービタは、ＤＲＡＭチャネルに接続されたＤＲＡＭメモリに送信するためにコマンドキューからメモリ要求を選択するためのものであり、アービタによって選択された３つ以上の先行書き込み要求のバンクグループ番号を追跡するバンクグループ追跡回路と、選択回路と、を含む。選択回路は、コマンドキューから発行される要求を選択し、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止（抑制）する。バンクグループ追跡回路は、先行書き込み要求及び関連付けられたアクティブ化コマンドが、指定された期間が経過した後に発行されるのに適格であることを示す。
方法は、メモリコントローラにおいて複数のメモリアクセス要求を受信することと、メモリアクセス要求をコマンドキューに入れて、複数のバンクグループを含むＤＲＡＭメモリへの送信を待つことと、を含む。書き込み要求は、ＤＲＡＭメモリへの送信のためにコマンドキューからアービタによって選択される。バンクグループ番号は、アービタによって選択された３つ以上の先行書き込み要求について追跡される。追跡されたバンクグループ番号への後続書き込み要求及び関連するアクティブ化コマンドの選択が防止される。先行書き込み要求及び関連するアクティブ化コマンドは、指定された期間が経過した後に発行されるのに適格にされる。
データ処理システムは、ＤＲＡＭメモリに接続されたメモリチャネルと、メモリチャネルに接続されたメモリコントローラと、を含む。メモリコントローラは、コマンドキュー及びアービタを含む。コマンドキューは、メモリチャネルに対するメモリアクセス要求を受信するための入力と、所定の数のメモリアクセス要求を保持するためのいくつかのエントリと、を有する。アービタは、ＤＲＡＭメモリへの送信のためにコマンドキューから発行されるメモリ要求を選択し、アービタによって選択された３つ以上の先行書き込み要求のバンクグループ番号を追跡するバンクグループ追跡回路と、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する選択回路と、を含む。バンクグループ追跡回路は、先行書き込み要求及び関連付けられたアクティブ化コマンドが、指定された期間が経過した後に発行されるのに適格であることを示す。
図１は、先行技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、データファブリック１２５と、メモリ管理ハブ１４０と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。
ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２、１１４のそれぞれは、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）とデータファブリック１２５とに対して双方向で接続されると共に、データファブリック１２５にメモリアクセス要求を与えることができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよく、又は、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。
グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続されており、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。
ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの一様な変換のために、データファブリック１２５を介して共通メモリ管理ハブ１４０に双方向に接続されている。
データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を決定するために、基本入力／出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。
周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続されている。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。
周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入力／出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続されている。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続されている。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。一般に、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインターフェースを介してアクセスされる。
ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。
メモリ管理ハブ１４０及びその関連する物理インターフェース（physical interface、ＰＨＹ）１５１、１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１、１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５と、メモリチャネルコントローラ１４３と、物理インターフェース１４７と、を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアル存在検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６と、メモリチャネルコントローラ１４４と、物理インターフェース１４８と、を含む。ホストインターフェース１４６は、他のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して双方向で接続され、ＡＰＢを介してＰＨＹ１５１、１５２に対して双方向で接続されると共に、メモリチャネルコントローラ１４３、１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は双方向接続メモリチャネル１３３を有する。
メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１、１４２のそれぞれは、ＤＤＲバージョン５（ＤＤＲ５）、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ５）、及び、高帯域幅メモリ（ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えると共に、内蔵熱監視も行う。
メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本実施例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。
ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。
また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になり過ぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。
図２は、図１のようなＡＰＵで用いるのに適したメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（ＣＡＭ）２２４と、再生キュー２３０を含む再生制御ロジック２３１と、リフレッシュ制御ロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、誤り訂正符号（ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、リフレッシュ制御ロジック２３２と、を含む。
インターフェース２１２は、外部バスを介したデータファブリックに対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。
アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリックから受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を決定し、アドレス生成器２２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールド、並びに、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。ＣＡＭ２２４は、書き込み後の書き込み（write after write、ＷＡＷ）及び書き込み後の読み取り（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。
エラー訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを決定する。次いで、このＥＣＣデータは、データバッファ２４６内の書き込みデータに追加される。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣと照合してチェックする。
再生キュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。再生制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを決定する。再生制御ロジック２３１は、これらのサイクルのうち１つのパリティ又はＥＣＣエラーの場合にアクセスが再生される再生シーケンスを開始して制御する。再生されたコマンドは、メモリインターフェースキュー２１４に配置される。
リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々な電源断、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に、定められた条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２は、アクティブ化カウンタ２４８を含み、この実施形態において、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、以下で更に説明するように、いくつかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するために、ＺＱを定期的に較正する。
アービタ２３８は、コマンドキュー２２０に双方向に接続されており、メモリチャネルコントローラ２１０の心臓部であり、メモリバスの使用を改善するためにアクセスのインテリジェントスケジューリングを実行する。この実施形態では、アービタ２３８は、いくつかの最近発行された書き込みコマンドのバンクグループ番号を追跡し、以下で更に説明するように、ある条件下で指定された時間期間の間、それらのバンクグループへのコマンドのディスパッチを防止することによってそれらを「マスク」するためのバンクグループ追跡回路２３５を含む。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づいて発行に適格であるかどうかを判定することによって、適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を決定するカウンタのセットを維持し、再生キュー２３０に対して双方向で接続されている。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、再生キュー２３０に対して双方向で接続されている。
ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。
パワーコントローラ２５０は、概して、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４、及び、パワーエンジン２６０を含む。インターフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされるイベント信号を受信するための入力と、出力と、を含むＳＭＮへの第１の双方向接続を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（microcontroller、μＣ）２６４と、セルフリフレッシュコントローラ（self refresh controller、ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（read/write timing engine、ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されないこれらのブロックに接続された出力を有する。ＳＬＦＲＥＦ／ＰＥ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取りレイテンシ（maximum read latency、ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスに対して連続的なメモリアクセスストリームを与える。
メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス及びバンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを決定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、いくつかの実施形態では、それぞれのコマンドのターゲットとなるメモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいてコマンド選択の適格性を決定する。
図３は、先行技術に係るＤＤＲ５メモリのバンクグループ構造３００のブロック図である。一般に、ＤＤＲ５規格は、より多くの総バンクを提供しながら、ＤＤＲ４メモリに対してバンクグループの最大数を２倍にし、任意の所与の時間により多くのページが開かれることを可能にすることによって、全体的なシステム効率の改善を可能にする。ＤＤＲ５バンクグループスキームは、２つのバンクの代わりに４つのバンクのメモリアレイ間で共通回路を共有することによって、ＤＤＲ５ ＤＲＡＭが比較的小さいサイズを有することを可能にする。しかしながら、ＤＤＲ５規格は、オンダイＥＣＣ計算を含み、これは、バンクグループのためのデータ書き込み回路が、ＤＤＲ４のような従来の規格よりも各書き込みでより長い期間占有されることを引き起こす。
図示したバンクグループ構造３００は、ＤＤＲ５メモリ内の８つのバンクグループを示し、バンクグループは「ＢＧＡ」から「ＢＧＨ」とラベル付けされる。ＤＤＲ５規格は、ＤＤＲ５メモリデバイスの３２個のバンクに対して異なるバンクグループ化を可能にする。バンクグループブロック３１０は、バンクグループＢＧＡの構成を示す。バンクグループブロックは、４つのバンク「Ａ０」、「Ａ１」、「Ａ２」、「Ａ３」と、それらの共有入力／出力回路と、を含む。共有回路は、列デコーダ（ＣＯＬＤＥＣ）、書き込みドライバ及びＩ／Ｏセンス増幅器３１２、並びに、シリアライザ／デシリアライザ及びＥＣＣエンコーダ／デコーダブロック３１４を含む。
動作時、ＥＣＣエンコーダ／デコーダは、データが書き込まれる場合にＥＣＣが計算され記憶されなければならないので、バンクグループ内のバンクの何れかへの書き込みコマンド間に遅延を引き起こす。ＤＤＲ５では、このＥＣＣは、ＤＲＡＭに記憶されるデータの１２８ビットごとに、メモリの８つの追加ビットに記憶される。各書き込みコマンドに対して、ＥＣＣエンコーダは書き込みデータに対するＥＣＣを計算し、次いで、メモリの追加ビットに記憶される。ＥＣＣエンコーダが機能するために必要とされる時間は、同じバンクグループ内の「最小書き込み間」時間を、オンダイＥＣＣを含まない従来の規格において必要とされる時間よりもはるかに長い時間に増加させる。例えば、そのようなオンダイＥＣＣのない規格は、約９、１０又は１１クロックサイクルの同じバンク書き込み間時間を有していたが、オンダイＥＣＣは、特定の実施形態に応じて、約３２～６４クロックサイクルの合計の同じバンク書き込み間遅延のために、この時間を４～８倍増加させる。また、書き込みデータサイズがＥＣＣに使用されるコードワード（典型的には１２８ビット）よりも小さい場合、ＤＲＡＭは、修正された部分だけでなくコードワード全体に対して新しいＥＣＣコードを計算しなければならないので、「読み取り修正書き込み」（ＲＭＷ）動作を実行する。そのようなＲＭＷコマンドの使用は、最小書き込み間時間を更に増加させる。書き込まれるビット数がＥＣＣコードワード内のビット数とサイズが等しい場合、ＲＭＷは不要である。
図４は、いくつかの実施形態に係る図２のメモリコントローラ２００の部分４００のブロック図である。図示した部分４００は、ＤＤＲ５、ＧＤＤＲ５及びバンクグループと、バンクグループ内の全てのバンクによって共有される回路によって実行されるオンダイＥＣＣ計算とを有する他の同様のＤＲＡＭタイプのためのメモリコントローラにおいて使用するのに適している。部分４００は、コマンドキュー４１０と、関連付けられたバンクグループ追跡回路４２５を有するアービタ４２０と、マルチプレクサ４４０と、を含む。コマンドキュー４１０は、インターフェース２１２から受信したメモリアクセス要求を記憶する。メモリアクセス要求は、メモリ内の任意のバンクに対する読み取りサイクル又は書き込みサイクルとすることができ、ＡＰＵ１００内のメモリアクセスエージェントのうち何れか１つによって生成される。図４の例では、コマンドキュー４１０は、全てのバンク及びランクに対して合計１６個のエントリを有し、各エントリは、アクセスアドレス、書き込みサイクルの場合のデータ、及び、その相対年齢（エイジ）を示すタグを記憶する。アービタ４２０は、その属性を読み取るためにコマンドキュー４１０内の各エントリに双方向に接続され、アクセスがディスパッチされる場合にアクセスを受け取るための追加の入力を有し、ＡＣＴコマンド及びＰＲＥコマンド等のプロトコルコマンドを提供するための出力を有し、１６個のエントリのうち何れかを選択してインターフェース２１２に送るための制御出力を有する。マルチプレクサ４４０は、コマンドキュー４１０のそれぞれのエントリに接続された１６個の入力と、アービタ４２０の出力に接続された追加入力と、アービタ４２０の出力に接続された制御入力と、メモリＰＨＹへのディスパッチされたアクセスを提供するための出力と、を有する。
バンクグループ追跡回路４２５は、アービタ４２０の出力に接続された入力と、アービタ４２０のそれぞれの入力に接続されたいくつかの出力と、を有する。バンクグループ追跡回路４２５は、各々がそれぞれのバンクグループ番号エントリ４２８に接続され、各々が「Ｔ」とラベル付けされたいくつかのタイマ４２６と、追跡機能を実装するためのバンクグループ追跡論理と、を含む。動作時、バンクグループ追跡回路４２５は、書き込みコマンドが選択され、メモリインターフェースキューにディスパッチされた場合に、アービタ４２０からインジケータを受信する。インジケータ内で受信される情報は、選択された書き込みコマンドのバンク番号又はバンクグループ番号を含む。バンク番号が提供される場合、バンクグループ追跡論理は、識別されたバンク番号を含むバンクグループのバンクグループ番号を提供する。各インジケータに応じて、選択されたコマンドのバンクグループ番号がバンクグループ番号エントリ４２８のうち何れかに追加され、それぞれのバンクグループ番号が追跡されたクロックサイクルの数をカウントすることによって、書き込みコマンドがディスパッチされてからの時間を追跡するために、それぞれのタイマ４２６が起動される。各エントリ４２８はアービタ４２０に接続され、アービタは、メモリへのディスパッチのために新しい書き込みコマンドを選択する場合に、何れのバンクグループ番号が追跡されているかをチェックする。各エントリは、それぞれのタイマ４２６によってカウントされたクロックサイクルの数が、バンクグループに対する最小書き込み間タイミング期間に対応して経過するまで追跡され、その後、バンクグループ番号は、そのそれぞれのエントリ４２８から除去され、もはや追跡されない。追跡されるバンクグループ番号の数は、バンクグループのための最小書き込み間タイミング期間の長さに応じて変化してもよく、それは、通常、オンダイＥＣＣコードを計算し、それらを関連する書き込みデータと共にＤＲＡＭに書き込む際のＤＲＡＭチップの速度に基づいて選択される。例えば、最小書き込み間時間期間が４０クロックサイクルを超える場合、４つの書き込みコマンドがそのような時間中にＤＲＡＭに送信される可能性があり、したがって、バンクグループ番号追跡回路は、４つのコマンドを追跡するためのエントリを有する。より長い最小書き込み間期間に対して、より多くのバンクグループ番号エントリが使用される。好ましくは、バンクグループ追跡回路には、最大許容書き込み間期間中のコマンドを追跡するのに十分なエントリが提供される。
コマンドキュー４１０は、インターフェース２１２から受信したアクセスを記憶し、その相対年齢（relative age）を示すタグを割り当てる。アービタ４２０は、タイミング適格性、年齢、公平性及びアクティビティタイプ等のポリシーのセットに基づいて、コマンドキュー４１０内の何れの保留中のアクセスをスケジュールし、メモリインターフェースキュー２１４にディスパッチするかを決定する。また、アービタ４２０は、コマンドキュー４１０からコマンドを選択する場合に、バンクグループ追跡回路４２５からの追跡されたバンクグループ番号を考慮する。特に、アービタ４２０は、別のバンクグループへの他の書き込み要求がコマンドキュー４１０内に適格でない限り、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する。
アービタ４２０は、メモリシステムの各バンク及びランクにおける開かれたページを示すために、図４には示されていないページテーブルを含む。概して、アービタ４２０は、同じ行への複数のアクセスを一緒にスケジュールし、同じバンク内の異なる行への古いアクセスを遅延させることによって、メモリシステムバスの効率を高めることができる。したがって、アービタ４２０は、現在アクティブ化されている行とは異なる行へのアクセスを選択的に延期することによって効率を高める。また、アービタ４２０は、エントリの年齢（エイジ）タグを使用して、アクセスの待ち時間を制限する。したがって、アービタ４２０は、別のページへのアクセスがある時間量にわたって保留中であった場合に、メモリ内の開いているページへの一連のアクセスを中断する。アービタ４２０はまた、オーバーヘッドを隠すために、所定のメモリバンクへのＡＣＴコマンドとＰＲＥコマンドとの間に他のメモリバンクへのアクセスをスケジュールする。
上述したように、バンクグループ追跡回路４２５のエントリ４２８内の追跡されたバンクグループ番号に基づいて、アービタ４２０は、別のバンクグループへの他の書き込み要求がコマンドキュー内で適格でない限り、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する。要求が、そのバンクグループ番号が追跡されているために渡される（選択されない）場合、その要求は、追跡期間が満了した後に適格になる。バンクグループ追跡回路４２５は、指定された期間が経過した後に先行書き込み要求が発行されるのに適格であることを示す。この実施形態では、指定された期間は、先行書き込み要求のバンクグループに対する最小書き込み間タイミング期間に対応するクロックサイクルの数に基づく。この指標は、バンクグループ番号をその対応するエントリ４２８から削除することを少なくとも含む。いくつかの実施形態では、バンクグループ追跡回路４２５は、それぞれのコマンドのバンクグループ番号がバンクグループエントリ４２８のうち何れかにおいて現在追跡されているかどうかに基づいて、コマンドキュー４１０内の各書き込みコマンドに適格性タグ又は（不適格性を示すための）マスクタグをタグ付け又はラベル付けするようにコマンドキュー４１０とインターフェースする。これらの実施形態では、バンクグループ追跡回路４２５は、バンクグループ番号がエントリ４２８に追加又は削除される場合に、コマンドキュー４１０内のタグを更新する。
図５は、いくつかの実施形態に係る図２のメモリコントローラ２００の部分５００のブロック図である。図示した部分５００は、ＤＤＲ５、ＧＤＤＲ５及びオンダイＥＣＣ計算を有する他の同様のＤＲＡＭタイプのためのメモリコントローラにおける使用に適している。部分５００は、アービタ２３８と、アービタ２３８の動作に関連付けられた制御回路５６０のセットと、を含む。アービタ２３８は、サブアービタ５０５及び最終アービタ５５０のセットを含む。サブアービタ５０５は、サブアービタ５１０と、サブアービタ５２０と、サブアービタ５３０と、を含む。サブアービタ５１０は、「ＰＨＡＲＢ」とラベル付けされたページヒットアービタ５１２と、出力レジスタ５１４と、を含む。ページヒットアービタ５１２は、コマンドキュー２２０に接続された第１の入力と、バンクグループ追跡回路２３５に接続された第２の入力と、タイミングブロック２３４に接続された第３の入力と、出力と、を有する。レジスタ５１４は、ページヒットアービタ５１２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。サブアービタ５２０は、「ＰＣ ＡＲＢ」とラベル付けされたページコンフリクトアービタ５２２と、出力レジスタ５２４と、を含む。ページコンフリクトアービタ５２２は、コマンドキュー２２０に接続された第１の入力と、バンクグループ追跡回路２３５に接続された第２の入力と、タイミングブロック２３４に接続された第３の入力と、出力と、を有する。レジスタ５２４は、ページコンフリクトアービタ５２２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。サブアービタ５３０は、「ＰＭ ＡＲＢ」とラベル付けされたページミスアービタ５３２と、出力レジスタ５３４と、を含む。ページミスアービタ５３２は、コマンドキュー２２０に接続された第１の入力と、バンクグループ追跡回路２３５に接続された第２の入力と、タイミングブロック２３４に接続された第３の入力と、出力と、を有する。レジスタ５３４は、ページミスアービタ５３２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。最終アービタ５５０は、リフレッシュ制御ロジック２３２の出力に接続された第１の入力と、ページ閉鎖予測器５６２からの第２の入力と、出力レジスタ５１４の出力に接続された第３の入力と、出力レジスタ５２４の出力に接続された第４の入力と、出力レジスタ５３４の出力に接続された第５の入力と、「ＣＭＤ１」とラベル付けされたキュー２１４に第１のアービトレーションの勝者を提供するための第１の出力と、「ＣＭＤ２」とラベル付けされたキュー２１４に第２のアービトレーションの勝者を提供するための第２の出力と、を有する。
制御回路５６０は、図２に関して上述したようにタイミングブロック２３４及びページテーブル２３６、並びに、ページ閉鎖予測器５６２、現在モードレジスタ５０２及びバンクグループ追跡回路２３５を含む。タイミングブロック２３４は、ページテーブル２３６に接続される入力と、ページヒットアービタ５１２、ページコンフリクトアービタ５２２及びページミスアービタ５３２とに接続される入力及び出力とを有する。ページテーブル２３６は、再生キュー２３０の出力に接続された入力と、再生キュー２３０の入力に接続された出力と、コマンドキュー２２０の入力に接続された出力と、タイミングブロック２３４の入力に接続された出力と、ページ閉鎖予測器５６２の入力に接続された出力と、を有する。ページ閉鎖予測器５６２は、ページテーブル２３６の一方の出力に接続される入力と、出力レジスタ５１４の出力に接続される入力と、最終アービタ５５０の第２の入力に接続される出力と、を有する。バンクグループ追跡回路２３５は、コマンドキュー２２０に接続される入力と、最終アービタ５５０に接続される入力及び出力と、ページヒットアービタ５１０、ページコンフリクトアービタ５２０及びページミスアービタ５３０に接続される入力及び出力と、を有する。
ページヒットアービタ５１２、ページコンフリクトアービタ５２２及びページミスアービタ５３２のそれぞれは、これらのそれぞれのカテゴリに属するコマンドキュー２２０内のコマンドのタイミング適格性を決定するためにタイミングブロック２３４の出力に接続された入力を有する。タイミングブロック２３４は、各ランクにおけるそれぞれのバンクごとに特定の動作に関連する持続時間をカウントするバイナリカウンタのアレイを含む。状態を決定するために必要なタイマの数は、タイミングパラメータ、所定のメモリタイプのバンクの数、及び、所定のメモリチャネル上でシステムによってサポートされるランクの数に依存する。次に実装されるタイミングパラメータの数は、システムに実装されるメモリのタイプに依存する。例えば、ＤＤＲ５及びＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに従うためにより多くのタイマを必要とする。バイナリカウンタとして実装された汎用タイマのアレイを含むことにより、タイミングブロック２３４は、異なるメモリタイプに関してスケーリングされて再利用され得る。
ページヒットは、開いているページに対する読み取り又は書き込みサイクルである。しかしながら、書き込みコマンドのページヒット追跡も、この実施形態ではバンクグループ追跡プロセスによって管理される。候補コマンドのバンクグループ番号がバンクグループ追跡回路２３５によって現在追跡されている場合、他の候補が利用可能でない限り、書き込みコマンドのページヒットは選択に適格ではない。ページヒットアービタ５１２は、ページを開くためにコマンドキュー２２０内のアクセス間を調停する。タイミングブロック２３４におけるタイマによって追跡されてページヒットアービタ５１２によってチェックされるタイミング適格性パラメータは、例えば、行アドレスストローブ（ＲＡＳ）を列アドレスストローブ（ＣＡＳ）遅延時間（ｔＲＣＤ）及びＣＡＳ待ち時間（ｔＣＬ）に含む。例えば、ｔＲＣＤは、ページがＲＡＳサイクルで開かれた後のページへの読み取りアクセスの前に経過しなければならない最小時間を指定する。ページヒットアービタ５１２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。一実施形態では、優先度が４ビット、１ホット値であり、したがって、これは４つの値の中の１つの優先度を示すが、この４レベルの優先度方式が単なる一例であることは明らかである。ページヒットアービタ５１２が同じ優先度レベルで２つ以上の要求を検出する場合、最も古いエントリが勝つ。
ページコンフリクトは、バンク内の別の行が現在アクティブ化される場合のバンク内の１つの行へのアクセスである。ページコンフリクトアービタ５２２は、コマンドキュー２２０内のアクセスと、対応するバンク及びランクにおいて現在開いているページとコンフリクトするページとの間で調停する。ページコンフリクトアービタ５２２は、プリチャージコマンドを発行させるサブアービトレーション勝者を選択する。タイミングブロック２３４のタイマによって追跡されてページコンフリクトアービタ５２２によってチェックされるタイミング適格性パラメータは、例えば、プリチャージコマンド期間（ｔＲＡＳ）を含む。書き込みコマンドに対するページ競合サブアービトレーションは、候補書き込みコマンドに対するバンクグループ番号も考慮する。候補コマンドのバンクグループ番号がバンクグループ追跡回路２３５によって現在追跡されている場合、他の候補が利用可能でない限り、候補書き込みコマンドは選択に適格ではない。ページコンフリクトアービタ５２２は、割り当てられたアクセスの優先度に基づいてサブアービトレーション勝者を選択する。ページコンフリクトアービタ５２２が同じ優先度レベルの２つ以上の要求を検出する場合、最も古いエントリが勝つ。
ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ５３２は、コマンドキュー２２０内のアクセスとプリチャージされたメモリバンクとの間を調停する。タイミングブロック２３４のタイマによって追跡されてページミスアービタ５３２によってチェックされるタイミング適格性パラメータは、例えば、プリチャージコマンド期間（ｔＲＰ）を含む。同じ優先度レベルでページミスである２つ以上の要求がある場合、最も古いエントリが勝つ。
各サブアービタは、それぞれのサブアービトレーション勝者のための優先度値を出力する。最終アービタ５５０は、ページヒットアービタ５１２、ページコンフリクトアービタ５２２及びページミスアービタ５３２のそれぞれからのサブアービトレーション勝者の優先度値を比較する。最終アービタ５５０は、一度に２つのサブアービトレーション勝者を考慮に入れた相対的な優先度比較のセットを実行することによって、サブアービトレーション勝者間の相対的な優先度を決定する。サブアービタは、現在のモードが変化する場合に利用可能な候補コマンドのセットがサブアービトレーション勝者として迅速に利用可能であるように、モード、読み取り及び書き込みごとにコマンドを調停するためのロジックのセットを含むことができる。
最終アービタ５５０は、３つのサブアービトレーション勝者の相対的な優先度を決定した後、サブアービトレーション勝者が競合するか否かを決定する（すなわち、それらの勝者が同じバンク及びランクに向けられているかどうか）。そのような競合が存在しない場合、最終アービタ５５０は、最高の優先度を有する最大２つのサブアービトレーション勝者を選択する。競合がある場合、最終アービタ５５０は以下のルールに従う。ページヒットアービタ５１２のサブアービトレーション勝者の優先度値がページコンフリクトアービタ５２２の優先度値よりも高く且つそれらが両方とも同じバンク及びランクである場合、最終アービタ５５０は、ページヒットアービタ５１２によって示されるアクセスを選択する。ページコンフリクトアービタ５２２のサブアービトレーション勝者の優先度値がページヒットアービタ５１２の優先度値よりも高く且つそれらが両方とも同じバンク及びランクである場合、最終アービタ５５０は、いくつかの更なる要因に基づいて勝者を選択する。場合によっては、ページ閉鎖予測器５６２は、オートプリチャージ属性を設定することにより、ページヒットアービタ５１２が示すアクセスの終了時にページを閉鎖させる。
ページヒットアービタ５１２内で、優先度は、メモリアクセスエージェントからの要求優先度によって最初に設定されるが、アクセスのタイプ（読み取り又は書き込み）及びアクセスのシーケンスに基づいて動的に調整される。概して、ページヒットアービタ５１２は、読み取りに対してより高い暗黙の優先度を割り当てるが、書き込みが完了に向かって進行するようにするために優先度上昇メカニズムを実装する。
ページヒットアービタ５１２が読み取り又は書き込みコマンドを選択する毎に、ページ閉鎖予測器５６２は、オートプリチャージ（ＡＰ）属性を伴うコマンドを送信するか否かを決定する。読み取り又は書き込みサイクル中、オートプリチャージ属性は、所定のアドレスビットを用いて設定され、オートプリチャージ属性は、読み取り又は書き込みサイクルが完了した後にＤＤＲデバイスにページを閉じさせ、これにより、メモリコントローラがそのバンクのための個別のプリチャージコマンドを後に送信する必要性を回避する。ページ閉鎖予測器５６２は、選択されたコマンドと同じバンクにアクセスするコマンドキュー２２０に既に存在する他の要求を考慮に入れる。ページ閉鎖予測器５６２がメモリアクセスをＡＰコマンドに変換する場合、そのページへの次のアクセスはページミスとなる。
異なるメモリアクセスタイプのために異なるサブアービタを使用することによって、各アービタは、全てのアクセスタイプ（ページヒット、ページミス及びページコンフリクト）間で調停することが必要とされる場合よりも単純なロジックで実装され得るが、単一のアービタを含む実施形態も企図される。これにより、アービトレーションロジックを簡略化することができ、アービタ２３８のサイズを比較的小さく抑えることができる。
他の実施形態では、アービタ２３８は、異なる数のサブアービタを含むことができる。更に他の実施形態では、アービタ２３８は、特定のタイプの２つ以上のサブアービタを含むことができる。例えば、アービタ２３８は、２つ以上のページヒットアービタ、２つ以上のページコンフリクトアービタ、及び／又は、２つ以上のページミスアービタを含むことができる。
動作中、アービタ２３８は、バンクグループ追跡回路２３５によって追跡されるバンクグループ番号、各エントリのページ状態、各メモリアクセス要求の優先度、及び、要求間の依存関係を考慮に入れて、コマンドキュー２２０及びリフレッシュ制御ロジック２３２からメモリアクセスコマンドを選択する。優先度は、ＡＸＩ ４バスから受信されてコマンドキュー２２０に記憶される要求のサービス品質すなわちＱｏＳに関連するが、メモリアクセスのタイプ及びアービタ２３８の動的動作に基づいて変更することができる。アービタ２３８は、既存の集積回路技術の処理限界と送信限界との間の不整合に対処するために並列に動作する３つのサブアービタを含む。それぞれのサブアービトレーションの勝者が最終アービタ５５０に提示される。いくつかの実施形態では、各勝者は、現在追跡されているバンク番号を有するが、他の適切な書き込みコマンドが利用可能でなかったために選択されたかどうかを示すためにタグ付けされる。最終アービタ５５０は、これらの３つのサブアービトレーションの勝者間、並びに、リフレッシュ制御ロジック２３２からのリフレッシュ動作を選択し、ページ閉鎖予測器５６２によって決定されるように読み取り又は書き込みコマンドを読み取り又はオートプリチャージコマンドによる書き込みに更に修正することができる。
バンクグループ追跡回路２３５のエントリ４２８内の追跡されたバンクグループ番号に基づいて、アービタ２３８は、他の書き込み要求がコマンドキュー内に適格でない限り、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する。要求が、そのバンクグループ番号が追跡されているために渡される（選択されない）場合、その要求は、追跡期間が満了した後に適格になる。バンクグループ追跡回路２３５は、制限されたバンクグループ番号をその追跡エントリから除去することによって、先行書き込み要求のバンクグループに対する最小書き込み間タイミング期間に対応する数のクロックサイクルが経過した後に、先行書き込み要求が発行されるのに適格であることを示す。
図６は、いくつかの実施形態に係る、書き込みコマンドを追跡するためにバンクグループ追跡回路を動作させるためのプロセスのフロー図６００である。このプロセスは、バンクグループ追跡回路４２５（図４）、バンクグループ追跡回路２３５（図５）、又は、アービタに接続された別の適切なデジタル論理回路によって実行されるのに適している。プロセスは、ブロック６０２で、アービタがＤＲＡＭメモリへの送信のためにコマンドキューから書き込み要求を選択する場合に開始される。選択された書き込みコマンドに対して関連付けられたアクティブ化コマンド（ＡＣＴ）は、書き込みコマンドのための行をアクティブ化するために、書き込みコマンドの前にディスパッチされる。介在コマンドは、関連付けられたＡＣＴと選択された書き込みコマンドとの間でディスパッチされ得る。選択された書き込みコマンドは、コマンドキューから割り当て解除され、ＤＲＡＭメモリへの送信のためにメモリインターフェースキュー又はメモリＰＨＹに送信される。バンクグループ追跡回路は、ディスパッチされた書き込みコマンドを監視するか又は書き込みコマンドがディスパッチされたことをアービタ又はメモリインターフェースキューにより通知される。そのような通知に応じて、ブロック６０４において、バンクグループ追跡回路は、ディスパッチされた書き込みコマンドのバンクグループ番号をそのバンクグループ追跡エントリに追加する。ブロック６０４において、書き込みコマンドがディスパッチされた後に経過したクロックサイクルをカウントするためにタイマが開始されてもよいし、タイマ追跡回路を用いてエントリが生成されてもよい。
追跡されたバンクグループ番号に対して、ブロック６０６におけるプロセスは、他の書き込み要求がコマンドキュー内に適格でない限り、追跡されたバンクグループ番号に対する後続書き込み要求及びその関連付けられたアクティブ化コマンドの選択を防止することを含む。典型的には、アービタ回路で行われる選択プロセスは、追跡されていないバンクグループ番号を巡回し、適格な書き込み要求を見つけるまで、それぞれのバンクグループに対する書き込み要求が選択に適格であるかどうかをチェックする。ブロック６０８において、プロセスは、先行書き込み要求のバンクグループに対する最小書き込み間タイミング期間に対応する数のクロックサイクルが経過した後に、バンクグループ番号に対する追跡を除去する。先行書き込み要求が特定のバンクグループに対する選択のために渡されている場合、このブロックは、先行書き込み要求がバンクグループに発行されてからバンクグループに対する最小書き込み間タイミング期間が経過した後に、そのような先行書き込み要求を発行に適格にする。
概して、このプロセスは、アービタによって選択された最大３つ以上の先行書き込み要求についてバンクグループ番号を追跡することを含む。追跡されるバンクグループ番号の数は、バンクグループに対する最小書き込み間タイミング期間の長さに依存して変化し、それは、典型的には、オンダイＥＣＣコードを計算し、それらを関連する書き込みデータと共にＤＲＡＭに書き込む際のＤＲＡＭチップの速度によって決定される。
図７は、いくつかの実施形態に係る、コマンドを調停するためのプロセスのフロー図７００である。図示したプロセスは、図５のようなアービタ及びバンクグループ追跡回路を用いて実施するのに適している。ブロック７０２において、候補要求を選択しているサブアービタに対してプロセスが実行される。
ブロック７０４において、プロセスは、候補要求を選択する際にサブアービタ選択ポリシーを適用し、また、適格な書き込み要求についてコマンドキューをチェックする場合に、追跡されたバンクグループ番号についてバンクグループ番号マスクを適用する。上述したように、追跡されるバンクグループへの書き込みコマンドは、他の書き込みコマンドが選択に適格でない限り、適格とされないか又は「マスク」される。
ブロック７０６において、プロセスは、各サブアービタからの候補書き込み要求を提供する。アービタの複数のサブアービタは、典型的には、プロセスを実行し、図５のサブアービタに関して説明したように、それぞれが候補要求を提供する。ブロック７０８において、最終アービタは、コマンドキューからの割り当て解除及びＤＲＡＭメモリへの送信のための書き込み要求を選択する。バンクグループ番号マスクがサブアービタにおいて適用されるので、最終アービタは、バンクグループ追跡プロセスを考慮する必要がない。
図２のメモリコントローラ２００又はアービタ２３８及びリフレッシュ制御ロジック２３２等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーエンジン２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓ ＤＲＡＭ（RAMbus DRAM、ＲＤＲＡＭ）等、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (20)

  1. メモリコントローラであって、
    メモリチャネルに対するメモリアクセス要求を受信するための入力と、所定数のメモリアクセス要求を保持するためのいくつかのエントリと、を有するコマンドキューと、
    ＤＲＡＭチャネルに結合されたＤＲＡＭメモリに送信されるメモリ要求を前記コマンドキューから選択するためのアービタと、を備え、
    前記アービタは、
    前記アービタによって選択された３つ以上の先行する書き込み要求のバンクグループ番号を追跡するバンクグループ追跡回路と、
    前記コマンドキューから発行される要求を選択し、追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する選択回路と、を備え、
    前記バンクグループ追跡回路は、先行する書き込み要求及び関連付けられたアクティブ化コマンドが、指定された期間が経過した後に発行されるのに適格であることを示す、
    メモリコントローラ。
  2. 前記選択回路は、新たな書き込み要求を選択する場合に、追跡されていないバンクグループ番号を巡回し、適格な書き込み要求を見つけるまで、それぞれのバンクグループに対する書き込み要求が選択されるのに適格であるかどうかをチェックする、
    請求項１のメモリコントローラ。
  3. 前記バンクグループ追跡回路は、各バンクグループ番号が追跡されたクロックサイクルの数をカウントするための少なくとも１つのタイマを含む、
    請求項１のメモリコントローラ。
  4. 前記バンクグループ追跡回路は、
    各々がバンクグループ番号を保持する複数のエントリと、
    各々が前記複数のエントリのそれぞれのエントリに関連付けられた複数のタイマであって、それぞれのバンクグループ番号が追跡されたクロックサイクルの数をカウントする、複数のタイマと、を備える、
    請求項１のメモリコントローラ。
  5. 前記選択回路は、追跡されたバンクグループ番号をそれぞれ受信するいくつかの入力を含み、
    前記選択回路は、前記追跡されたバンクグループ番号と、タイミング適格性、年齢、公平性及びアクティビティタイプを含むポリシーのセットと、に基づいて前記コマンドキューから要求を選択する、
    請求項１のメモリコントローラ。
  6. 前記選択回路は、
    第１のタイプのアクセス及び第２のタイプのアクセスに従って前記コマンドキューから候補メモリ要求を選択的に選択するための少なくとも１つのサブアービタであって、各タイプのアクセスがメモリ内のバンクの異なるページ状態に対応し、前記バンクグループ追跡回路から提供される情報に基づいて書き込み要求を選択する、少なくとも１つのサブアービタと、
    前記候補メモリ要求からの要求選択を調停する最終アービタと、を備える、
    請求項１のメモリコントローラ。
  7. 前記指定された期間は、前記先行する書き込み要求の前記バンクグループに対する最小書き込み間タイミング期間に対応するクロックサイクルの数である、
    請求項１のメモリコントローラ。
  8. メモリコントローラにおいて複数のメモリアクセス要求を受信し、前記メモリアクセス要求をコマンドキューに入れて、複数のバンクグループを含むＤＲＡＭメモリへの送信を待機することと、
    アービタを用いて、前記ＤＲＡＭメモリに送信される書き込み要求を前記コマンドキューから選択することと、
    前記アービタによって選択された３つ以上の先行する書き込み要求のバンクグループ番号を追跡することと、
    追跡されたバンクグループに対する後続の書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止することと、
    指定された期間が経過した後に発行されるのに適格な先行する書き込み要求及び関連付けられたアクティブ化コマンドを生成することと、を含む、
    方法。
  9. 新たな書き込み要求を選択する場合に、追跡されていないバンクグループ番号を巡回し、適格な書き込み要求を見つけるまで、それぞれのバンクグループに対する書き込み要求が選択されるのに適格であるかどうかをチェックすることを更に含む、
    請求項８の方法。
  10. 少なくとも１つのタイマを用いて、各バンクグループ番号が追跡されたクロックサイクルの数をカウントすることを更に含む、
    請求項８の方法。
  11. 追跡されたバンクグループ番号と、タイミング適格性、年齢、公平性及びアクティビティタイプを含むポリシーのセットと、に基づいて前記コマンドキューから要求を選択することを更に含む、
    請求項８の方法。
  12. 第１のタイプのアクセス、第２のタイプのアクセス、及び、前記バンクグループ追跡回路から提供される情報に従って、前記コマンドキューから候補メモリ要求を選択的に選択することであって、各タイプのアクセスは、メモリ内のバンクの異なるページ状態に対応する、ことと、
    前記候補メモリ要求からの要求選択を調停することと、を更に含む、
    請求項８の方法。
  13. 前記指定された期間は、前記先行する書き込み要求の前記バンクグループに対する最小書き込み間タイミング期間に対応するクロックサイクルの数である、
    請求項８の方法。
  14. データ処理システムであって、
    ＤＲＡＭメモリに結合されたメモリチャネルと、
    前記メモリチャネルに結合されたメモリコントローラと、を備え、
    前記メモリコントローラは、
    メモリチャネルに対するメモリアクセス要求を受信するための入力と、所定数のメモリアクセス要求を保持するためのいくつかのエントリと、を有するコマンドキューと、
    前記ＤＲＡＭメモリに送信される、発行されるメモリ要求を前記コマンドキューから選択するためのアービタと、を備え、
    前記アービタは、
    前記アービタによって選択された３つ以上の先行する書き込み要求のバンクグループ番号を追跡するバンクグループ追跡回路と、
    追跡されたバンクグループ番号への書き込み要求及び関連付けられたアクティブ化コマンドの選択を防止する選択回路と、を備え、
    前記バンクグループ追跡回路は、先行する書き込み要求及び関連付けられたアクティブ化コマンドが、指定された期間が経過した後に発行されるのに適格であることを示す、
    データ処理システム。
  15. 前記選択回路は、新たな書き込み要求を選択する場合に、追跡されていないバンクグループ番号を巡回し、適格な書き込み要求を見つけるまで、それぞれのバンクグループに対する書き込み要求が選択されるのに適格であるかどうかをチェックする、
    請求項１４のデータ処理システム。
  16. 前記バンクグループ追跡回路は、各バンクグループ番号が追跡されたクロックサイクルの数をカウントするための少なくとも１つのタイマを含む、
    請求項１４のデータ処理システム。
  17. 前記バンクグループ追跡回路は、
    各々がバンクグループ番号を保持する複数のエントリと、
    各々が前記複数のエントリのそれぞれのエントリに関連付けられた複数のタイマであって、それぞれのバンクグループ番号が追跡されたクロックサイクルの数をカウントする、複数のタイマと、を備える、
    請求項１４のデータ処理システム。
  18. 前記選択回路は、追跡されたバンクグループ番号をそれぞれ受信するいくつかの入力を含み、
    前記選択回路は、前記追跡されたバンクグループ番号と、タイミング適格性、年齢、公平性及びアクティビティタイプを含むポリシーのセットと、に基づいて前記コマンドキューから要求を選択する、
    請求項１４のデータ処理システム。
  19. 前記選択回路は、
    第１のタイプのアクセス及び第２のタイプのアクセスに従って前記コマンドキューから候補メモリ要求を選択的に選択するための少なくとも１つのサブアービタであって、各タイプのアクセスがメモリ内のバンクの異なるページ状態に対応し、前記バンクグループ追跡回路から提供される情報に基づいて書き込み要求を選択する、少なくとも１つのサブアービタと、
    前記候補メモリ要求からの要求選択を調停する最終アービタと、を備える、
    請求項１４のデータ処理システム。
  20. 前記指定された期間は、前記先行する書き込み要求の前記バンクグループに対する最小書き込み間タイミング期間に対応するクロックサイクルの数である、
    請求項１４のデータ処理システム。
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