KR101364443B1 - 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리,이 시스템의 신호 구성 방법 - Google Patents

메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리,이 시스템의 신호 구성 방법 Download PDF

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Abstract

본 발명은 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리, 및 이 시스템의 신호 구성 방법을 공개한다. 이 시스템은 패킷 형태의 신호를 전송하되, 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 메모리 제어부, 및 패킷 형태의 신호를 수신하는 메모리로 구성되어 있다.

Description

메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리, 이 시스템의 신호 구성 방법{Memory system, memory controller and memory for the same, and method of constructing signal of the same}
도1은 종래의 메모리 시스템의 일예의 블록도를 나타내는 것이다.
도2는 종래의 메모리 시스템의 다른 예의 블록도를 나타내는 것이다.
도3은 패킷 형태의 명령/어드레스 신호의 일예를 나타내는 것이다.
도4는 본 발명의 메모리 시스템의 일실시예의 블록도이다.
도5는 도4에 나타낸 메모리 시스템의 명령/어드레스 신호(C/A')의 포맷을 나타내는 것이다.
도6은 본 발명의 메모리 시스템의 다른 실시예의 블록도이다.
도7a, b는 도6에 나타낸 메모리 시스템의 명령/어드레스/라이트 데이터(C/A/WD)의 신호 포맷들을 나타내는 것이다.
도8은 도4 및 도6에 나타낸 명령어 디코더의 실시예의 구성을 나타내는 것이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 패킷 형태로 신호를 전송하는 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리, 이 시스템의 신호 구성 방법에 관한 것이다.
종래의 메모리 시스템은 메모리 제어기와 메모리(또는 메모리 모듈)를 구비하며, 메모리 제어기는 메모리로 명령 신호, 어드레스 신호 및 라이트 데이터를 전송하고, 메모리는 메모리 제어기로 리드 데이터를 전송한다.
도1은 종래의 메모리 시스템의 일예의 블록도를 나타내는 것으로, 메모리 제어부(10) 및 메모리(20)를 구비하여 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리(20)는 명령 신호들(COM), 예를 들면, 칩 선택 신호(CSB), 로우 어드레스 스트로우브 신호(RASB), 컬럼 어드레스 스트로우브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 라이트 동작을 지정하면 어드레스 신호(ADD)에 대응하는 메모리 셀들(미도시)에 데이터(DATA)를 저장하고, 리드 동작을 지정하면 어드레스 신호(ADD)에 대응하는 메모리 셀들(미도시)에 저장된 데이터를 데이터(DATA)를 출력한다. 메모리 제어부(10)는 명령 신호들(COM) 및 어드레스 신호(ADD)를 전송하고, 라이트 동작시에는 데이터(DATA)를 출력하고, 리드 동작시에는 데이터(DATA)를 수신한다.
도1의 메모리(20)는 표1에 나타낸 것처럼 메모리 제어부(10)로부터 전송되는 명령 신호들(외부 명령)(CSB, RASB, CASB, WEB)을 디코딩하여 아래의 표1에 나타낸 바와 같은 내부 명령들(MRS, ACT, PRE, WR, RE, REF)을 발생한다.
표1
Figure 112007009525574-pat00001
표1로부터 알 수 있듯이, 라이트 명령(WR)과 리드 명령(RE)을 지정하기 위한 외부 명령 신호들(CSB, RASB, CASB)은 동일하며, 1비트의 라이트 인에이블 신호(WEB)를 사용하여 라이트 명령(WR)과 리드 명령(RE)을 구분하게 된다. 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리(minimum Hamming distance)는 1이고, 여기에서 해밍 거리라 함은 서로 다른 내부 명령들을 발생하기 위한 외부 명령 신호들(CSB, RASB, CASB, WEB)의 서로 다른 비트의 수를 말한다. 이에 따라, 라이트 명령(WR)과 리드 명령(RE)사이의 해밍 거리는 1이고, 라이트 명령(WR)과 액티브 명령(ACT)사이의 해밍 거리는 3이 된다.
도2는 종래의 메모리 시스템의 다른 예의 블록도를 나타내는 것으로, 메모리 제어부(100) 및 메모리(200)를 구비하여 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리(200)는 클럭신호(CLK)에 응답하여 명령/어드레스 신호(C/A)를 입력하여 명령 신호들과 어드레스 신호를 분리하고, 명령 신호들에 응답하여 라이트 동작 시에는 어드레스 신호에 대응하는 메모리 셀들(미도시)에 라이트 데이터(WD)를 저장하고, 리드 동작시에는 어드레스 신호에 대응하는 메모리 셀들(미도시)에 저장된 데이터를 리드 데이터(RD)로 출력한다. 메모리 제어부(100)는 클럭신호(CLK)와 함께 패킷 형태의 명령/어드레스 신호(C/A)을 통하여 전송하고, 라이트 동작시에는 클럭신호(CLK)와 함께 라이트 데이터(WD)를 전송하고, 리드 동작시에는 리드 데이터(RD)를 수신한다.
도3은 패킷 형태의 명령/어드레스 신호의 일예를 나타내는 것으로, 명령 신호들(CSB, RASB, CASB, WEB)가 4비트로 이루어지고, 로우 어드레스(r1 ~ r12)가 12비트로 이루어지고, 컬럼 어드레스(c1 ~ c10)가 10비트로 이루지는 경우의 명령/어드레스 신호(C/A)를 나타내는 것이다. 도3에서, "X"는 돈 케어(don't care)를 나타낸다.
첫 번째 발생되는 클럭신호(CLK)에 응답하여 명령 신호들(CSB, RASB, CASB, WEB)과 로우 어드레스(r1, r2)가 전송되고, 두 번째 발생되는 클럭신호(CLK)에 응답하여 로우 어드레스(r3 ~ r8)이, 세 번째 발생되는 클럭신호(CLK)에 응답하여 로우 어드레스(r9 ~ r12)와 컬럼 어드레스(c1, c2)가, 네 번째 발생되는 클럭신호(CLK)에 응답하여 컬럼 어드레스(c3 ~ c8)이, 다섯 번째 발생되는 클럭신호(CLK)에 응답하여 컬럼 어드레스(c9, c10)가 전송된다.
도2의 메모리 제어부(100)는 도3에 나타낸 바와 같은 패킷 형태의 명령 신호 및 어드레스 신호(C/A)를 전송하기 때문에 명령 신호 및 어드레스 신호(C/A)를 전송하기 위한 신호 라인들의 수를 줄일 수가 있다. 예를 들면, 4비트의 명령 신호와 12비트 또는 10비트의 어드레스 신호가 존재하는 경우에, 도1의 메모리 시스템은 4비트 명령 신호와 12비트 또는 10비트의 어드레스 신호를 전송하기 위한 16개의 라인들이 배치되어 한꺼번에 16비트 또는 14비트의 데이터를 전송하나, 도2의 메모리 시스템은 패킷 형태로 전송하기 때문에 6개의 라인들이 배치된다면 5번에 걸쳐서 6비트씩의 데이터를 직렬로 전송하면 된다. 따라서, 패킷 형태로 신호를 전송하게 되면, 많은 양의 신호를 적은 수의 신호 라인들을 통하여 전송하는 것이 가능하다.
그런데, 도2에 나타낸 메모리 시스템은 도3에 나타낸 것과 같은 패킷 형태의 명령/어드레스 신호를 전송하는 경우에 신호 전송 에러로 인하여 명령 신호 및 어드레스 신호에 에러가 발생될 수 있다. 특히, 외부로부터 인가되는 명령 신호는 리드 명령(RE)이 내부적으로 라이트 명령(WR)으로 해석되면 외부로부터 인가되는 어드레스 신호에 대응하는 메모리 셀로부터 데이터가 리드되는 것이 아니라 라이트되게 됨으로 인해서 메모리 셀에 쓰여진 데이터가 원하지 않게 변경되게 된다. 즉, 라이트 명령(WR)이 다른 명령들로 해석되는 경우는 메모리(200)의 데이터가 변경되지 않기 때문에 치명적인 오류가 되지는 않으나, 리드 명령(RE)을 포함한 다른 명령들이 라이트 명령(WR)으로 해석되는 경우에 메모리(200)의 데이터가 변경되기 때문에 치명적인 오류가 된다.
이는 1비트의 라이트 인에이블 신호(WEB)를 사용하여 라이트 명령(WR)과 리드 명령(RE)을 구분하기 때문에 라이트 인에이블 신호(WEB)에 에러가 발생되면 메모리(200)가 리드 명령(RE)을 발생하여야 하는데 라이트 명령(WR)을 발생할 확률이 높아지게 된다. 또한, 메모리(200)가 다른 명령들을 발생하여야 하는데 라이트 명 령(WR)을 발생할 확률도 높아지게 된다.
즉, 종래의 메모리 시스템은 라이트 명령(WR)과 다른 명령들사이의 최소 해밍 거리가 1이상이고, 특히 라이트 명령(WR)과 리드 명령(RE)을 1비트의 라이트 인에이블 신호(WEB)를 이용하여 구분하도록 되어 있었기 때문에 신호 전송 에러가 발생되면 리드 명령(RE)이 라이트 명령(WR)으로 해석되어 메모리(200)에 치명적인 오류를 유발하게 된다.
그리고, 패킷 형태의 신호를 전송하는 경우에는 신호 전송 에러가 발생할 확률이 높고, 이에 따라 라이트 명령(WR)과 다른 명령들사이의 구분을 좀 더 정확하게 하여야 할 필요가 생기게 되었다.
도시하지는 않았지만, 명령/어드레스/라이트 데이터를 패킷 형태로 전송하는 메모리 시스템의 경우에도 도3에 나타낸 바와 같은 명령 신호들(CSB, RASB, CASB, WEB)을 전송하게 되면 도2의 메모리 시스템에서와 동일한 문제가 발생된다.
본 발명의 목적은 신호 전송 에러로 인하여 라이트 명령이 아닌 다른 명령들이 라이트 명령으로 해석되는 것을 방지할 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템의 메모리 제어기를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템의 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템의 신호 구성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은 패킷 형태의 신호를 전송하되, 상기 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 메모리 제어부, 및 상기 패킷 형태의 신호를 수신하는 메모리를 구비하는 것을 특징으로 한다. 상기 명령 신호들은 상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고, 상기 라이트 인에이블 신호가 적어도 2비트이상인 것을 특징으로 한다.
일실시예로서, 상기 메모리 제어부는 상기 명령 신호들이 상기 라이트 명령을 지정하면 라이트 데이터를 전송하고, 상기 메모리는 상기 명령 신호들이 상기 라이트 명령을 지정하면 상기 라이트 데이터를 수신하는 것을 특징으로 한다. 상기 메모리 제어부는 상기 명령 신호들이 액티브 명령을 지정하는 경우에는 상기 명령 신호들과 로우 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하고, 상기 명령 신호들이 상기 라이트 명령 또는 리드 명령을 지정하는 경우에는 상기 명령 신호들과 컬럼 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하는 것을 특징으로 한다. 상기 메모리는 상기 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 상기 로우 어드레스 또는 상기 컬럼 어드레스를 발생하는 명령/어드레스 입력부, 상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령, 상기 리드 명령, 및 상기 액티브 명령을 발생하는 명령어 디코더, 상기 라이트 명령에 응답하여 라이트 데이터를 입력하여 출력하는 데이터 입력부, 상기 리드 명령에 응답하여 리드 데이터를 입력하여 출력하는 데이터 출력부, 상기 액티브 명령에 응답하여 상기 로우 어드레스를 디코딩하여 워드 라인 선택신호들을 발생하고, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스로 디코딩하여 컬럼 선택신호들을 발생하는 어드레스 디코더, 및 상기 워드 라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 메모리 셀들이 선택되고, 선택된 메모리 셀들로 상기 데이터 입력부로부터 출력되는 데이터를 저장하고, 선택된 메모리 셀들로부터 출력되는 데이터를 상기 데이터 출력부로 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
다른 실시예로서, 상기 메모리 제어부는 상기 패킷 형태의 신호가 명령이면, 상기 명령 신호와 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하고, 상기 패킷 형태의 신호가 데이터이면, 상기 라이트 데이터를 포함하는 상기 패킷 형태의 신호를 전송하는 것을 특징으로 한다. 상기 메모리는 상기 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 상기 로우 어드레스 또는 상기 컬럼 어드레스를 발생하거나, 상기 내부 명령 신호들 및 상기 라이트 데이터를 발생하는 명령/어드레스/라이트 데이터 입력부, 상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령, 상기 리드 명령, 및 상기 액티브 명령을 발생하는 명령어 디코더, 상기 라이트 명령에 응답하여 상기 라이트 데이터를 입력하여 출력하는 데이터 입력부, 상기 리드 명령에 응답하여 리드 데이터를 입력하여 출력하는 데이터 출력부, 상기 액티브 명령에 응답하여 상기 로우 어드레스를 디코딩하여 워드 라인 선택신호들을 발생하고, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스로 디 코딩하여 컬럼 선택신호들을 발생하는 어드레스 디코더, 및 상기 워드 라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 메모리 셀들이 선택되고, 선택된 메모리 셀들로 상기 라이트 데이터를 저장하고, 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 데이터 출력부로 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 제어기는 패킷 형태의 신호를 전송하되, 상기 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 것을 특징으로 한다. 상기 명령 신호들은 상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고, 상기 라이트 인에이블 신호가 적어도 2비트이상인 것을 특징으로 한다.
상기 패킷 형태의 신호가 명령이면, 상기 명령 신호들과 어드레스 신호를 패킷 형태로 전송하고, 상기 패킷 형태의 신호가 데이터이면, 상기 명령 신호들과 라이트 데이터를 패킷 형태로 전송하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리는 명령 신호들 및 어드레스 신호를 포함하고, 상기 명령 신호들이 지정하는 라이트 명령과 상기 명령 신호들이 지정하는 다른 명령들사이의 최소 해밍 거리가 적어도 2이상인 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 내부 어드레스 어드레스 신호를 발생하는 명령/어드레스 입력부, 및 상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령과 상기 다른 명령들을 발생하는 명령어 디코더를 구비하는 것을 특징으로 한다.
상기 명령 신호들은 상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고, 상기 라이트 인에이블 신호가 적어도 2비트이상인 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 신호 구성 방법은 패킷 형태의 신호를 전송하되, 상기 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 것을 특징으로 한다. 상기 명령 신호들은 상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고, 상기 라이트 인에이블 신호를 적어도 2비트이상으로 구성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리, 및 이 시스템의 신호 포맷을 설명하면 다음과 같다.
도4는 본 발명의 메모리 시스템의 일실시예의 블록도로서, 메모리 제어부(110) 및 메모리(210)를 구비하고, 메모리(210)는 명령/어드레스 입력부(22), 명령어 디코더(24), 어드레스 디코더(26), 데이터 입력부(28), 데이터 출력부(30), 및 메모리 셀 어레이(32)를 구비하여 구성되어 있다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(110)는 패킷 형태의 명령/어드레스 신호(C/A')를 전송하되, 도2에 나타낸 명령/어드레스 신호(C/A)에 적어도 1비트이상의 명령 신호를 추가하여 전송한다. 예를 들면, 도2에 나타낸 메모리 시스템의 패킷 형태의 명령/어드레 스 신호(C/A)에 포함된 명령 신호가 4비트라면 도4의 메모리 시스템은 적어도 1비트이상의 명령 신호를 추가하여 전송하며, 이때 추가되는 1비트의 명령 신호는 라이트 명령(WR)과 다른 명령들을 추가적으로 구분하기 위한 것이며, 이에 따라, 라이트 명령(WR)과 다른 명령들사이의 최소 해밍 거리가 2가 된다. 즉, 라이트 명령(WR)을 지정하기 위하여 추가되는 1비트의 명령 신호를 "1"로 설정한다면 다른 명령들을 지정하기 위하여는 추가되는 1비트의 명령 신호를 "0"으로 설정한다. 명령/어드레스 입력부(22)는 클럭신호(CLK)에 응답하여 패킷 형태의 명령/어드레스 신호(C/A')를 수신하여 명령 신호(com)와 어드레스 신호(add)를 분리하여 출력한다. 명령어 디코더(24)는 명령 신호(com)를 디코딩하여 내부 명령 신호들(ACT, WR, RE, PRE, MRS, REF)을 발생한다. 어드레스 디코더(26)는 어드레스 신호(add)를 디코딩하여 워드 라인 선택신호들(WLi)와 컬럼 선택신호들(Yj)를 발생한다. 예를 들면, 어드레스 디코더(26)는 액티브 명령(ACT)에 응답하여 어드레스 신호(add)를 디코딩하여 워드 라인 선택신호들(WLi)를 발생하고, 리드 명령(READ) 또는 라이트 명령(WR)에 응답하여 어드레스(add)를 디코딩하여 컬럼 선택신호들(Yj)을 발생하고, 리프레쉬 명령(REF)에 응답하여 어드레스(add)를 디코딩하여 워드 라인 선택신호들(WLi)을 발생한다. 데이터 입력부(28)는 라이트 명령(WR)에 응답하여 라이트 데이터(WD)를 입력하여 메모리 셀 어레이(32)로 전송하고, 데이터 출력부(30)는 리드 명령(RE)에 응답하여 메모리 셀 어레이(32)로부터 출력되는 데이터를 리드 데이터(RD)로 출력한다. 메모리 셀 어레이(32)는 워드 라인 선택신호들(WLi)중의 적어도 하나의 워드 라인 선택신호와 컬럼 선택신호들(Yj)중의 적어도 하나의 컬럼 선 택신호에 응답하여 선택되는 워드 라인(WL)과 비트 라인(BL)에 연결된 메모리 셀들로/로부터 데이터를 입/출력한다.
도5는 도4에 나타낸 메모리 시스템의 명령/어드레스 신호(C/A')의 포맷을 나타내는 것으로, 도3에 나타낸 신호 포맷에 1비트의 명령 신호(AWEB)를 추가하여 구성되어 있다. 도3에 나타낸 신호 포맷에 추가되는 명령 신호(AWEB)의 위치는 "X"(don't care)로 표시된 위치들중의 하나의 위치로 정하거나, 신호 포맷의 어느 위치더라도 상관없다.
도5의 신호 포맷은 명령 신호들, 로우 어드레스 신호들, 및 컬럼 어드레스 신호들의 위치를 나타내는 것이며, 만일 명령 신호들이 액티브 명령(ACT)을 지정하면 로우 어드레스(r1 ~ r12)가 함께 입력되고, 만일 명령 신호들이 라이트 명령(WR) 또는 리드 명령(RE)을 지정하면 컬럼 어드레스(c1 ~ c10)가 함께 입력된다.
도4의 메모리 제어부(110)는 5번째 발생되는 클럭신호(CLK)에 응답하여 컬럼 어드레스(c9, c10) 및 명령 신호(AWEB)을 전송하고, 메모리(210)는 5번째 발생되는 클럭신호(CLK)에 응답하여 컬럼 어드레스(c9, c10) 및 명령 신호(AWEB)을 수신한다.
도4의 명령어 디코더(24)는 명령 신호(com)를 디코딩하여 아래의 표2에 나타낸 바와 같은 내부 명령들(MRS, ACT, WR, RE, PRE, REF)을 발생한다.
표2
Figure 112007009525574-pat00002
표2로부터 알 수 있듯이, 라이트 명령(WR)과 리드 명령(RE)을 구분하기 위하여 2비트의 라이트 인에이블 신호(WEB, AWEB)를 사용하고, 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리(Hamming distance)가 2가 된다. 표2에서, 라이트 명령(WR)과 리드 명령(RE)사이의 해밍 거리는 2이고, 라이트 명령(WR)과 액티브 명령(ACT)사이의 해밍 거리는 4이다.
나타내지는 않았지만, 라이트 명령(WR)을 지정하기 위한 명령 신호(AWEB)를 "H"로 설정하고, 다른 명령들(MRS, ACT, PRE, RE, REF)을 지정하기 위한 명령 신호(AWEB)를 "L"로 설정하더라도 상관없다. 단지, 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리가 적어도 2이상이 되도록 신호 포맷을 설정하면 된다.
또한, 도시하지는 않았지만, 명령 신호(AWEB)외에 1비트의 명령 신호를 추가하여 라이트 명령(WR)과 리드 명령(RE)을 구분하기 위하여 3비트의 라이트 인에이블 신호를 사용하고, 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이 의 최소 해밍 거리를 3이상이 되도록 신호 포맷을 설정하더라도 상관없다. 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리가 클수록 다른 명령들(MRS, ACT, PRE, RE, REF)이 라이트 명령(WR)으로 해석되는 확률이 줄어들기 때문에 메모리(210)의 메모리 셀 어레이(32)에 원하지 않는 데이터가 저장되는 것과 같은 치명적인 오류가 발생될 확률이 줄어들게 된다.
도6은 본 발명의 메모리 시스템의 다른 실시예의 블록도로서, 메모리 제어부(110') 및 메모리(210')를 구비하고, 메모리(210')는 도4의 명령/어드레스 입력부(22) 및 데이터 입력부(28)를 명령/어드레스/라이트 데이터 입력부(22') 및 데이터 입력부(28')로 대체하여 구성되는 것을 제외하면 도4의 메모리(210)와 동일한 구성을 가진다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(110')는 패킷 형태의 명령/어드레스/라이트 데이터(C/A/WD)를 전송하나, 도4의 메모리 제어부(110)와 마찬가지로 도2에 나타낸 명령 신호에 적어도 1비트이상의 명령 신호를 추가하여 전송한다. 즉, 도2에 나타낸 메모리 시스템의 패킷 형태의 명령/어드레스/라이트 데이터에 포함된 명령 신호가 4비트라면 도6의 메모리 시스템은 적어도 1비트이상의 명령 신호를 추가하여 전송하며, 이때 추가되는 1비트의 명령 신호는 라이트 명령(WR)과 다른 명령들을 추가적으로 구분하기 위한 것이며, 이에 따라, 라이트 명령(WR)과 다른 명령들사이의 최소 해밍 거리가 2가 된다. 즉, 라이트 명령(WR)을 지정하기 위하여 추가되는 1비트의 명령 신호를 "1"로 설정한다면 다른 명령들을 지정하기 위하여는 추가되는 1비트의 명령 신 호를 "0"으로 설정한다. 명령/어드레스/라이트 데이터 입력부(22')는 클럭신호(CLK)에 응답하여 명령/어드레스/라이트 데이터(C/A/WD)를 수신하여 명령 신호(com), 어드레스 신호(add) 및 라이트 데이터(wd)를 분리하여 출력한다. 명령어 디코더(24), 어드레스 디코더(26), 메모리 셀 어레이(32), 및 데이터 출력부(30)는 도4의 블록들의 기능과 동일한 기능을 수행한다. 데이터 입력부(28')는 라이트 명령(WR)에 응답하여 명령/어드레스/라이트 데이터 입력부(22')로부터 출력되는 라이트 데이터(wd)를 입력하여 메모리 셀 어레이(32)로 전송하고, 데이터 출력부(30)는 리드 명령(RE)에 응답하여 메모리 셀 어레이(32)로부터 출력되는 데이터를 리드 데이터(RD)로 출력한다.
도7a, b는 도6에 나타낸 메모리 시스템의 명령/어드레스/라이트 데이터(C/A/WD)의 신호 포맷들을 나타내는 것으로, 도7a는 명령/어드레스 신호 포맷을, 도7b는 라이트 데이터 포맷을 나타내는 것이다.
도7a, b에서, CD는 신호 포맷이 명령/어드레스 신호인지, 라이트 데이터인지를 구분하기 위한 명령/데이터 구분 신호를 나타내는 것으로, "0"이면 신호 포맷이 명령/어드레스 신호임을 나타내고, "1"이면 신호 포맷이 라이트 데이터임을 나타낸다. CSB, RASB, CASB, WEB, AWEB은 명령 신호들을, r1 ~ r12는 로우 어드레스를, c1 ~ c10은 컬럼 어드레스를 각각 나타내고, d1 ~ d32는 라이트 데이터를 나타낸다. "X"는 돈 케어(don't care)를 나타낸다.
도6의 메모리 제어부(110')는 액티브 명령 전송시에 명령/데이터 구분 신호(CD)를 "0"으로 지정하고, 액티브 명령(ACT)을 지정하기 위하여 표2의 명령 신호 들(CSB, RASB, CASB, WEB, AWEB)을 설정하고, 명령/데이터 구분 신호(CD) 및 명령 신호들과 함께 로우 어드레스(r1 ~ r12)를 전송한다. 또한, 메모리 제어부(110')는 라이트 명령 또는 리드 명령 전송시에 명령/데이터 구분 신호(CD)를 "0"로 지정하고, 표2의 라이트 명령(WR) 또는 리드 명령(RE)을 지정하기 위하여 표2의 명령 신호들(CSB, RASB, CASB, WEB, AWEB)을 설정하고, 명령/데이터 구분 신호(CD) 및 명령 신호들과 함께 컬럼 어드레스(c1 ~ c10)를 전송한다. 그리고, 메모리 제어부(110')는 데이터 전송시에 명령/데이터 구분 신호(CD)를 "1"로 지정하고, 명령/데이터 구분 신호(CD)와 함께 라이트 데이터(d1 ~ d32)를 전송한다.
도6에 나타낸 메모리 시스템 또한 도4에 나타낸 메모리 시스템과 마찬가지로 라이트 명령(WR)과 리드 명령(RE)을 구분하기 위하여 2비트의 라이트 인에이블 신호(WEB)를 사용하고, 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리가 적어도 2이상이 되도록 설정한다.
또한, 도시하지는 않았지만, 명령 신호(AWEB)외에 1비트의 명령 신호를 추가하여 라이트 명령(WR)과 리드 명령(RE)을 구분하기 위하여 3비트의 라이트 인에이블 신호를 사용하고, 라이트 명령(WR)과 다른 명령들(MRS, ACT, PRE, RE, REF)사이의 최소 해밍 거리가 3이상이 되도록 신호 포맷을 설정하더라도 상관없다.
도8은 도4 및 도6에 나타낸 명령어 디코더의 실시예의 구성을 나타내는 것으로, 인버터들(I1 ~ I4) 및 NAND게이트들(NA1 ~ NA6)로 구성되어 있다. 도8은 상기 표2에 나타낸 바와 같은 명령 신호들(CSB, RASB, CASB, WEB, AWEB)을 디코딩하여 명령들(MRS, ACT, PRE, WR, RE, REF)을 발생하는 구성을 나타내는 것이다.
도8에서, 인버터들(I1 ~ I4) 각각은 명령 신호들(RASB, CASB, WEB, AWEB) 각각을 반전한다. NAND게이트(NA1)는 "로우"레벨의 명령 신호들(CSB, RASB, CASB, WEB, AWEB)을 비논리곱하여 모드 설정 명령(MRS)를 발생하고, NAND게이트(NA2)는 "로우"레벨의 명령 신호들(CSB, RASB)과 "하이"레벨의 명령 신호들(CASB, WEB, AWEB)을 비논리곱하여 액티브 명령(ACT)를 발생하고, NAND게이트(NA3)는 "로우"레벨의 명령 신호들(CSB, RASB, WEB)와 "하이"레벨의 명령 신호들(CASB, AWEB)을 비논리곱하여 프리차지 명령(PRE)를 발생한다. 그리고, NAND게이트(NA4)는 "로우"레벨의 명령 신호들(CSB, CASB, WEB, AWEB)와 "하이"레벨의 명령 신호(RASB)를 비논리곱하여 라이트 명령(WR)을 발생하고, NAND게이트(NA5)는 "로우"레벨의 명령 신호들(CSB, CASB)와 "하이"레벨의 명령 신호들(RASB, WEB, AWEB)를 비논리곱하여 리드 명령(RE)을 발생하고, "로우"레벨의 명령 신호들(CSB, RASB, CASB)와 "하이"레벨의 명령 신호들(WEB, AWEB)을 비논리곱하여 리프레쉬 명령(REF)을 발생한다. 모드 설정 명령(MRS), 프리차지 명령(PRE), 및 리프레쉬 명령(REF)은 일반적인 메모리의 모드 설정 동작, 프리차지 동작, 및 리프레쉬 동작을 위하여 필요한 명령들이다.
도8에서, 도시하지는 않았지만 NAND게이트들(NA1 ~ NA6) 각각은 메모리의 내부에서 발생되는 내부 클럭신호에 응답하여 명령들(MRS, ACT, PRE, WR, RE, REF)을 발생하도록 구성하는 것이 바람직하다.
상술한 바와 같이 본 발명의 메모리 시스템은 라이트 명령과 리드 명령을 구분하기 위하여 최소 2비트이상의 라이트 인에이블 신호를 사용하여, 라이트 명령과 다른 명령들을 구분하기 위한 명령 신호들의 최소 해밍 거리를 적어도 2이상이 되 도록 설정함으로써 다른 명령들이 라이트 명령으로 잘못 해석되는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 메모리 시스템, 이 시스템의 메모리 제어기와 메모리, 및 이 시스템의 신호 구성 방법은 다른 명령들이 라이트 명령으로 잘못 해석됨에 의해서 발생될 수 있는 치명적인 에러를 방지할 수 있다.

Claims (16)

  1. 패킷 형태의 신호를 전송하되, 상기 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 메모리 제어부; 및
    상기 패킷 형태의 신호를 수신하는 메모리를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 명령 신호들은
    상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고,
    상기 라이트 인에이블 신호가 적어도 2비트이상인 것을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 제어부는
    상기 명령 신호들이 액티브 명령을 지정하는 경우에는 상기 명령 신호들과 로우 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하고, 상기 명령 신호들이 상기 라이트 명령 또는 리드 명령을 지정하는 경우에는 상기 명령 신호들과 컬럼 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 상기 메모리는
    상기 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 상기 로우 어드레스 또는 상기 컬럼 어드레스를 발생하는 명령/어드레스 입력부;
    상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령, 상기 리드 명령, 및 상기 액티브 명령을 발생하는 명령어 디코더;
    상기 라이트 명령에 응답하여 라이트 데이터를 입력하여 출력하는 데이터 입력부;
    상기 리드 명령에 응답하여 리드 데이터를 입력하여 출력하는 데이터 출력부;
    상기 액티브 명령에 응답하여 상기 로우 어드레스를 디코딩하여 워드 라인 선택신호들을 발생하고, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스로 디코딩하여 컬럼 선택신호들을 발생하는 어드레스 디코더; 및
    상기 워드 라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 메모리 셀들이 선택되고, 선택된 메모리 셀들로 상기 데이터 입력부로부터 출력되는 데이터를 저장하고, 선택된 메모리 셀들로부터 출력되는 데이터를 상기 데이터 출력부로 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 메모리 제어부는
    상기 패킷 형태의 신호가 명령이면, 상기 명령 신호와 어드레스를 포함하는 상기 패킷 형태의 신호를 전송하고, 상기 패킷 형태의 신호가 데이터이면, 상기 라이트 데이터를 포함하는 상기 패킷 형태의 신호를 전송하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 메모리 제어부는
    상기 명령 신호들이 액티브 명령을 지정하면 상기 명령 신호들과 로우 어드레스를 패킷 형태로 전송하고, 상기 명령 신호들이 상기 라이트 명령 또는 리드 명령을 지정하면 상기 명령 신호들과 컬럼 어드레스를 패킷 형태로 전송하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 메모리는
    상기 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 상기 로우 어드레스 또는 상기 컬럼 어드레스를 발생하거나, 상기 내부 명령 신호들 및 상기 라이트 데 이터를 발생하는 명령/어드레스/라이트 데이터 입력부;
    상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령, 상기 리드 명령, 및 상기 액티브 명령을 발생하는 명령어 디코더;
    상기 라이트 명령에 응답하여 상기 라이트 데이터를 입력하여 출력하는 데이터 입력부;
    상기 리드 명령에 응답하여 리드 데이터를 입력하여 출력하는 데이터 출력부;
    상기 액티브 명령에 응답하여 상기 로우 어드레스를 디코딩하여 워드 라인 선택신호들을 발생하고, 상기 라이트 명령 또는 상기 리드 명령에 응답하여 상기 컬럼 어드레스로 디코딩하여 컬럼 선택신호들을 발생하는 어드레스 디코더; 및
    상기 워드 라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 메모리 셀들이 선택되고, 선택된 메모리 셀들로 상기 라이트 데이터를 저장하고, 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 데이터 출력부로 출력하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 메모리 시스템.
  9. 메모리로 패킷 형태의 신호를 전송하되, 상기 신호에 포함되는 명령 신호들에 응답하여 설정되는 라이트 명령과 다른 명령들 사이의 최소 해밍 거리가 적어도 2이상이 되도록 하는 것을 특징으로 하는 메모리 제어기.
  10. 제9항에 있어서, 상기 명령 신호들은
    상기 라이트 명령과 상기 다른 명령들중 리드 명령을 구분하기 위한 라이트 인에이블 신호를 포함하고,
    상기 라이트 인에이블 신호가 적어도 2비트이상인 것을 특징으로 하는 메모리 제어기.
  11. 삭제
  12. 명령 신호들 및 어드레스 신호를 포함하고, 상기 명령 신호들이 지정하는 라이트 명령과 상기 명령 신호들이 지정하는 다른 명령들사이의 최소 해밍 거리가 적어도 2이상인 패킷 형태의 신호를 수신하여 내부 명령 신호들 및 내부 어드레스 어드레스 신호를 발생하는 명령/어드레스 입력부; 및
    상기 내부 명령 신호들을 디코딩하여 상기 라이트 명령과 상기 다른 명령들을 발생하는 명령어 디코더를 구비하는 것을 특징으로 하는 메모리.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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