JP4868351B2 - 半導体メモリ装置 - Google Patents

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のリード/ライト命令に消費される電流を減らすことができる半導体メモリ装置に関する。

最近、半導体メモリ装置は、４個くらいのバンクを備え、それぞれのバンクは、独立的にリード動作とライト動作とを行うことができるように動作している。

したがって、それぞれのバンクには、ローアドレスをデコーディングするローデコーダとカラムアドレスとをデコーディングするためのカラムデコーダと、バンクのリード動作とライト動作とを制御できる回路部も備えられる。

図１は、従来の技術に係る半導体メモリ装置を示すブロック構成図であり、特に、ライト動作を行うために１つのバンクに備えられる回路ブロックである。

図１に示されているように、従来の技術に係る半導体メモリ装置は、ライト動作を行うために、ライト動作が起きる時に選択されたバンクのライトドライバーを駆動させるために入力されるパルス形態のライト制御信号ＢＷＥＮと、Ｘ８またはＸ４動作モード時、選択されたライトドライバーをイネーブルさせるためのドライバー選択信号ＢＡＹＢＤを受け取り、第１及び第２ライトイネーブル信号ＢＷＥＮ１、ＢＷＥＮ２をそれぞれ出力するライトドライバー制御部１０と、第１ライトイネーブル信号ＢＷＥＮ１に応答し、グローバルデータラインを通して伝達されるグローバルデータＧＩＯをラッチし、出力するためのグローバルデータラッチ部２０と、グローバルデータラッチ部２０によりラッチされて伝達されるグローバルラッチデータＧＩＯ＿ＬＡＴ、ＧＩＯ＿ＬＡＴｂを第２ライトイネーブル信号ＢＷＥＮ２に応答してラッチし、ローカルデータラインに出力するためのローカルデータライトドライバー３０とを備える。

ここで、Ｘ８、Ｘ４動作モードとは、メモリ装置が動作する時、一回のライトまたはリード動作時、入出力されるデータの数をいう。Ｘ８とは、１回のライト動作時、８個のデータが入力されて貯蔵されることである。したがって、Ｘ８モードの場合、メモリ装置は、備えられる複数のライトドライバーのうち、選択された８個のライトドライバーのみを、イネーブルさせるようになる。

また、グローバルデータラッチ部２０に入力されるデータマスク信号ＷＤＭが活性化されて入力されると、データのラッチ動作を中断させ、入力されたグローバルデータＧＩＯを貯蔵させないようにする信号である。

また、ローカルデータライトドライバー３０に入力されるリセット信号ＬＩＯ＿ＲＳＴは、データの貯蔵動作が行われない時、ローカルデータラインＬＡＹ、ＬＡＹｂの電位を同じように維持させることによって、リセットさせる動作のための信号である。

図２は、図１に示された半導体メモリ装置のライトドライバーの各ブロックに対する具体的な回路図である。

図２に示されているように、まず、ライトドライバー制御部１０は、ライト制御信号ＢＷＥＮと、ドライバー選択信号ＢＡＹＢＤとを受け取り、第１ライトイネーブル信号ＢＷＥＮ１を出力するＮＡＮＤゲートＮＤ１と、第１ライトイネーブル信号ＢＷＥＮ１を反転し、第２ライトイネーブル信号ＢＷＥＮ２を出力するためのインバータＩ１とを備える。

グローバルデータラッチ部２０は、グローバルデータラインを通して伝達されるグローバルデータＧＩＯとデータマスク信号ＷＤＭとをそれぞれ反転させるためのインバータＩ２、Ｉ３と、第１ラッチ部２１及び第２ラッチ部２２とを備える。この時、データマスク信号ＷＤＭがハイレベルで活性化されて入力されると、データのラッチが中断されるように構成されている。

前記第１ラッチ部２１は、前記反転されたグローバルデータＧＩＯＢを受け取り、第１ライトイネーブル信号ＢＷＥＮ１に応答し、反転されたグローバルラッチデータＧＩＯ＿ＬＡＴｂを出力させることができるように構成される。また、前記第２ラッチ部２２は、前記グローバルデータＧＩＯを受け取り、第１ライトイネーブル信号ＢＷＥＮ１に応答し、グローバルラッチデータＧＩＯ＿ＬＡＴを出力させることができるように構成される。

ローカルデータライトドライバー３０は、第２ライトイネーブル信号ＢＷＥＮ２がハイレベルで活性化される区間の間、グローバルデータラッチ部２０により、ラッチされ、伝達されて反転されたグローバルラッチデータＧＩＯ＿ＬＡＴｂを感知し、伝達するための第１出力部３１と、同様に第２ライトイネーブル信号ＢＷＥＮ２がハイレベルで活性化される区間の間、グローバルラッチデータＧＩＯ＿ＬＡＴを感知し、伝達するための第２出力部３２及びプリチャージ部３３とを備え、ローカルデータラインにローカルデータＬＡＹ、ＬＡＹｂを伝達するように回路が構成されている。

ここで、ＭＯＳトランジスタＭＰ６、ＭＮ１１は反転されたローカルデータラインＬＡＹｂにデータの第１レベルをドライビングするためのＭＯＳトランジスタであり、ＭＯＳトランジスタＭＰ８、ＭＮ１２はローカルデータラインＬＡＹにデータの第２レベルをドライビングするためのＭＯＳトランジスタである。

図３は、図１に示された半導体メモリ装置の動作を示すタイミングチャートである。

以下では、図１ないし図３を参照して従来の技術に係る半導体メモリ装置の動作と問題点を説明する。

ドライバー選択信号ＢＡＹＢＤは、Ｘ４またはＸ８動作モードから選択されたバンクのライトドライバーをイネーブルさせるために、ハイレベルで入力される信号である。ライト制御信号ＢＷＥＮは、上述したようにライト動作が起きる選択されたバンクに対してのみ、ハイレベルのイネーブル状態で入力される。

したがって、ライトドライバー制御部１０は、ライト制御信号ＢＷＥＮ及びドライバー選択信号ＢＡＹＢＤを用いて、ローレベルのパルスを有する第１ライトイネーブル信号ＢＷＥＮ１と、第１ライトイネーブル信号ＢＷＥＮ１を反転したハイレベルのパルスを有する第２ライトイネーブル信号ＢＷＥＮ２とを出力する。

グローバルデータラッチ部２０は、第１ライトイネーブル信号ＢＷＥＮ１がローレベルパルスを有する区間以外には、イネーブル状態を維持し、グローバルデータラインを介して入力されるグローバルデータＧＩＯをラッチする。したがって、図３に示されているように、グローバルデータラッチ部２０は、ライト制御信号ＢＷＥＮに応じて、生成された第１ライトイネーブル信号ＢＷＥＮ１に応答して入力されたグローバルデータＧＩＯをラッチする。

次いで、ローカルデータライトドライバー３０は、第２ライトイネーブル信号ＢＷＥＮ２に応答し、前記グローバルデータラッチ部２０により出力されたグローバルラッチ信号ＧＩＯ＿ＬＡＴ、ＧＩＯ＿ＬＡＴＢをラッチし、これをローカルデータラインに伝達するようになる。ローカルデータラインに伝達されたローカルデータＬＡＹ、ＬＡＹｂは、ビットラインセンスアンプを介して決まった単位セルに貯蔵される。

一方、半導体メモリ装置は、リード命令とライト命令によってデータが伝達されるグローバルデータラインの経路を一定部分共有している。したがって、上述した動作のように、グローバルデータラッチ部２０が、第１ライトイネーブル信号ＢＷＥＮ１がローレベルパルスを有する区間以外にイネーブル状態を維持する場合には、ライト命令以後のリード命令(Read)に対応し、グローバルデータラインに印加されるデータをラッチし、次の段のローカルデータライトドライバーに伝達する問題点が発生する。

図３に示されているように、リード命令に対応して外部に出力されるべきグローバルデータラインに印加されたデータＲｅａｄ Ｄａｔａ１、Ｒｅａｄ Ｄａｔａ２が、グローバルデータラッチ部２０がイネーブルされているという理由（図３のＡ）により、グローバルデータラッチ部２０にラッチされてしまい、次の段がローカルデータライトドライバー３０に伝達されることが分かる。（図３のＢ）

したがって、リード動作時、グローバルデータラインに印加されたデータがラッチされる不要な動作による電流が消費される。また、一般に、１つのバンクには、複数のグローバルデータラッチ部が備えられることによって、前記のような理由によるさらに多くの電流消費が発生するという問題点が発生する。
特開平１１−３２８９７４

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、リード命令によってグローバルデータラインに印加されたデータがラッチされる不要な動作を除去し、リード命令またはライト命令により消費される電流を減らすことができる半導体メモリ装置を提供することにある。

上記目的を達成するために、本発明に係るグローバルデータラインに伝達されるグローバルデータを第１ライトイネーブル信号に応答し、ラッチするためのグローバルデータラッチ部と、前記グローバルデータラッチから出力されるグローバルラッチデータを第２ライトイネーブル信号に応答して受け取り、ローカルデータラインに出力するためのローカルデータライトドライバーと、

前記第１ライトイネーブル信号及び前記第２ライトイネーブル信号を生成して出力するものの、ライト命令が行われない区間には、前記第１ライトイネーブル信号が非活性化されて出力されるように制御するライトドライバー制御部とを備える半導体メモリ装置を提供する。

本発明によれば、データをライトするための動作を行う区間以外の区間では、グローバルデータラッチ部では、データをラッチせず、伝達する動作を行わない。したがって、ライト用のデータが伝達される経路にリード用のデータが伝達されることがなくなる。

また、実際ライト動作に用いない経路にあるライトドライバーは、データラッチの動作をしなくなるため、不要に消費される電流を減少させることができる。

すなわち、リード動作時、各バンクに備えられる複数のグローバルデータラッチ部が不要に動作するのを防ぐことができ、１つのバンクでデータが貯蔵される動作をしている時、残りのバンクに備えられるグローバルデータラッチ部の動作を防ぐことができるようになる。

また、Ｘ４、Ｘ８動作モードでは、Ｘ１６に比べて用いられるライト用グローバルデータラッチの数がそれぞれ１/４、１/２であるが、この場合にも用いられないライト用グローバルデータラッチ部による電流消費を防ぐことができる。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図４は、本発明に係る好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。

図４に示されているように、本実施の形態に係る半導体メモリ装置は、グローバルデータラインに伝達されるグローバルデータＧＩＯを第１ライトイネーブル信号ＢＷＥＮ１に応答し、ラッチするためのグローバルデータラッチ３００と、グローバルデータラッチ３００にラッチされるデータを第２ライトイネーブル信号ＢＷＥＮ２に応答して受け取り、ローカルデータラインＬＡＹ、ＬＡＹｂに出力するためのローカルデータライトドライバー４００と、第１ライトイネーブル信号ＢＷＥＮ１及び第２ライトイネーブル信号ＢＷＥＮ２を出力し、ライト命令が行われない区間には、第１ライトイネーブル信号ＢＷＥＮ１を非活性化させて出力するように制御するライトドライバー制御部２００とを備える。

図５は、図４に示されるライトドライバー制御部を示す回路図である。

図５に示されているように、ライトドライバー制御部２００は、ライト動作が起きるバンクをイネーブルさせるためのバンク信号ＢＡＮＫ＿ＦＬＡＧと、入力された命令がライト命令の時、活性化されるライト命令信号ＷＲ＿ＦＬＡＧと、データ入出力モードＸ４、Ｘ８に対応して選択されたライトドライバーを活性化させるためのドライバー選択信号ＢＡＹＢＤを組み合わせて、中間イネーブル信号ＥＮを出力する中間イネーブル信号出力部２１０と、中間イネーブル信号ＥＮの活性化に応答して活性化され、ライト命令に対応する動作を行うために伝達されるライト制御信号ＢＷＥＮを受け取り、第１ライトイネーブル信号ＢＷＥＮ１に出力するための第１出力部２２０と、ドライバー選択信号ＢＡＹＢＤとライト制御信号ＢＷＥＮとを組み合わせて、第２ライトイネーブル信号ＢＷＥＮ２を出力するための第２出力部２３０とを備える。

中間イネーブル信号出力部２１０は、ライト命令信号ＷＲ＿ＦＬＡＧと、ドライバー選択信号ＢＡＹＢＤと、バンク信号ＢＡＮＫ＿ＦＬＡＧとを受け取り、中間イネーブル信号ＥＮを出力するＮＡＮＤゲートＩＮＤ１を備える。

第１出力部２２０は、ＮＡＮＤゲートＩＮＤ１から出力される中間イネーブル信号ＥＮと、ライト制御信号ＢＷＥＮとを受け取り、第１ライトイネーブル信号ＢＷＥＮ１を出力するＮＯＲゲートＩＮＯＲ１を備える。

第２出力部２３０は、ドライバー選択信号ＢＡＹＢＤとライト制御信号ＢＷＥＮとを受け取るＮＡＮＤゲートＩＮＤ２と、ＮＡＮＤゲートＩＮＤ２の出力を反転し、第２ライトイネーブル信号ＢＷＥＮ２を出力するためのインバータＩＩＶ１とを備える。

図６は、図４に示される半導体メモリ装置の動作を示すタイミングチャートである。以下、図４ないし図６を参照し、実施の形態に係る半導体メモリ装置の動作を説明する。

まず、ライトドライバー制御部２００の中間イネーブル信号出力部２１０は、バンク信号ＢＡＮＫ＿ＦＬＡＧと、ライト命令信号ＷＲ＿ＦＬＡＧと、ドライバー選択信号ＢＡＹＢＤとを組み合わせて、中間イネーブル信号ＥＮをローレベルで活性化させて出力する。

バンク信号ＢＡＮＫ＿ＦＬＡＧは、メモリ装置が備えている複数のバンクのうち、ライト動作が起きるバンクを知らせる信号であり、ライト命令信号ＷＲ＿ＦＬＡＧは、入力された命令語信号がライト命令語であるかリード命令語であるかを感知し、ライト命令語の場合、活性化されて出力される信号である。また、ドライバー選択信号ＢＡＹＢＤは、バンクに備えられる複数のライトドライバーのうち、現在入出力モード、例えば、Ｘ４モードかあるいはＸ８モードかにより、選択されるライトドライバーを指定するための信号である。

前記図５に示されているように、中間イネーブル信号ＥＮがローレベルで活性化されるということは、前記バンク信号ＢＡＮＫ＿ＦＬＡＧと、ライト命令信号ＷＲ＿ＦＬＡＧと、ドライバー選択信号ＢＡＹＢＤとが全てハイレベルで活性化されたことを意味し、これは、前記バンクの選択されたライトドライバーが実際にライト動作に用いられているということを知らせるものである。

中間イネーブル信号ＥＮがローレベルで活性化された状態でライトドライバー制御部２００の第１出力部２２０では、ライト制御信号ＢＷＥＮを用いて、第１ライトイネーブル信号ＢＷＥＮ１を出力するようになり、この信号に応答し、グローバルデータラッチ部３００がグローバルデータラインに印加されたグローバルデータ信号ＧＩＯをラッチするようになる。

また、ライトドライバー制御部２００の第２出力部２３０は、ドライバー選択信号ＢＡＹＢＤと、ライト制御信号ＢＷＥＮとを用いて、第２ライトイネーブル信号ＢＷＥＮ２を生成して出力するようになる。

したがって、図６に示されているように、第１ライトイネーブル信号ＢＷＥＮ１は、ライト動作が起きる区間のうち、グローバルデータＧＩＯをラッチするためのタイミングの間だけ活性化され、以後では、非活性化の状態を維持するようになる。(図６のＣ)

すなわち、リード動作が起きる間には、第１ライトイネーブル信号ＢＷＥＮ１が非活性化の状態を維持するため、グローバルデータラインに印加されるリード用データＲｅａｄ Ｄａｔａ１、Ｒｅａｄ Ｄａｔａ２がグローバルデータラッチ部３００にラッチされる場合は、発生しない。

したがって、グローバルデータラッチ部３００がライト動作が行われない間には、動作しないため、ローカルデータライトドライバー４００にもグローバルラッチデータＧＩＯ＿ＬＡＴ、ＧＩＯ＿ＬＡＴＢが伝達されない。したがって、ローカルデータライトドライバー４００は、入力されるデータがないため、ライト動作ではないリード時のデータを受け取る不要な動作をしなくなる。(図６のＤ)

図７は、本発明の好ましい第２実施の形態に係る半導体メモリ装置を示すブロック構成図である。

図７に示された第２実施の形態に係る半導体メモリ装置のライトドライバー制御部５００は、ライト動作が行われない時、グローバルデータラッチ部６００を非活性化させるために、第１ライトイネーブル信号ＢＷＥＮ１と第２ライトイネーブル信号ＢＷＥＮ２以外にも第２データマスク信号ＷＤＭ２を出力することが特徴である。

ここで、第１データマスク信号ＷＤＭ１は、メモリ装置がライト命令に対応し、ライト動作を行う途中でそれに関する動作を中止させることができる信号である。

さらに詳細に、図８は、図７に示されたライトドライバー制御部を示す回路図である。

図８に示されているように、ライトドライバー制御部５００は、ライト動作が起きるバンクをイネーブルさせるためのバンク信号ＢＡＮＫ＿ＦＬＡＧと、入力された命令がライト命令の時、活性化されるライト命令信号ＷＲ＿ＦＬＡＧと、データ入出力モードＸ４、Ｘ８に対応して選択されたライトドライバーを活性化するためのドライバー選択信号ＢＡＹＢＤを組み合わせて、中間イネーブル信号ＥＮを出力する中間イネーブル信号出力部５１０と、中間イネーブル信号ＥＮの活性化に応答して活性化され、ライト動作を中止させる第１データマスク信号ＷＤＭ１を受け取り、グローバルデータラッチ部６００に第２データマスク信号ＷＤＭ２を出力するための第１出力部５２０と、ドライバー選択信号ＢＡＹＢＤとライト制御信号ＢＷＥＮとを組み合わせ、第２ライトイネーブル信号ＢＷＥＮ２を出力するための第２出力部５３０を備える。グローバルデータラッチ部６００は、第２データマスク信号ＷＤＭ２が入力されると、データのラッチ動作を終了するようになる。

中間イネーブル信号出力部５１０は、ライト命令信号ＷＲ＿ＦＬＡＧと、ドライバー選択信号ＢＡＹＢＤと、バンク信号ＢＡＮＫ＿ＦＬＡＧとを受け取り、中間イネーブル信号ＥＮを出力するＮＡＮＤゲートＩＮＤ３を備える。

第１出力部５２０は、ＮＡＮＤゲートＩＮＤ３から出力される中間イネーブル信号ＥＮと第１データマスク信号ＷＤＭ１とを受け取り、グローバルデータラッチ部６００のラッチ動作を終了するための第２データマスク信号ＷＤＭ２を出力するＮＯＲゲートＩＮＯＲ２を備える。

第２出力部５３０は、ドライバー選択信号ＢＡＹＢＤとライト制御信号ＢＷＥＮとを受け取り、第１ライトイネーブル信号ＢＷＥＮ１を出力するためのＮＡＮＤゲートＩＮＤ４と、ＮＡＮＤゲートＩＮＤ４の出力を反転して第２ライトイネーブル信号ＢＷＥＮ２を出力するためのインバータＩＩＶ２を備える。

図７と図８に示される第２実施の形態に係る半導体メモリ装置は、第１データマスク信号ＷＤＭ１を受け取り、第２データマスク信号ＷＤＭ２を用いて、グローバルデータライトラッチ部６００の動作を終了させるのが異なるだけであり、第１実施の形態に係る半導体メモリ装置のような方法で動作するため、詳細な動作説明は、省略する。

尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係る半導体メモリ装置を示すブロック構成図である。 図１に示す半導体メモリ装置の具体的な回路図である。 図１に示す半導体メモリ装置の動作を示すタイミングチャートである。 本発明の好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。 図４に示すライトドライバー制御部を示す回路図である。 図４に示す半導体メモリ装置の動作を示すタイミングチャートである。 本発明の好ましい第２実施の形態に係る半導体メモリ装置を示すブロック構成図である。 図７に示すライトドライバー制御部を示す回路図である。

符号の説明

ＮＤ１〜ＮＤ４ ＮＡＮＤゲート
ＮＯＲ１〜ＮＯＲ２ ＮＯＲゲート
Ｉ１〜Ｉ１６ インバータ

Claims (4)

1. グローバルデータラインに伝達されるグローバルデータを第１ライトイネーブル信号に応答し、ラッチするためのグローバルデータラッチ部と、
   前記グローバルデータラッチ部から出力されるグローバルラッチデータを第２ライトイネーブル信号に応答して受け取り、ローカルデータラインに出力するためのローカルデータライトドライバーと、
   前記第１ライトイネーブル信号及び前記第２ライトイネーブル信号を生成して出力するものの、ライト命令が行われない区間には、前記第１ライトイネーブル信号が非活性化されて出力されるように制御するライトドライバー制御部と、
   を備え、
   前記ライトドライバー制御部は、
   ライト動作が起こるバンクをイネーブルさせるためのバンク信号と、入力された命令がライト命令の時、活性化されるライト命令信号と、データ入出力モードに対応して選択されたライトドライバーを活性化させるためのドライバー選択信号を組み合わせて中間イネーブル信号を出力する中間イネーブル信号出力部と、
   前記中間イネーブル信号出力部から出力される中間イネーブル信号及びライト命令に対応する動作を行うために伝達されるライト制御信号を受け取り、前記第１ライトイネーブル信号を出力するための第１出力部と、
   前記ドライバー選択信号と前記ライト制御信号とを組み合わせて前記第２ライトイネーブル信号を出力するための第２出力部と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記中間イネーブル信号出力部は、
   前記ライト命令信号と、前記ドライバー選択信号と、前記バンク信号とを受け取り、前記中間イネーブル信号を出力するＮＡＮＤゲートを備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第１出力部は、
   前記ＮＡＮＤゲートから出力される中間イネーブル信号と前記ライト制御信号とを受け取り、前記第１ライトイネーブル信号を出力するＮＯＲゲートを備えることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記第２出力部は、
   前記ドライバー選択信号と前記ライト制御信号とを受け取るＮＡＮＤゲートと、
   前記ＮＡＮＤゲートの出力を反転し、前記第２ライトイネーブル信号を出力するためのインバータと、
   を備えることを特徴とする請求項２又は３に記載の半導体メモリ装置。

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