KR100659554B1 - 어드레스 입력에 따른 억세스 동작시의 데이터 충돌을 방지하는 반도체 메모리 장치 및 그의 구동방법 - Google Patents

어드레스 입력에 따른 억세스 동작시의 데이터 충돌을 방지하는 반도체 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

어드레스 입력에 따른 억세스 동작시의 데이터 충돌을 방지하는 반도체 메모리 장치 및 그의 구동방법이 게시된다. 본 발명의 반도체 메모리 장치에서는, 전송제어신호를 발생하는 전송제어부가 구비된다. 상기 전송제어신호는 어드레스 입력부에서 어드레스 디코딩부쪽으로 제공되는 어드레스들 중 적어도 어느하나의 논리상태의 천이에 응답하여 소정의 제어폭으로 활성된다. 그리고, 활성화되는 상기 전송제어신호는 새로운 어드레스가 상기 어드레스 디코딩부 쪽으로 제공되는 것을 차단한다. 그러므로, 본 발명의 반도체 메모리 장치 및 그의 구동방법에 의하면, 새로운 어드레스의 이전의 어드레스의 천이로부터 충분한 시간 마진 이내에 입력되더라도, 이전의 어드레스 천이에 따른 억세스 동작이 완료된 후에, 상기 새로운 어드레스에 따른 억세스 동작이 수행된다. 그러므로, 이전의 어드레스 천이 및 새로운 어드레스의 천이에 따른 억세스 동작으로 인한 데이터의 충돌이 방지될 수 있다.
데이터, 충돌, 억세스, 어드레스, 천이, 리프레쉬, 반도체, 메모리

Description

어드레스 입력에 따른 억세스 동작시의 데이터 충돌을 방지하는 반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE FOR PROTECTING DATA CAMPACTION AND OPERATING METHOD THEREFOR}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다.
도 2는 도 1의 어드레스 천이 감지부를 자세히 나타내는 도면이다.
도 3은 도 1의 전송제어부를 자세히 나타내는 도면이다.
도 4는 도 3의 지연펄스 수단을 보다 자세히 나타내는 도면이다.
도 5는 도 3의 래치수단을 보다 자세히 나타내는 회로도이다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구동방법을 나타내는 타이밍도이다.
본 발명은 반도체 메모리 장치 및 그의 구동방법에 관한 것으로서, 특히 이전의 억세스 동작 또는 리프레쉬 동작과 억세스 동작 사이에 데이터의 충돌을 방지하기 위한 반도체 메모리 장치 및 그의 구동방법에 관한 것이다.
반도체 메모리 장치는 외부에서 입력되는 명령들에 의하여 억세스 동작을 수행한다. 그리고, 반도체 메모리 장치가 인에이블(enable) 상태를 유지하고 있는 경우에는, 외부에서 입력되는 어드레스의 천이에 의해서도 새로운 억세스 동작이 수행되도록 제어될 수 있다.
한편, 반도체 메모리 장치에서, 하나의 억세스 동작 및 리프레쉬 동작은 어드레스에 의하여 특정되는 메모리셀을 억세스한 다음, 관련회로들을 다시 프리차아지하고, 데이터 라인들을 등기화하는 일련의 동작으로 이루어진다. 이때, 이와 같은 일련의 동작이 완료되기 전에 다음의 억세스 동작이 진행되는 경우에는, 이전의 억세스 동작 또는 리프레쉬 동작과 관련되는 데이터와 다음의 억세스 동작과 관련되는 데이터 사이에 충돌이 발생될 수 있다. 이와 같은 데이터의 충돌을 방지하기 위하여, 하나의 억세스 동작 또는 리프레쉬 동작의 시작으로부터 일정한 시간이 경과된 후에 새로운 억세스 동작이 수행되는 것이 필요하다.
종래의 반도체 메모리 장치에서는, 데이터의 충돌을 방지하기 위하여, 이전의 어드레스의 천이에 따른 억세스 동작 또는 리프레쉬 명령의 발생으로부터 새로운 어드레스의 천이 사이에는 일정한 시간 마진이 요구되었다.
그러나, 종래의 반도체 메모리 장치에서는, 이전의 어드레스 천이와 새로운 어드레스의 천이 사이에 요구되는 시간 마진으로 인하여, 동작 속도가 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 새로운 어드레스의 천이가 이전의 어드레스 천이로부터 시간 마진 이전에 발생되더라도, 데이터의 충돌없이 억세스 동작을 수행할 수 있는 반도체 메모리 장치 및 그의 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 반도체 메모리 장치는 복수개의 메모리 셀들을 포함하는 메모리 어레이; 상기 메모리셀들을 선택적으로 특정하는 어드레스 디코딩부; 외부에서 제공되는 어드레스들을 입력하여, 상기 어드레스 디코딩부 쪽으로 제공하되, 소정의 전송제어신호의 활성에 의하여, 상기 어드레스의 제공이 차단되는 어드레스 입력부; 및 상기 전송제어신호를 발생하는 전송제어부로서, 상기 전송제어신호는 상기 어드레스 입력부에서 상기 어드레스 디코딩부쪽으로 제공되는 어드레스들 중 적어도 어느하나의 논리상태의 천이에 응답하여 소정의 제어폭으로 활성되고, 상기 반도체 메모리 장치의 리프레쉬를 수행하도록 제어하는 리프레쉬 동작신호에도 응답하여, 활성화되는 상기 전송제어부를 구비한다. 그리고, 상기 전송제어부는 상기 어드레스들 중의 적어도 어느하나의 논리상태의 천이에 응답하여 활성화되는 억세스 신호와 상기 리프레쉬 동작신호에 대하여 논리합 연산을 수행하는 논리합 수단; 상기 논리합 수단의 출력신호에 응답하여, 상기 전송제어신호를 발생하는 래치수단; 및 상기 전송제어신호의 활성에 대하여, 소정의 시간경과 후에 활성화되는 출력신호를 상기 래치수단으로 발생하는 지연펄스 수단을 구비한다. 상기 전송제어신호는 상기 지연펄스 수단의 출력신호에 응답하여 디스에이블된다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 반도 체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 반도체 메모리 장치의 구동방법은 제1 어드레스들을 입력하는 단계; 상기 제1 어드레스들에 응답하여, 소정의 제어폭으로 전송제어신호를 활성화하는 단계; 및 상기 제1 어드레스들에 이어서 제공되는 제2 어드레스들을 입력하는 단계로서, 상기 전송제어신호의 활성에 의하여, 상기 제2 어드레스들의 상기 반도체 메모리 장치의 메모리셀을 디코딩하는 어드레스 디코딩부 쪽으로의 전송이 차단되는 상기 제2 어드레스를 입력하는 단계; 및 상기 전송제어신호의 비활성화에 응답하여, 상기 제2 어드레스들을 상기 어드레스 디코딩부로 전송하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 어레이(110), 어드레스 디코딩부(120), 어드레스 입력부(130) 및 전송제어부(140)를 포함한다.
상기 메모리 어레이(100)는 행(row)과 열(column)로 이루어지는 매트릭스 구 조상에 배열되는 복수개의 메모리셀들을 포함한다. 본 실시예에서는, 상기 메모리셀들은 저장된 데이터를 유효하게 보존하기 위해서는 소정의 리프레쉬 주기 이내에 저장된 데이터를 다시 증폭하여 재충전하는 리프레쉬 동작의 수행이 요구된 디램셀(DRAM cell)인 것으로 한다.
상기 어드레스 디코딩부(120)는 상기 메모리 어레이(110)의 메모리셀을 특정하는 것으로서, 로우 디코더(121)와 칼럼 디코더(123)를 포함한다. 상기 로우 디코더(121)는 상기 어드레스 입력부(130)를 통하여 입력되는 어드레스들(ADD') 중의 로우 어드레스(RADD)를 디코딩하여, 상기 메모리 어레이(110)의 행(row)을 선택한다. 상기 칼럼 디코디(123)는 상기 어드레스 입력부(130)를 통하여 입력되는 어드레스들(ADD') 중의 칼럼 어드레스(CADD)를 디코딩하여, 상기 메모리 어레이(110)의 열(column)을 선택한다.
상기 어드레스 입력부(130)는 외부에서 제공되는 어드레스들(ADD)을 입력하여, 상기 어드레스 디코딩부(120)로 제공한다. 이때, 상기 전송제어부(140)에서 발생되는 전송제어신호(TCON)의 활성에 의하여, 상기 어드레스들(ADD)의 상기 어드레스 디코딩부(120)로의 제공이 차단된다.
상기 어드레스 입력부(130)는 구체적으로 어드레스 버퍼링 수단(131) 및 어드레스 전송수단(133)을 포함한다. 상기 어드레스 버퍼링 수단(131)은 입력되는 상기 어드레스들(ADD)을 버퍼링하여 래치한다. 상기 어드레스 전송수단(133)은 상기 어드레스 버퍼링 수단(131)에 의하여 버퍼링되는 상기 어드레스들(ADD')을 상기 어드레스 디코딩부(120)로 전송하되, 전술한 바와 같이, 상기 전송제어신호(TCON)의 활성에 응답하여 상기 어드레스들(ADD')의 전송이 차단된다.
상기 전송제어부(140)는 상기 전송제어신호(TCON)를 발생한다. 상기 전송제어신호(TCON)는, 상기 어드레스 입력부(130)에서 상기 어드레스 디코딩부(120)로 제공되는 어드레스들(ADD') 중 적어도 어느하나의 논리상태의 천이에 응답하여, 소정의 제어폭(Tw, 도 6 참조)으로 활성된다.
본 발명의 바람직한 실시예에 의하면, 상기 어드레스 천이 감지부(150)는 상기 어드레스들(ADD')의 천이를 감지하여, 어드레스 천이신호(ATD)를 발생한다. 그리고, 상기 어드레스 천이신호(ATD)는 궁극적으로 상기 전송제어신호(TCON)를 활성하도록 제어한다.
도 1의 메모리 제어부(160)는 외부에서 입력되는 명령(CMD)을 수신하여, 반도체 메모리 장치로 하여금, 기입 또는 독출 억세스 동작, 그리고, 리프레쉬 동작 등을 수행하도록 제어한다. 즉, 상기 메모리 제어부(160)에서 발생되는 신호(CON1)에 응답하여, 상기 어드레스 입력부(130)의 어드레스 버퍼링 수단(131)이 인에이블된다. 또한, 데이터 입출력부(180)를 통한 데이터(DQ)의 입출력도, 상기 메모리 제어부(160)로부터 발생되는 신호(CON2)에 응답하여, 제어된다. 이때, 상기 신호들(CON1, CON2)은 외부에서 제공되는 명령(CMD)에 응답하여, 발생된다.
한편, 도 1의 센스앰프블락(170)은 메모리 어레이(110)에 입출력되는 데이터를 증폭한다. 상기 칼럼 디코더(123)에 의하여 디코딩되는 신호에 따라, 센스앰프블락(170)에 포함되는 센스앰프들(미도시)은 선별적으로 데이터 입출력부(180)와 데이터를 송수신한다.
계속 도 1을 참조하면, 상기 메모리 제어부(160)는 억세스 신호(ACC) 및 리프레쉬 동작신호(REFCON)를 생성하여, 상기 전송제어부(140)로 제공한다. 이때, 상기 어드레스 천이신호(ATD)의 천이에 대하여, 상기 억세스 신호(ACC)는 활성화한다. 그리고, 상기 리프레쉬 동작신호(REFCON)는, 반도체 메모리 장치에 대한 리프레쉬를 수행하도록 제어하는 외부의 명령(CMD) 또는 상기 메모리 제어부(160)에 포함될 수 있는 리프레쉬 타이머(161)로부터 발생된다.
도 2는 도 1의 어드레스 천이 감지부(150)를 자세히 나타내는 도면이다. 도 2를 참조하면, 어드레스 천이 감지부(150)는 상승단부 감지수단(151), 하강단부 감지수단(153) 및 논리합 수단(155)을 포함한다. 상승단부 감지수단(151)은 상기 어드레스들(ADD') 중의 어느하나의 "L"에서 "H"로의 천이를 응답하여, 펄스로 발생되는 상승천이 감지신호(RATD)를 발생한다. 하강단부 감지수단(153)은 상기 어드레스들(ADD') 중의 어느하나의 "H"에서 "L"로의 천이를 응답하여, 펄스로 발생되는 하강천이 감지신호(FATD)를 발생한다. 그리고, 논리합 수단(155)은 상승천이 감지신호(RATD) 및 하강천이 감지신호(FATD)를 논리합하여 상기 어드레스 천이신호(ATD)를 발생한다. 그러므로, 상기 어드레스 천이신호(ATD)는 상기 어드레스들(ADD') 중의 어느하나의 "H"에서 "L"로의 천이 및 "L"에서 "H"로의 천이에 응답하여, 펄스로 발생된다.
도 3은 도 1의 전송제어부(140)를 자세히 나타내는 도면이다. 전송제어부(140)는 구체적으로 논리합 수단(141), 래치수단(143) 및 지연펄스 수단(145)을 포함한다. 논리합 수단(141)은 메모리 제어부(160)로부터 제공되는 억세스 신호(ACC) 및 리프레쉬 동작신호(REFCON)를 논리합한다. 상기 래치수단(143)은 논리합 수단(141)의 출력신호(N142)를 셋(SET) 단자로 입력하며, 전송제어신호(TCON)을 발생한다. 상기 지연펄스 수단(145)은 래치수단(143)의 출력신호인 전송제어신호(TCON)의 "H"로의 활성에 응답하여, 제어폭(Tw, 도 6 참조)의 시간경과 후에 활성화하는 펄스를 출력한다. 그리고, 지연펄스 수단(145)의 출력신호(N146)는 상기 래치수단(143)의 리셋(RST) 단자로 입력된다.
도 4는 도 3의 지연펄스 수단(145)을 보다 자세히 나타내는 도면이다. 도 4를 참조하면, 상기 지연펄스 수단(145)은 제1 지연회로(145a), 제2 지연회로(145b) 및 논리곱 수단(145c)을 포함한다. 제1 지연회로(145a)는 상기 전송제어신호(TCON)을 상기 제어폭(Tw)로 지연하여 출력한다. 제2 지연회로(145b)는 상기 제1 지연회로(145a)의 반전신호를 소정의 펄스 지연시간(Tp)으로 지연하여 출력한다. 상기 논리곱 수단(145c)는 상기 제1 지연회로(145a)의 출력신호 및 상기 제2 지연회로(145b)의 출력신호를 논리곱하여 출력한다. 따라서, 상기 지연펄스 수단(145)의 출력신호(N146)는 상기 전송제어신호(TCON)의 활성화로부터 상기 제어폭(Tw)의 지연시간이 경과한 후에, 소정의 펄스 지연시간(Tp)의 펄스폭을 가지는 펄스신호로 발생된다.
도 5는 도 3의 래치수단(143)을 보다 자세히 나타내는 회로도이다. 도 5를 참조하면, 셋(SET)단자에 논리 "H"의 신호가 인가되면, 상기 래치수단(143)의 출력신호(OUT)는 논리 "H"로 활성화된다. 그 후, 리셋(RST)단자에 논리 "H"의 신호가 인가될 때, 상기 래치수단(143)의 출력신호(OUT)는 논리 "L"로 활성화된다. 따라 서, 상기 래치수단(143)의 출력신호인 전송제어신호(TCON)는, 논리합 수단(141)의 출력신호(N142)에 응답하여 "H"로 활성화되며, 상기 지연펄스 수단(145)의 출력신호(N146)에 응답하여, "L"로 디스에이블된다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구동방법을 나타내는 타이밍도로서, 이전의 어드레스의 천이로부터 충분한 시간 마진이내에 새로운 어드레스의 천이가 발생되는 경우의 타이밍이다. 그리고, 본 명세서에서는, 설명의 편의를 위하여, 먼저 천이되는 어드레스를 '제1 어드레스'라 칭하며, 이후에 천이되는 어드레스를 '제2 어드레스'라 칭한다. 도 6을 참조하면, 시점 t1에서 입력되는 제1 어드레스들에 응답하여, 어드레스 천이신호(ATD), 억세스 신호(ACC) 및 상기 래치수단(143)의 셋(SET) 단자인 노드 N142가 순차적으로 활성화되는 "H" 펄스를 발생한다.
그리고, 상기 노드 N142의 활성화에 응답하여, 상기 전송제어신호(TCON)도 "H"로 활성화된다. 전송제어신호(TCON)의 "H"로의 천이로부터 제어폭(Tw)의 지연시간이 경과된 후에, 상기 래치수단(143)의 리셋(RST) 단자인 노드 N146이 "H"로 발생된다. 그리고, 상기 노드 N146의 "H"펄스에 응답하여, 상기 전송제어신호(TCON)는 "L"로 디스에이블된다.
그리고, 상기 전송제어신호(TCON)가 "H"인 동안에는, 상기 어드레스 전송수단(133, 도 1 참조)은 디스에이블된다. 이때, 외부에서 새로운 어드레스가 입력되더라도, 상기 어드레스 전송수단(133)은 새로운 어드레스를 어드레스 디코딩부(120)로 전송하지 않는다. 구체적인 예를 기술하면, 도 6의 시점 t2에서, 제2 어드 레스가 입력된다. 하지만, 시점 t2에서는, 상기 전송제어신호(TCON)가 "H"로 활성화되어 있으므로, 상기 제2 어드레스들은 상기 어드레스 디코딩부(120) 쪽으로 전송되지 못한다. 따라서, 어드레스 천이신호(ATD) 및 억세스 신호(ACC)는 활성화되지 않는다. 이후, 상기 전송제어신호(TCON)가 "L"로 되는 시점 t3에서, 상기 제2 어드레스는 상기 어드레스 디코딩부(120) 쪽으로 전송되며, 상기 제2 어드레스에 따른 어드레스 천이신호(ATD) 및 억세스 신호(ACC)가 활성화된다. 그리고, 계속하여 반도체 메모리 장치의 억세스 동작이 진행된다.
그러므로, 본 발명의 반도체 메모리 장치 및 그의 구동방법에 의하면, 새로운 어드레스의 이전의 어드레스의 천이로부터 충분한 시간 마진 이내에 입력되더라도, 이전의 어드레스 천이에 따른 억세스 동작이 완료된 후에, 상기 새로운 어드레스에 따른 억세스 동작이 수행된다. 그러므로, 이전의 어드레스 천이 및 새로운 어드레스의 천이에 따른 억세스 동작으로 인한 데이터의 충돌이 방지될 수 있다.
마찬가지로, 리프레쉬 동작신호(REFCON)에 의하여 상기 전송제어신호(TCON)가 활성화된 상태에서, 새로운 어드레스가 되는 경우에도, 데이터의 충돌이 방지될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치에서는, 전송제어신호를 발생하는 전송제어부가 구비된다. 상기 전송제어신호는 어드레스 입력부에서 어드레스 디코딩부쪽으로 제공되는 어드레스들 중 적어도 어느하나의 논리상태의 천이에 응답하여 소정의 제어폭으로 활성된다. 그리고, 활성화되는 상기 전송제어신호는 새로운 어드레스가 상기 어드레스 디코딩부 쪽으로 제공되는 것을 차단한다. 그러므로, 본 발명의 반도체 메모리 장치 및 그의 구동방법에 의하면, 새로운 어드레스의 이전의 어드레스의 천이로부터 충분한 시간 마진 이내에 입력되더라도, 이전의 어드레스 천이에 따른 억세스 동작이 완료된 후에, 상기 새로운 어드레스에 따른 억세스 동작이 수행된다. 그러므로, 이전의 어드레스 천이 및 새로운 어드레스의 천이에 따른 억세스 동작으로 인한 데이터의 충돌이 방지될 수 있다.

Claims (5)

  1. 반도체 메모리 장치에 있어서,
    복수개의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리셀들을 선택적으로 특정하는 어드레스 디코딩부;
    외부에서 제공되는 어드레스들을 입력하여, 상기 어드레스 디코딩부 쪽으로 제공하되, 소정의 전송제어신호의 활성에 의하여, 상기 어드레스의 제공이 차단되는 어드레스 입력부; 및
    상기 전송제어신호를 발생하는 전송제어부로서, 상기 전송제어신호는 상기 어드레스 입력부에서 상기 어드레스 디코딩부쪽으로 제공되는 어드레스들 중 적어도 어느하나의 논리상태의 천이에 응답하여 소정의 제어폭으로 활성되고, 상기 반도체 메모리 장치의 리프레쉬를 수행하도록 제어하는 리프레쉬 동작신호에도 응답하여, 활성화되는 상기 전송제어부를 구비하며,
    상기 전송제어부는
    상기 어드레스들 중의 적어도 어느하나의 논리상태의 천이에 응답하여 활성화되는 억세스 신호와 상기 리프레쉬 동작신호에 대하여 논리합 연산을 수행하는 논리합 수단;
    상기 논리합 수단의 출력신호에 응답하여, 상기 전송제어신호를 발생하는 래치수단; 및
    상기 전송제어신호의 활성에 대하여, 소정의 시간경과 후에 활성화되는 출력신호를 상기 래치수단으로 발생하는 지연펄스 수단을 구비하며,
    상기 전송제어신호는
    상기 지연펄스 수단의 출력신호에 응답하여 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 어드레스 입력부에서 상기 어드레스 디코딩부 쪽으로 제공되는 어드레스들의 적어도 어느하나의 논리상태의 천이를 감지하여, 활성화되는 어드레스 천이 신호를 발생하는 어드레스 천이 감지부로서, 상기 어드레스 천이신호는 궁극적으로 상기 전송제어신호가 활성하도록 제어하는 상기 어드레스 천이 감지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 삭제
  5. 삭제
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