KR101097437B1 - 반도체 메모리 장치 및 이의 데이터 입출력 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 제 1 메모리 뱅크와 전기적으로 연결되는 제 1 비트라인, 상기 제 1 비트라인과 전기적으로 연결되는 제 1 미들 입출력 라인, 제 2 메모리 뱅크와 전기적으로 연결되는 제 2 비트라인, 상기 제 2 비트라인과 전기적으로 연결되는 제 2 미들 입출력 라인 및 상기 제 1 및 제 2 미들 입출력 라인과 전기적으로 연결되는 공유 로컬 입출력 라인을 포함한다. 상기 제 1 미들 입출력 라인과 상기 공유 로컬 입출력 라인 사이의 연결 및 상기 제 2 미들 입출력 라인과 상기 공유 로컬 입출력 라인 사이의 연결은 뱅크 선택신호에 의해 제어된다.
컬럼 디코더, 공유 입출력 드라이버, 뱅크 선택신호

Description

반도체 메모리 장치 및 이의 데이터 입출력 방법 {SEMICONDUCTOR MEMORY APPARATUS AND DATA INOUT/OUTPUT METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 입출력에 관한 것이다.
반도체 메모리 장치의 동작속도가 고속화 되면서, 데이터 액세스 시간을 효율적으로 개선하기 위해서 스택(Stack) 뱅크 구조를 구비하는 반도체 메모리 장치가 이용되고 있다. 상기 스택 뱅크 구조에서는, 메모리 셀 영역을 복수개의 메모리 블록으로 분할하고, 각각의 분할된 메모리 블록은 복수개의 적층된 메모리 뱅크로 구성된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 종래기술에 따른 반도체 메모리 장치는 제 1 메모리 뱅크(Bank1) 및 제 2 메모리 뱅크(Bank2)를 포함한다.
제 1 메모리 뱅크(Bank1)와 관련된 리드/라이트 동작은 제 1 컬럼 디코더(11) 및 제 1 입출력 드라이버(21)에 의해 수행되고, 제 2 메모리 뱅크와 관련된 리드/라이트 동작은 제 2 컬럼 디코더(12) 및 제 2 입출력 드라이버(22)에 의해 수 행된다. 상기 제 1 및 제 2 컬럼 디코더(11, 12)는 각각 컬럼 어드레스 신호(Ya<2:7,0>) 및 스트로브 신호(strobe<0:1>)에 따라 컬럼 선택신호(Yi_up, Yi_dn)를 생성하여 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 선택라인(CSL_up, CSL_dn)을 인에이블 시키는 동작을 수행하고, 상기 제 1 및 제 2 입출력 드라이버(21, 22)는 각각 상기 스트로브 신호(strobe<0>, strobe<1>)에 응답하여 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)에 저장된 데이터를 증폭하고, 증폭된 데이터를 할당된 글로벌 입출력 라인(GIO) 및 패드(DQ)를 통해 외부로 출력하고, 상기 패드(DQ) 및 글로벌 입출력 라인(GIO)을 통해 외부에서 입력되는 데이터를 증폭하여 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)로 제공한다.
상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)는 스택 뱅크 구조를 형성한다. 스택 뱅크 구조를 형성하는 메모리 뱅크는 동일한 입출력 라인과 동일한 입출력 패드를 할당 받는다. 상기 제 1 메모리 뱅크(Bank1)의 컬럼 선택라인(CSL_up)과 상기 제 2 메모리 뱅크(Bank2)의 컬럼 선택라인(CSL_dn)은 서로 다르고, 제 1 메모리 뱅크(Bank1)의 로컬 입출력 라인(LIO_up)과 상기 제 2 메모리 뱅크(Bank2)의 로컬 입출력 라인(LIO_dn)은 서로 다르기 때문에, 스택 된 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)는 별도의 컬럼 디코더(11, 12) 및 입출력 드라이버(21, 22)를 구비해야 한다.
그러나, 스택 뱅크 구조를 형성하는 메모리 뱅크 마다 별도의 컬럼 디코더 및 입출력 드라이버를 구비되면, 반도체 메모리 장치의 레이 아웃 마진 확보를 어렵게 한다. 종래에, 스택 된 메모리 뱅크들이 컬럼 선택라인을 공유하는 기술이 개 발되기도 했으나, 이는 상기 컬럼 디코더가 상기 컬럼 선택라인을 바라보는 로드를 증가시키는 문제를 해결하지 못했다. 또한, 스택 된 메모리 뱅크가 입출력 드라이버를 공유하는 기술은 아직 제대로 제안된 적이 없었다.
본 발명은 복수개의 메모리 뱅크가 컬럼 디코더 및 입출력 드라이버를 공유할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 메모리 뱅크와 전기적으로 연결되는 제 1 비트라인; 상기 제 1 비트라인과 전기적으로 연결되는 제 1 미들 입출력 라인; 제 2 메모리 뱅크와 전기적으로 연결되는 제 2 비트라인; 상기 제 2 비트라인과 전기적으로 연결되는 제 2 미들 입출력 라인; 및 상기 제 1 및 제 2 미들 입출력 라인과 전기적으로 연결되는 공유 로컬 입출력 라인; 을 포함하고, 상기 제 1 미들 입출력 라인과 상기 공유 로컬 입출력 라인 사이의 연결 및 상기 제 2 미들 입출력 라인과 상기 공유 로컬 입출력 라인 사이의 연결은 뱅크 선택신호에 의해 제어되는 것을 특징한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 컬럼 어드레스 신호 및 메인 스트로브 신호에 응답하여 제 1 및 제 2 메모리 뱅크의 컬럼 선택라인을 동시에 활성화 시키도록 구성된 공유 컬럼 디코딩부; 뱅크 선택신호에 응답하여 상기 제 1 및 제 2 메모리 뱅크와 선택적으로 접속하는 입출력 스위칭부; 및 상기 메인 스트로브 신호에 응답하여, 리드 동작 중에 상기 입출력 스위칭부의 출력을 증폭하고, 상기 증폭된 출력을 글로벌 입출력 라인으로 전송하며, 라이트 동작 중에 상기 글로벌 입출력 라인으로부터 전송된 데이터를 증폭하고, 상기 증폭된 데이터를 상 기 입출력 스위칭부로 인가하도록 구성된 공유 입출력 드라이빙부; 를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 메모리 뱅크; 제 2 메모리 뱅크; 컬럼 선택신호에 응답하여 제 1 및 제 2 메모리 뱅크와 통신하도록 구성된 제 1 및 제 2 미들 입출력 라인; 및 상기 제 1 및 제 2 미들 입출력 라인과 전기적으로 연결되는 공유 로컬 입출력 라인; 을 포함하고, 상기 제 1 및 제 2 메모리 뱅크의 상기 컬럼 선택신호는 동시에 인에이블 되고, 상기 제 1 메모리 뱅크 및 상기 공유 로컬 입출력 라인 간의 전기적 연결 및 상기 제 2 메모리 뱅크 및 상기 공유 로컬 입출력 라인 간의 전기적 연결은 뱅크 선택신호에 응답하여 선택적으로 수행되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 입출력 방법은, 상기 제 1 및 제 2 메모리 뱅크 중 어느 하나의 메모리 뱅크에 대한 리드/라이트 동작에서도 상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크의 컬럼 선택신호를 모두 활성화시키는 단계; 및 상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크 중 상기 리드/라이트 동작을 수행하는 메모리 뱅크를 공유 로컬 입출력 라인과 선택적으로 연결시키는 단계; 를 포함한다.
본 발명에 의하면, 복수개의 메모리 뱅크가 컬럼 디코딩부 및 입출력 드라이빙부를 공유함으로써, 반도체 메모리 장치의 레이 아웃 마진을 증가시킬 수 있는 효과가 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 공유 컬럼 디코딩부(100) 및 공유 입출력 드라이빙부(200)를 포함한다.
상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)는 스택 뱅크 구조를 형성한다. 일반적으로, 스택 뱅크 구조를 갖는 복수개의 메모리 뱅크는 동일한 글로벌 입출력 라인(GIO)과 동일한 입출력 패드(DQ)를 할당 받는다. 도 2에서는, 2개의 메모리 뱅크만을 도시하고 있으나, 이에 한정하는 것은 아니고, 본 발명은 세 개 이상의 메모리 뱅크가 스택되는 경우에도 적용될 수 있다.
상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)는 컬럼 선택라인(CSL) 및 로컬 입출력 라인(LIO, LIOB)을 공유한다. 상기 컬럼 선택라인(CSL)은 반도체 메모리 장치의 컬럼 선택을 위한 것으로 상기 컬럼 디코딩부(100)로부터 생성되는 컬럼 선택신호(Yi)에 의해 인에이블된다. 상기 로컬 입출력 라인(LIO)은 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)에 저장된 데이터를 글로벌 입출력 라인(GIO)으로 전송하거나, 상기 글로벌 입출력 라인(GIO)으로부터 전송된 데이터를 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)로 전송하기 위한 데이터 입출력 라인이다. 상기 컬럼 선택라인(CSL) 및 상기 로컬 입출력 라인(LIO, LIOB)은 메모리 뱅크를 구성하는 컬럼의 수만큼 다수개가 구비된다.
상기 공유 컬럼 디코딩부(100)는 컬럼 어드레스 신호(Ya<2:7,9>) 및 메인 스트로브 신호(mstrobe)에 응답하여 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 선택라인(CSL)을 활성화시키기 위한 컬럼 선택신호(Yi)를 동시에 제공한다. 도 1에서, 종래기술의 컬럼 디코더(11, 12)는 상기 컬럼 어드레스 신호(Ya<2:7,9>)를 디코딩하고, 각각의 메모리 뱅크의 리드/라이트 동작을 알리는 스트로브 신호(strobe<0:1>)에 응답하여 상기 제 1 메모리 뱅크(Bank1)와 상기 제 2 메모리 뱅크(Bank2)로 별도의 컬럼 선택신호(YI_up, Yi_dn)를 제공하였다. 종래기술의 메모리 뱅크들은 컬럼 선택라인을 공유하지 않고, 별도의 컬럼 선택라인을 구비하였기 때문이다. 본 발명의 실시예에서는, 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)가 컬럼 선택라인(CSL)을 공유하고 있으므로, 상기 공유 컬럼 디코딩부는 상기 컬럼 어드레스 신호(Ya<2:7,9>) 및 상기 메인 스트로브 신호(mstrobe)에 응답하여 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 중 어느 하나의 리드/라이트 동작에서도 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)가 공유하는 컬럼 선택라인(CSL)을 활성화시킨다. 즉, 상기 공유 컬럼 디코딩부(100)는 상기 메인 스트로브 신호(mstrobe)가 인에이블 될 때, 상기 컬럼 어드레스 신호(Ya<2:7,9>)에 따라 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)로 동시에 컬럼 선택신호(Yi)를 제공한다. 상기 메인 스트로브 신호(mstrobe)는 종래기술의 스트로브 신호가 통합된 것으로, 후술하기로 한다.
상기 공유 입출력 드라이빙부(200)는 상기 메인 스트로브 신호(mstrobe)에 응답하여 리드/라이트 동작을 수행한다. 더 상세하게는, 상기 공유 입출력 드라이빙부(200)는 리드 동작 시 상기 메인 스트로브 신호(mstrobe)에 응답하여 상기 공유 로컬 입출력 라인(LIO, LIOB)으로부터 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 데이터를 전송 받아 증폭하고, 상기 증폭된 데이터를 상기 글로벌 입출력 라인(GIO)으로 출력한다. 또한, 상기 공유 입출력 드라이빙부(200)는 라이트 동작 시 상기 메인 스트로브 신호(mstrobe)에 응답하여 상기 글로벌 입출력 라인(GIO)으로부터 전송된 데이터를 증폭하고, 상기 증폭된 데이터를 상기 공유 로컬 입출력 라인(LIO, LIOB)을 통해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)로 전송한다. 상기 공유 입출력 드라이빙부(200)는 상기 메인 스트로브 신호(mstrobe)에 응답하여 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 중 어느 하나의 뱅크와 관련된 리드/라이트 동작에서도 모두 활성화 되어 증폭동작을 수행한다. 상기 공유 입출력 드라이빙부(200)는 후술되는 바와 같이 복수개의 입출력 드라이버로 구성될 수 있다. 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)는 로컬 입출력 라인(LIO, LIOB)을 공유하기 때문에, 상기 입출력 드라이빙부(200)를 구성하는 상기 입출력 드라이버의 수는 종래기술에 비해 절반으로 줄어들 수 있다.
상기 공유 로컬 입출력 라인(LIO, LIOB)은 뱅크 선택신호(Liorst_up, Liorst_dn)에 응답하여 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 중 하나와 선택적으로 전기적으로 연결된다. 상기 뱅크 선택신호(Liorst_up, Liorst_dn)가 상기 제 1 메모리 뱅크를 선택할 때, 상기 공유 로컬 입출력 라인(LIO, LIOB)은 상기 제 1 메모리 뱅크(Bank1)와 통신하고, 상기 뱅크 선택신호가(Liorst_up, Liorst_dn) 상기 제 2 메모리 뱅크(Bank2)를 선택할 때, 상기 공유 로컬 입출력 라인(LIO, LIOB)은 상기 제 2 메모리 뱅크(Bank2)와 통신한다. 따라서, 상기 공유 로컬 입출력 라인(LIO, LIOB)이 상기 제 1 메모리 뱅크(Bank1)와 전기적으로 연결되 는 구간은 상기 공유 로컬 입출력 라인(LIO, LIOB)이 상기 제 2 메모리 뱅크(Bank2)와 전기적으로 연결되는 구간과 중첩되지 않는다.
본 발명의 실시예에 따른 반도체 메모리 장치(1)는 제 1 메모리 뱅크(Bank1)와 제 2 메모리 뱅크(Bank2)가 컬럼 디코더 및 입출력 드라이버를 공유하더라도, 상기 공유 로컬 입출력 라인(LIO, LIOB)이 상기 뱅크 선택신호에(Liorst_up, Liorst_dn) 의해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)와 선택적으로 통신하기 때문에, 데이터의 충돌 없이 정상적으로 데이터의 리드/라이트 동작이 수행될 수 있도록 한다.
본 발명의 실시예에 따른 반도체 메모리 장치(1)는 상기 리드/라이트 커맨드(RD/WT) 및 뱅크 어드레스 신호(BA)에 응답하여 상기 메인 스트로브 신호(mstrobe) 및 상기 뱅크 선택신호(Liorst_up, Liorst_dn)를 생성하는 제어부(300)를 더 포함할 수 있다. 상기 리드/라이트 커맨드(RD/WT)는 반도체 메모리 장치가 리드/라이트 동작을 수행하도록 지시하는 신호로, 외부로부터 패드를 통해 입력될 수 있는 신호이다. 상기 뱅크 어드레스 신호(BA)는 리드/라이트 동작이 수행되어야 하는 뱅크를 선택하는 정보를 갖고 있는 신호로서, 외부로부터 패드를 통해 입력 될 수 있다. 따라서, 상기 제어부(300)는 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)에 대한 리드/라이트 정보를 하나로 통합하는 역할을 수행한다. 다시 말해, 상기 제어부(300)로부터 생성되는 상기 메인 스트로브 신호(mstrobe)는 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 중 어느 하나의 리드/라이트 동작에서도, 상기 공유 컬럼 디코딩부(100)가 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 모 두로 상기 컬럼 선택신호(Yi)를 제공하도록 하고, 상기 공유 입출력 드라이빙부(200)를 활성화시켜 증폭동작을 수행하도록 한다. 또한, 상기 제어부(300)로부터 생성되는 뱅크 선택신호(Liorst_up, Liorst_dn)는 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)로 동시에 컬럼 선택신호(Yi)가 제공되더라도, 실제로 리드/라이트 동작이 수행되는 메모리 뱅크를 특정할 수 있다.
도 3은 도 2의 상기 반도체 메모리 장치의 상세한 구성을 보여주는 도면이다. 도 3에서, 상기 공유 컬럼 디코딩부(100)는 도시되지 않았고, 상기 공유 컬럼 디코딩부(100)로부터 생성되는 컬럼 선택신호(Yi)가 도시되어 있다. 도 3에서, 상기 반도체 메모리 장치는 제 1 비트라인(BL_up, BLB_up), 제 2 비트라인(BL_dn, BLB_dn), 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B), 공유 로컬 입출력 라인(LIO, LIOB) 및 공유 입출력 드라이버(210)를 포함한다. 상기 제 1 비트라인(BL_up, BLB_up)은 상기 제 1 메모리 뱅크(Bank1)와 전기적으로 연결되어, 상기 제 1 메모리 뱅크(Bank1) 의/로 데이터를 입/출력한다. 상기 제 1 비트라인(BL_up, BLB_up)은 복수개의 워드라인과 연결될 수 있다. 도 3에서, 실제 연결관계는 도시되지 않았지만, 상기 제 1 비트라인(BL_up, BLB_up)은 총 8개의 워드라인과 연결된다. 그러나, 워드라인의 개수를 한정하는 것은 아니다. 마찬가지로, 제 2 비트라인(BL_dn, BLB_dn)은 상기 제 2 메모리 뱅크(Bank2)와 전기적으로 연결되어 상기 제 2 메모리 뱅크(Bank2) 의/로 데이터를 입/출력한다. 상기 제 2 비트라인(BL_dn, BLB_dn) 또한 8개의 워드라인과 연결된다.
상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)과 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B) 사이에는 각각 컬럼 스위치(CSW1~CSW4)가 구비된다. 상기 컬럼 스위치(CSW1~CSW4)는 상기 컬럼 선택신호(Yi)가 인에이블 되었을 때, 턴온되어 상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)을 각각 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 전기적으로 연결시킨다. 상기 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 상기 공유 로컬 입출력 라인(LIO, LIOB) 사이에는 각각 입출력 스위칭부(IOSW1~IOSW4)가 구비된다. 상기 입출력 스위칭부(IOSW1~IOSW4)는 상기 컬럼 스위치(CSW1~CSW4)와 동일하게 엔모스 트랜지스터로 구성될 수 있으며, 상기 뱅크 선택신호(Liorst_up, Liorst_dn)에 응답하여 턴온 여부가 결정된다. 상기 입출력 스위칭부(IOSW1, IOSW2)는 뱅크 선택신호(Liorst_up, Liorst_dn)가 제 1 메모리 뱅크(Bank1)를 선택할 때, 즉, 업 뱅크 선택신호(Liorst_up)가 인에이블 될 때 턴온되어, 상기 제 1 및 제 2 미들 입출력 라인(MIO1, MIO1B, MIO2, MIO2B)을 상기 공유 로컬 입출력 라인(LIO, LIOB)과 전기적으로 연결시킨다. 상기 입출력 스위칭부(IOSW3, IOSW4)는 상기 뱅크 선택신호(Liorst_up, Liorst_dn)가 제 2 메모리 뱅크(Bank2)를 선택할 때, 즉, 다운 뱅크 선택신호(Liorst_dn)가 인에이블 될 때 턴온되어, 상기 제 3 및 제 4 미들 입출력 라인(MIO3, MIO3B, MIO4, MIO4B)을 상기 공유 로컬 입출력 라인(LIO, LIOB)과 전기적으로 연결시킨다.
상기 공유 로컬 입출력 라인(LIO, LIOB)은 공유 입출력 드라이버(210)와 연결되고, 상기 공유 입출력 드라이버(210)의 출력은 상기 글로벌 입출력 라인(GIO) 과 연결된다.
리드/라이트 동작 시에, 상기 리드/라이트 동작이 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2) 중 어느 뱅크에 관련된 것인지 무관하게 상기 컬럼 선택신호(Yi)는 인에이블 되므로, 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)은 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 연결된다. 상기 리드/라이트 동작이 제 1 메모리 뱅크(Bank1)에 관련된 것인 경우, 상기 업 뱅크 선택신호(Liorst_up)가 인에이블되므로 상기 입출력 스위칭부(IOSW1, IOSW2)는 턴온되고, 상기 입출력 스위칭부(IOSW3, IOSW4)는 턴오프된다. 따라서, 상기 제 1 및 제 2 미들 입출력 라인(MIO1, MIO1B, MIO2, MIO2B)은 상기 공유 로컬 입출력 라인(LIO, LIOB)과 연결되고, 상기 제 3 및 제 4 미들 입출력 라인(MIO3, MIO3B, MIO4, MIO4B)과 상기 공유 로컬 입출력 라인(LIO, LIOB)의 연결은 차단된다. 따라서, 상기 컬럼 디코딩부(100)로부터 생성된 컬럼 선택신호(Yi)에 의해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 스위치(CSW1~CSW4)가 모두 턴온되어 상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)이 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 각각 연결되더라도, 상기 입출력 스위칭부(IOSW1, IOSW2)에 의해 상기 제 1 및 제 2 미들 입출력 라인(MIO1, MIO1B, MIO2, MIO2B)만이 상기 공유 로컬 입출력 라인(LIO, LIOB)과 연결되므로, 상기 제 1 메모리 뱅크(Bank1)에 관련된 리드/라이트 동작이 수행될 수 있다.
반대로, 상기 리드/라이트 동작이 제 2 메모리 뱅크(Bank2)에 관련된 것인 경우, 상기 다운 뱅크 선택신호(Liorst_dn)가 인에이블되므로 상기 입출력 스위칭 부(IOSW3, IOSW4)는 턴온되고, 상기 입출력 스위칭부(IOSW1, IOSW2)는 턴오프된다. 따라서, 상기 제 3 및 제 4 미들 입출력 라인(MIO3, MIO3B, MIO4, MIO4B)은 상기 공유 로컬 입출력 라인(LIO, LIOB)과 연결되고, 상기 제 1 및 제 2 미들 입출력 라인(MIO1, MIO1B, MIO2, MIO2B)과 상기 공유 로컬 입출력 라인(LIO, LIOB)의 연결은 차단된다. 따라서, 상기 공유 컬럼 디코딩부(100)로부터 생성된 컬럼 선택신호(Yi)에 의해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 스위치(CSW1~CSW4)가 모두 턴온되어 상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)이 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 각각 연결되더라도, 상기 입출력 스위칭부(IOSW3, IOSW4)에 의해 상기 제 3 및 제 4 미들 입출력 라인(MIO3, MIO3B, MIO4, MIO4B)만이 상기 공유 로컬 입출력 라인(LIO, LIOB)과 연결되므로, 상기 제 2 메모리 뱅크(Bank2)에 관련된 리드/라이트 동작이 수행될 수 있다.
한편, 상기 뱅크 선택신호(Liorst_up, Liorst_dn)의 펄스 폭은 상기 컬럼 선택신호(Yi)의 펄스 폭보다 넓은 것이 바람직하다. 즉, 상기 뱅크 선택신호(Liorst_up, Liorst_dn)는 상기 컬럼 선택신호(Yi)보다 먼저 인에이블 되고, 늦게 디스에이블되는 것이 바람직하다. 리드/라이트 동작이 수행될 때, 상기 뱅크 선택신호(Liorst_up, Liorst_dn)가 상기 컬럼 선택신호(Yi)보다 먼저 인에이블 되어야, 상기 입출력 스위칭부(IOSW1~IOSW4)가 상기 컬럼 스위치(CSW1~CSW4)보다 먼저 턴온되어 리드/라이트 동작을 준비할 수 있고, 상기 뱅크 선택신호(Liorst_up, Liorst_dn)가 상기 컬럼 선택신호(Yi)보다 늦게 디스에이블되어야, 상기 입출력 스 위칭부(IOSW1~IOSW4)가 리드/라이트 동작이 완료된 후에 턴오프 되어 정상적인 리드/라이트 동작이 수행될 수 있기 때문이다.
도 3에서, 제 1 내지 제 4 프리차지(411~414)부는 각각 상기 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)을 프리차지 한다. 상기 프리차지부(411,414)는 워드라인이 비활성화 되었을 때, 프리차지 신호(BLEQ_up<0:7>, BLEQ_dn<0:7>)에 응답하여 상기 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)을 프리차지한다. 상기 제 1 내지 제 4 프리차지부(411~414)는 종래기술에 해당한다.
도 3은 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 다수의 컬럼 중 하나의 컬럼의 입출력 라인의 연결관계를 도시한 것이다. 따라서, 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)에서는 도 3에 도시된 구성이 컬럼의 수만큼 존재하게 된다. 또한, 상기 공유 입출력 드라이버(210)도 컬럼의 수만큼 존재하며, 상기 복수의 공유 입출력 드라이버가 도 2의 상기 공유 입출력 드라이빙부(200)를 구성한다.
도 4는 도 2의 제어부의 구성을 개략적으로 보여주는 도면이다. 도 4에서, 상기 제어부(300)는 디코더(310), 제 1 및 제 2 지연부(321, 322), 제 1 및 제 2 스트로브 생성부(331, 332), 스트로브 통합부(340) 및 뱅크 선택신호 생성부(350)를 포함한다.
상기 디코더(310)는 상기 리드/라이트 커맨드(RD/WT) 및 상기 뱅크 어드레스 신호(BA)를 디코딩하여 제 1 및 제 2 내부 스트로브 신호(WT_up, RD_up, WT_dn, RD_dn)를 생성한다. 상기 리드/라이트 커맨드(RD/WT)는 반도체 메모리 장치의 리드 /라이트 동작을 지시하는 신호이고, 상기 뱅크 어드레스 신호(BA)는 리드/라이트 동작이 수행되어야하는 메모리 뱅크의 정보를 갖고 있으므로, 상기 제 1 내부 스트로브 신호(WT_up, RD_up)는 제 1 메모리 뱅크(Bank1)의 리드/라이트 동작 정보를 갖고, 상기 제 2 내부 스트로브 신호(WT_dn, RD_dn)는 제 2 메모리 뱅크(Bank2)의 리드/라이트 동작 정보를 갖는다. 상기 디코더(310)는 종래기술과 동일하게 구현될 수 있다. 이하에서는 설명의 편의를 위해, 제 1 메모리 뱅크(Bank1)의 리드/라이트 동작과 관련된 상기 제 1 내부 스트로브 신호(WT_up, RD_up)를 신호(T1)로, 제 2 메모리 뱅크(Bank2)의 리드/라이트 동작과 관련된 상기 제 2 내부 스트로브 신호(WT_dn, RD_dn)를 신호(T1')로 표시하기로 한다.
상기 제 1 지연부(321)는 7개의 인버터를 포함하여 상기 제 1 내부 스트로브 신호(T1)를 순차적으로 지연시킨다. 상기 제 2 지연부(322)도 7개의 인버터를 포함하여 상기 제 2 내부 스트로브 신호(T1')를 순차적으로 지연시킨다.
상기 제 1 스트로브 신호 생성부(331)는 지연신호(T2b) 및 지연신호(T3b)를 입력 받아 상기 제 1 스트로브 신호(strobe<0>)를 생성한다. 상기 제 2 스트로브 신호 생성부(332)는 지연신호(T2'b) 및 지연신호(T3'b)를 입력 받아 상기 제 2 스트로브 신호(strobe<1>)를 생성한다. 상기 제 1 스트로브 신호 생성부(331)는 상기 지연신호(T2b, T3b)를 입력 받는 제 1 낸드 게이트(ND1)와 상기 제 1 낸드 게이트(ND1)의 출력을 순차적으로 반전하는 제 1 및 제 2 인버터(IV1, IV2)로 구성된다. 상기 제 2 스트로브 신호 생성부(332)는 상기 지연신호(T2'b, T3'b)를 입력 받는 제 2 낸드 게이트(ND2)와 상기 제 2 낸드 게이트(ND2)의 출력을 순차적으로 반 전시키는 두 개의 인버터(IV3, IV4)로 구성될 수 있다.
상기 스트로브 통합부(340)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 통합하여 메인 스트로브 신호(mstrobe)를 생성한다. 상기 스트로브 통합부(340)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 입력 받아 상기 메인 스트로브 신호(mstrobe)를 출력하는 오어 게이트(OR)로 구성될 수 있다.
상기 뱅크 선택신호 생성부(350)는 제 3 및 제 4 낸드게이트(ND3, ND4) 및 4개의 인버터(IV5, IV6, IV7, IV8)를 포함한다. 상기 제 3 낸드 게이트(ND3)는 지연신호(T1b) 및 지연신호(T4b)를 입력 받기 때문에, 상기 뱅크 선택신호 생성부(450)가 생성하는 상기 업 뱅크 선택신호(Liorst_up)는 상기 제 1 스트로브 신호(strobe<0>)보다 넓은 펄스 폭을 갖는다. 마찬가지로, 상기 제 4 낸드 게이트(ND4)는 지연신호(T1'b) 및 지연신호(T4'b)를 입력 받기 때문에 상기 뱅크 선택신호 생성부(350)가 생성하는 상기 다운 뱅크 선택신호(Liorst_dn)는 상기 제 2 스트로브 신호(strobe<1>)보다 넓은 펄스 폭을 갖는다.
당업자라면, 상기 제어부(300)는 다양한 방식의 로직으로 구성될 수 있음을 알 수 있을 것이다. 또한, 상기 제어부(300)의 구성 중 스트로브 통합부(340) 및 상기 뱅크 선택신호 생성부(350)는 상기 공유 컬럼 디코딩부(100) 또는 공유 입출력 드라이빙부(200)에 포함될 수도 있다.
도 5는 일반적인 반도체 메모리 장치가 커맨드에 응답하여 동작하는 것을 보여주는 타이밍도이다. 도 5에서, 반도체 메모리 장치는 커맨드를 입력 받아 다양한 동작을 수행한다. 상기 반도체 메모리 장치로 입력되는 커맨드에 따라 로우 어드레 스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 및 칩 선택 신호(/CS)가 입력된다. 일반적으로, 커맨드 버퍼(Command Buffer)는 커맨드에 상응하는 상기 신호들(/RAS, /CAS, /WE, /CS) 및 클럭 인에이블 신호(Clock Enable Signal, CKE, 도시하지 않음.)를 입력 받아 내부 커맨드 신호를 생성한다. 도 5에서, 반도체 메모리 장치로 액티브 커맨드(ACT)가 인가되면, 인에이블 된 로우 어드레스 스트로브 신호(/RAS) 및 라이트 인에이블 신호(/WE)를 입력 받아, 로우 어드레스 신호(Row ADD)가 반도체 메모리 장치로 입력된다. 따라서, 로우 어드레스 신호(Row ADD)에 따라 선택된 워드라인이 활성화되고, 반도체 메모리 장치는 액티브 모드로 진입한다. 이후에, 리드 또는 라이트 커맨드(RD/WT)가 인가되면, 컬럼 어드레스 스트로브 신호(/CAS)가 인에이블 되고, 컬럼 어드레스 신호(Column ADD)가 반도체 메모리 장치로 입력된다. 따라서, 컬럼 어드레스 신호(Column ADD)에 따라 선택된 컬럼 선택라인이 활성화되어 반도체 메모리 장치는 리드 또는 라이트 동작을 수행할 수 있다. 이 때, 상기 리드 또는 라이트 커맨드(RD/WT)에 응답하여 상기 스트로브 신호(strobe<0:1>)가 생성된다. 이 후, 프리차지 커맨드(PCG)가 인가되면, 활성화 되었던 워드라인은 비활성화되고, 반도체 메모리 장치는 스탠바이 모드로 진입한다. 위와 같은 동작이 반복되어, 데이터의 입출력이 수행될 수 있다.
도 5를 참조하여, 상기 리드/라이트 커맨드(RD/WT)를 이용하여 상기 뱅크 선택신호(Liorst_up, Liorst_dn)를 생성하는 이유를 설명하면 다음과 같다. 종래기술에서는 상기 로우 어드레스 신호(Row ADD)가 입력되는 액티브 커맨드(ACT)로부터 생성된 신호를 이용하여 상기 입출력 스위칭부(IOSW1~IOSW4)를 제어하였다. 따라서, 스택된 복수개의 메모리 뱅크들이 로컬 입출력 라인을 공유할 수 없었다. 상기 입출력 스위칭부(IOSW1~IOSW4)를 액티브 커맨드(ACT)로부터 생성되는 신호로 제어하는 경우, 상기 입출력 스위칭부(IOSW1~IOSW4)가 반도체 메모리 장치의 액티브 모드에서 계속적으로 턴온 상태를 유지한다. 따라서, 공유 컬럼 디코딩부(100)를 통해 상기 복수개의 메모리 뱅크의 컬럼 선택라인을 동시에 활성화시키는 경우, 턴온 상태를 유지하는 입출력 스위칭부(IOSW1~IOSW4)를 통해 서로 다른 메모리 뱅크의 데이터가 공유 로컬 입출력 라인으로 전송된다. 결국, 공유 로컬 입출력 라인으로 전송된 서로 다른 메모리 뱅크의 데이터가 충돌하게 된다. 위와 같이 종래기술에 따르면, 스택된 복수개의 메모리 뱅크가 근본적으로 컬럼 디코더, 컬럼 선택라인, 로컬 입출력 라인 및 입출력 드라이버를 공유할 수 없었다.
그러나, 본 발명의 실시예에서는 상기 입출력 스위칭부(IOSW1~IOSW4)를 상기 리드/라이트 커맨드(RD/WT)로부터 생성되는 뱅크 선택신호(Liorst_up, Liorst_dn)로 제어하기 때문에, 종래기술과 같은 문제점을 해결한다. 즉, 상기 반도체 메모리 장치의 액티브 모드 전체에서가 아니라, 리드 또는 라이트 동작이 수행되는 구간에서 상기 입출력 스위칭부(IOSW1~IOSW4)를 턴온/턴오프 시킴으로써, 복수개의 메모리 뱅크가 로컬 입출력 라인을 공유하더라도 데이터의 충돌이 발생하지 않는다. 도 3에서, 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 특정 워드라인이 동시에 활성화 되고, 리드/라이트 동작에서 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 선택신호(Yi)가 동시에 인에이블 되더라도, 상기 제 1 및 제 2 입출력 스위칭 부(IOSW1, IOSW2)는 상기 업 뱅크 선택신호(Liorst_up)에 응답하여 상기 제 1 메모리 뱅크(Bank1)에 대한 리드/라이트 동작 구간에서만 턴온되고, 상기 제 3 및 제 4 입출력 스위칭부(IOSW3, IOSW4)는 상기 다운 뱅크 선택신호(Liorst_dn)에 응답하여 상기 제 2 메모리 뱅크(Bank2)에 대한 리드/라이트 동작 구간에서만 턴온되기 때문에, 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 데이터의 충돌 문제는 해결될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2 내지 도 4, 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작(1)을 살펴보면 다음과 같다.
첫 번째 라이트 및 리드 커맨드(WT, RD)는 제 1 메모리 뱅크(Bank1)에 관련된 것이고, 두 번째 라이트 및 리드 커맨드(WT, RD)는 제 2 메모리 뱅크(Bank2)에 관련된 것이다. 상기 디코더(310)는 상기 리드/라이트 커맨드(RD/WT) 및 뱅크 어드레스(BA)를 디코딩하여 제 1 및 제 2 내부 스트로브 신호(WT_up, RD_up, WT_dn, RD_dn)를 생성한다. 상기 제 1 스트로브 신호 생성부(331)는 상기 제 1 내부 스트로브 신호(WT_up, RD_up)에 응답하여 상기 제 1 스트로브 신호(strobe<0>)를 생성하고, 상기 제 2 스트로브 신호 생성부(332)는 상기 제 2 내부 스트로브 신호(WT_dn, RD_dn)에 응답하여 상기 제 2 스트로브 신호(strobe<1>)를 생성한다. 상기 스트로브 통합부(340)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 통합하여 상기 메인 스트로브 신호(mstrobe)를 생성한다. 또한, 상기 뱅크 선택신호 생성부(350)는 상기 제 1 스트로브 신호(strobe<0>)보다 넓은 펄스 폭을 갖는 업 뱅 크 선택신호(Liorst_up)를 생성하고, 상기 제 2 스트로브 신호(strobe<1>)보다 넓은 펄스 폭을 갖는 다운 뱅크 선택신호(Liorst_dn)를 생성한다.
첫 번째 라이트 동작 시, 상기 메인 스트로브 신호(mstrobe)의 첫 번째 펄스에 응답하여 상기 공유 컬럼 디코딩부(100)는 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 선택신호를 인에이블 시킨다. 따라서, 도 3에서, 상기 컬럼 스위치(CSW1~CSW4)는 모두 턴온 되므로, 상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)은 각각 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 각각 연결된다. 이 때, 인에이블된 상기 업 뱅크 선택신호(Liorst_up)에 응답하여 입출력 스위칭부(IOSW1, IOSW2)가 턴온되므로, 상기 제 1 및 제 2 미들 입출력 라인(MIO1, MIO1B, MIO2, MIO2B)이 상기 공유 로컬 입출력 라인(LIO)과 연결된다. 따라서, 상기 컬럼 선택신호(Yi)에 의해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 스위치(CSW1~CSW4)가 모두 턴온 되더라도, 상기 제 1 메모리 뱅크(Bank1)만이 상기 공유 로컬 입출력 라인(LIO)과 연결된다. 상기 공유 입출력 드라이빙부(200)는 상기 메인 스트로브 신호(mstrobe)에 응답하여 활성화되므로, 입출력 패드(DQ) 및 글로벌 입출력 라인(GIO)을 통해 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 공유 로컬 입출력 라인(LIO)으로 출력한다. 상기 공유 로컬 입출력 라인(LIO, LIOB)은 상기 제 1 비트라인(BL_up, BLB_up)과 연결되어 있으므로, 상기 증폭된 데이터는 상기 제 1 비트라인(BL_up, BLB_up)으로 전송되어, 상기 제 1 비트라인(BL_up, BLB_up)과 연결된 상기 제 1 메모리 뱅크(Bank1)의 메모리 셀에 저장될 수 있다.
두 번째 라이트 동작 시, 상기 메인 스트로브 신호(mstrobe)의 두 번째 펄스에 응답하여 상기 공유 컬럼 디코딩부(100)는 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 선택신호(Yi)를 인에이블 시킨다. 따라서, 도 3에서, 상기 제 1 내지 제 4 컬럼 스위치(CSW1~CSW4)는 모두 인에이블 되므로, 상기 제 1 및 제 2 비트라인(BL_up, BLB_up, BL_dn, BLB_dn)은 각각 제 1 내지 제 4 미들 입출력 라인(MIO1~MIO4, MIO1B~MIO4B)과 각각 연결된다. 이 때, 인에이블된 상기 다운 뱅크 선택신호(Liorst_dn)에 응답하여 입출력 스위칭부(IOSW3, IOSW4)가 턴온되므로, 상기 제 3 및 제 4 미들 입출력 라인(MIO3, MIO3B, MIO4, MIO4B)이 상기 공유 로컬 입출력 라인(LIO)과 연결된다. 따라서, 상기 컬럼 선택신호(Yi)에 의해 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 컬럼 스위치(CSW1~CSW4)가 모두 턴온되어도, 상기 제 2 메모리 뱅크(Bank2)만이 상기 공유 로컬 입출력 라인(LIO)과 연결된다. 상기 공유 입출력 드라이빙부(200)는 상기 메인 스트로브 신호(mstrobe)에 응답하여 활성화되므로, 입출력 패드(DQ) 및 글로벌 입출력 라인(GIO)을 통해 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 공유 로컬 입출력 라인(LIO)으로 출력한다. 상기 공유 로컬 입출력 라인(LIO)은 상기 제 2 비트라인(BL_dn, BLB_dn)과 연결되어 있으므로, 상기 증폭된 데이터는 상기 제 2 비트라인(BL_dn, BLB_dn)으로 전송되어, 상기 제 2 비트라인(BL_dn, BLB_dn)과 연결된 제 2 메모리 뱅크(Bank2)의 메모리 셀에 저장될 수 있다.
첫 번째 리드 동작 시, 상기 제 1 비트라인(BL_up, BLB_up)이 상기 공유 로컬 입출력 라인(LIO)과 연결되고, 상기 공유 입출력 드라이빙부(200)는 상기 제 1 비트라인(BL_up, BLB_up) 및 상기 공유 로컬 입출력 라인(LIO)으로부터 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 글로벌 입출력 라인(GIO) 및 패드(PAD)를 통해 외부로 출력한다.
두 번째 리드 동작 시, 상기 제 2 비트라인(BL_dn, BLB_dn)이 상기 공유 로컬 입출력 라인(LIO)과 연결되고, 상기 공유 입출력 드라이빙부(200)는 상기 제 2 비트라인(BL_dn, BLB_dn) 및 상기 공유 로컬 입출력 라인(LIO)으로부터 전송된 데이터를 증폭하고, 증폭된 데이터를 상기 글로벌 입출력 라인(GIO) 및 패드(PAD)를 통해 외부로 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 상세하게 보여주는 도면,
도 4는 도 2의 제어부의 구성을 보여주는 도면,
도 5는 커맨드에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 입출력 동작을 보여주는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 공유 컬럼 디코딩부 200: 공유 입출력 드라이빙부
300: 제어부

Claims (23)

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  7. 컬럼 어드레스 신호 및 메인 스트로브 신호에 응답하여 제 1 및 제 2 메모리 뱅크의 컬럼 선택라인을 동시에 활성화 시키도록 구성된 공유 컬럼 디코딩부;
    뱅크 선택신호에 응답하여 상기 제 1 및 제 2 메모리 뱅크와 선택적으로 접속하는 입출력 스위칭부;
    상기 메인 스트로브 신호에 응답하여, 리드 동작 중에 상기 입출력 스위칭부의 출력을 증폭하고, 상기 증폭된 출력을 글로벌 입출력 라인으로 전송하며, 라이트 동작 중에 상기 글로벌 입출력 라인으로부터 전송된 데이터를 증폭하고, 상기 증폭된 데이터를 상기 입출력 스위칭부로 인가하도록 구성된 공유 입출력 드라이빙부; 및
    리드/라이트 커맨드 및 뱅크 어드레스 신호에 응답하여 상기 뱅크 선택신호 및 상기 메인 스트로브 신호를 생성하도록 구성된 제어부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 뱅크 선택신호는, 상기 리드/라이트 동작이 상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크 중 어떤 뱅크와 관련된 것인지 여부에 대한 정보를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 메인 스트로브 신호는 상기 제 1 및 제 2 메모리 뱅크의 리드/라이트 동작에 관한 정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 뱅크 선택신호는, 상기 컬럼 선택신호보다 먼저 인에이블 되고, 늦게 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 메모리 뱅크;
    제 2 메모리 뱅크;
    컬럼 선택신호에 응답하여 제 1 및 제 2 메모리 뱅크와 통신하도록 구성된 제 1 및 제 2 미들 입출력 라인; 및
    상기 제 1 및 제 2 미들 입출력 라인과 전기적으로 연결되는 공유 로컬 입출력 라인;
    을 포함하고,
    상기 제 1 및 제 2 메모리 뱅크의 상기 컬럼 선택신호는 동시에 인에이블 되고, 상기 제 1 메모리 뱅크 및 상기 공유 로컬 입출력 라인 간의 전기적 연결 및 상기 제 2 메모리 뱅크 및 상기 공유 로컬 입출력 라인 간의 전기적 연결은 뱅크 선택신호에 응답하여 선택적으로 수행되며,
    메인 스트로브 신호에 응답하여, 리드 동작 중에 상기 공유 로컬 입출력 라인의 데이터를 증폭하고, 증폭된 데이터를 글로벌 입출력 라인으로 전송하며, 라이트 동작 중에 상기 글로벌 입출력 라인의 데이터를 증폭하고, 증폭된 데이터를 상기 공유 로컬 입출력 라인으로 전송하도록 구성된 공유 입출력 드라이빙부; 및
    리드/라이트 커맨드 및 뱅크 어드레스 신호에 응답하여 상기 메인 스트로브 신호, 상기 뱅크 선택신호를 생성하도록 구성된 제어부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 컬럼 선택신호가 인에이블되면, 리드 동작 중에 상기 제 1 메모리 뱅크의 데이터는 상기 제 1 미들 입출력 라인으로 전송되고, 라이트 동작 중에 상기 제 1 미들 입출력 라인의 데이터는 상기 제 1 메모리 뱅크로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 컬럼 선택신호가 인에이블되면, 리드 동작 중에 상기 제 2 메모리 뱅크의 데이터는 상기 제 2 미들 입출력 라인으로 전송되고, 라이트 동작 중에 상기 제 2 미들 입출력 라인의 데이터는 상기 제 2 메모리 뱅크로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 뱅크 선택신호는, 리드/라이트 동작이 상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크 중 어떤 뱅크와 관련된 것인지 여부에 대한 정보를 갖는 것을 특징으로 하는 반도체 메모리 장치.
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