KR100596434B1 - 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치 - Google Patents

레이아웃 면적을 줄일 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 다수의 뱅크를 구비하는 메모리 장치에서 컬럼어드레스를 디코딩하기 위한 Y제어부의 회로면적을 줄일 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 뱅크와 제2 뱅크; 컬럼어드레스를 프리디코딩하기 위한 프리디코더; 상기 프리디코더의 출력신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및 상기 프리디코더의 출력신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, X제어부, Y제어부, 뱅크, 메인디코더, 프리디코더.

Description

레이아웃 면적을 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING LAY-OUT AREA}
도1과 도2는 4개의 뱅크를 구비하는 반도체 메모리 장치의 블럭구성도.
도3은 도1에 도시된 뱅크0과 뱅크1의 Y제어부를 나타내는 블럭구성도.
도4는 도3에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도.
도5는 도3에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도.
도6은 도3에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도.
도7은 도3에 도시된 단위메인디코더(ydec4)를 나타내는 회로도.
도8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도9는 도8에 도시된 반도체 메모리 장치를 보다 자세히 나타내는 블럭구성도.
도10은 도9에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도.
도11은 도9에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도.
도12는 도9에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도.
도13은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내 는 블럭구성도.
도14는 도13에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도.
도15는 도13에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도.
도16은 도13에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도.
도17은 도13에 도시된 단위메인디코더(ydec4)를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
I1 ~ I40 : 인버터
ND1 ~ ND15 : 낸드게이트
NOR1 ~ NOR3 : 노어게이트
MN1 ~ MN5 : 앤모스트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 회로면적을 크게 줄일 수 있는 메모리 장치에 관한 것이다.
도1은 4개의 뱅크를 구비하는 반도체 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 4개의 뱅크(11,12, 21,22,31,32,41,42)를 구비하게 되는데, 각각의 뱅크는 2개의 블럭으로 나누어져 있다. 디디알 메모리 장치처럼 한번의 데이터 억세스시에 2개의 데이터를 동시에 뱅크영역에서 외부로 출력하기 위해 하나의 뱅크를 2개의 영역으로 나누어 놓은 것이다.
각 뱅크는 로우어드레스를 입력받아 디코딩하여 뱅크에 구비되는 다수의 워드라인중 하나를 선택하여 활성화시키기 위한 X제어부(13,14, 23, 24, 33, 34, 43,44)와, 컬럼어드레스를 입력받아 디코딩하여 뱅크에 구비되는 다수의 비트라인중 하나를 선택하기 위한 Y제어부(15,16,25,26,35,36,45,46)를 구비하고 있다.
같은 수의 메모리 셀을 보다 효율적으로 배치하기 위해 같은 뱅크라 하더라도 다른 곳에 분리하여 배치시키는 경우도 있다.
도2는 도1과 다르게 뱅크를 배치한 반도체 메모리 장치의 블럭구성도이다.
도2는 하나의 뱅크를 4개영역으로 각각 서로 분리시켜 놓았는데, 이는 각 뱅크에 대응하는 X제어부와 Y제어부를 보다 효율적으로 배치하고, 보다 효율적인 데이터 억세스를 위한 것이다.
도3은 도1에 도시된 뱅크0과 뱅크1의 Y제어부(15,16,35,36)를 나타내는 블럭구성도이다. 도3에서 우측에 도시된 Y제어부(15,16)가 뱅크0의 Y제어부이며, 좌측에 도시된 Y제어부(35,36)가 뱅크1의 Y제어부이다. 참고적으로 여기서는 컬럼어드레스가 12비트인 경우에 대하여 설명한다.
먼저 뱅크0의 Y제어부(15,16)를 살펴보면, Y제어부(15,16)는 컬럼어드레스제어부(10)와 제1 및 제2 프리디코더(15_1, 16_1)와, 제1 및 제2 메인디코더(15_2, 15_2)로 구성된다. 뱅크1의 Y제어부(35, 36)도 컬럼어드레스제어부(30)와, 제1 및 제2 프리디코더(35_1, 36_1)와, 제1 및 제2 메인디코더(35_2, 35_2)로 구성된다.
뱅크0의 구성에 대하여 살펴보면, 컬럼어드레스 제어부(10)는 명령어커맨드로 부터 뱅크어드레스(b<0>)와 컬럼어드레스(y<0:11>)를 입력받아 카운팅하여 내부컬럼어드레스(byac<11:3>, byac_e<1:2>, byac_o<1:2>)를 생성한다음 제1 및 제2 프리디코더(15_1,16_1)로 보내는 역할을 한다. 이 때 컬럼어드레스 제어부(10)는 라이트명령이 실행중이면 2클럭 쉬프팅시키고, 리드명령이 실행중이면 그대로 출력하며, 현재 명령어에 대한 데이터의 타입(시퀄스나 인터리브 모드 타입)이나 버스트 길이 등에 대한 정보에 따라 출력되는 어드레스를 조정하여 출력하게 된다.
제1 프리디코더(15_1)는 4개의 제1 단위프리디코더(ypdec12)와, 8개의 제2 단위프리디코더(ydec345)와 8개의 제3 단위프리디코더(ydec678)를 구비한다.
제1 프리디코더(15_1)에 구비되는 제1 단위프리디코더(ypdec12)는 컬럼어드레스 제어부(10)에서 출력되는 내부컬럼어드레스(byac_e<1:2>)를 입력받아 디코딩하여 각각 제1 디코딩신호(ya12<0> ~ ya12<3>)를 출력한다.
제1 프리디코더(15_1)에 구비되는 제2 단위프리디코더(ydec345)는 컬럼어드레스 제어부(10)에서 출력되는 내부컬럼어드레스(byac<3:5>)를 입력받아 디코딩하여 제2 디코딩신호(ya345<0> ~ ya345<7>)를 출력한다.
제1 프리디코더(15_1)에 구비되는 제3 단위프리디코더(ydec678)는 컬럼어드레스 제어부(10)에서 출력되는 내부컬럼어드레스(byac<6:8>)를 입력받아 디코딩하여 제3 디코딩신호(ya678<0> ~ ya678<7>)를 출력한다.
제2 프리디코더(16_1)도 제1 프리디코더(15_1)과 같은 구성을 가지게 된다. 단지 제2 프리디코더(16_1)에 구비되는 제1 단위프리디코더(ypdec12)는 컬럼어드레스 제어부(10)에서 출력되는 내부컬럼어드레스(byac_o<1:2>)를 입력받아 디코딩하여 제1 디코딩신호(ya12<0> ~ ya12<3>)를 출력한다.
제1 메인디코더(15_2)는 64개의 단위메인디코더(ydec4)를 구비하는데, 단위메인디코더(ydec4)는 제2 디코딩신호(ya345<0> ~ ya345<7>)와, 제3 디코딩신호(ya678<0> ~ ya678<7>)중에서 각각 선택된 하나의 디코딩신호에 의해 활성화되며, 제1 디코딩신호(ya12<0> ~ ya12<3>)를 입력받아 디코딩하여 4비트의 YI신호를 출력하게 된다. 따라서 64개의 단위메인디코더(ydec4)에서 총 256개의 YI신호를 출력하게 된다.
컬럼어드레스 제어부(10)에서 출력하는 내부컬럼어드레스신호(y<0:11>)는 현재 프리디코더에서 사용하지 않는 것으로 되었는데, 이 신호들은 메모리 장치의 출력모드에 따라 사용되는 신호이다. ×16인 경우는 현재처럼 사용하지 않으며, ×8 또는 ×4 모드인경우에는 사용하게 된다.
또한, 제어신호(yistp, yistpz)는 서로 반대되는 위상을 가지는 신호로서, 제1 프리디코더(15_1)와 제2 프리디코더(15_2)에 입력되어 교대로 동작하도록 하는 신호이다. 제어신호는 리드 또는 라이트명령어가 입력시 버스트 길이에 대응하는 구간에서 외부클럭의 라이징에지에 동기되어 발생하는 신호이다.
한편, 도3의 좌측에 도시된 뱅크0(31,32)의 Y제어부(35,36)도 뱅크0(11,12)의 Y제어부(15,16)와 같은 구성을 가지고 있으므로, 자세한 설명은 생략한다.
도4는 도3에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 제1 단위프리디코더(ypdec12)는 제어신호(yistpz)에 인에이블되어, 내부컬럼어드레스(byac_e<1:2>)가 모두 하이레벨로 입력되는 경우에 제1 디코딩신호(ya12<0>)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다. 도4는 제1 프리디코더(15_1)에 구비되는 4개의 제1 단위디코더(ypdec12)중 하나를 표시한 것으로 나머지 3개의 제1 단위 디코더(ypdec12)는 각각 서로 다른 종류의 내부컬럼어드레스(byac_e<1:2>)를 입력받아 나머지 제1 디코딩신호(ya12<1:3>)를 각각 출력하게 된다.
도5는 도3에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 제2 단위프리디코더(ydec345)는 내부컬럼어드레스(byac<3:5>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제2 디코딩신호(ya345<0>)를 하이레벨로 활성화시켜 출력하게 회로구성되어 있다. 도5는 제1 프리디코더(15_1)에 구비되는 8개의 제2 단위디코더(ydec345)중 하나를 표시한 것으로 나머지 7개의 제2 단위 디코더(ydec345)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<3:5>)를 입력받아 나머지 제2 디코딩신호(ya345<1:7>)를 각각 출력하게 된다.
도6은 도3에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 제3 단위프리디코더(ydec678)는 내부컬럼어드레스(byac<6:8>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제3 디코딩신호(ya678<0>)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다. 도6은 제1 프리디코더(15_1)에 구비되는 8개의 제3 단위디코더(ydec678)중 하나를 표시한 것으로 나머지 7개의 제3 단위 디코더(ydec678)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<6:8>)를 입력받아 나머지 제3 디코딩신호(ya678<1:7>)를 각각 출력하게 된다.
도7은 도3에 도시된 단위메인디코더(ydec4)를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 단위메인디코더(ydec4)는 8개의 제2 단위프리디코더(ydec345)에서 출력되는 신호중 하나(ya345<0>)와, 8개의 제3 단위프리디코더(ydec678)에 출력되는 하나(ya678<0>)에 활성화되어, 제1 단위프리디코더(ypdec12)에서 출력되는 제1 디코딩신호(ya12<0:3>)를 각각 버퍼링하여 4개의 YI신호(yi<0:3>)를 출력하도록 회로가 구성되어 있다.
제1 디코딩신호(ya345<0>)와, 제2 디코딩신호(ya678<0>)에 의해 모스트랜지스터(MN1,MN2)가 턴온되어야, 하이레벨의 제1 디코딩신호(ya12<0:3>)가 버퍼링되어 하이레벨의 활성화된 YI신호(yi<0:3>)로 출력할 수 있다. 실제 동작에서는 4개의 YI신호(yi<0:3>)중 하나만 하이레벨로 활성화되고, 나머지 3개의 YI신호는 로우레벨로 비활성화 상태가 된다.
또한, 도7에는 제1 메인디코더(15_2,16_2)에 각각 구비되는 64개의 단위메인디코더(ydec4)중 하나를 표시한 것으로, 나머지 63개의 단위메인 디코더(ydec4)는 각각 서로 다른 종류의 제1 디코딩신호(ya345<0:7>)와, 제2 디코딩신호(ya678<0:7>)를 입력받아 나머지 YI신호(yi<4:255>)를 각각 4개씩 출력하게 된다.
이상에서 살펴본 바와 같이 컬럼어드레스(y<0:11>)를 입력받아 1차적으로 프 리디코더에서 디코딩한 다음, 메인디코더에서 다시 디코딩하여 뱅크로 출력시키고 있다.
메모리 장치의 성능이 발달하면서, 메모리 장치는 각각 독립적으로 데이터를 억세스할 수 있도록 하는 뱅크를 다수 구비하고 있다. 따라서 각 뱅크마다 컬럼어드레스를 디코딩하기 위한 Y제어부를 각각 구비해야 하기 때문에, 각 뱅크마다 프리디코더와 메인디코더를 구비하는 Y제어부를 각각 구비하게 되는 것이다.
그러나 같은 회로가 중복배치됨으로서 레이아웃상에서 큰 면적을 차지하게 되고, 이로 인하여 메모리 장치를 고집적화시키는 데 어려움을 겪고 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 다수의 뱅크를 구비하는 메모리 장치에서 컬럼어드레스를 디코딩하기 위한 Y제어부의 회로면적을 줄일 수 있는 메모리 장치를 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위해 제1 뱅크와 제2 뱅크; 컬럼어드레스를 프리디코딩하기 위한 프리디코더; 상기 프리디코더의 출력신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및 상기 프리디코더의 출력신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 제1 뱅크와 제2 뱅크; 컬럼어드레스를 프리디코딩한 프리디코딩신호를, 상기 제1 뱅크 또는 제2 뱅크를 선택하기 위한 뱅크선택신호에 응답하여 제1 프리디코딩신호 또는 제2 프리디코딩신호로 출력하는 프리디코더; 상기 제1 프리디코딩신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및 상기 제2 프리디코딩신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제1 뱅크와 제2 뱅크; 컬럼어드레스를 프리디코딩한 프리디코딩신호를 출력하는 프리디코더; 상기 제1 뱅크를 선택하기 위한 제1 뱅크선택신호에 응답하여, 상기 프리디코딩신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및 상기 제2 뱅크를 선택하기 위한 제2 뱅크선택신호에 응답하여, 상기 프리디코딩신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도8을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 제1 뱅크(100)와 제2 뱅크(200)와, 제1 뱅크(100) 또는 제2 뱅크(200)를 선택하기 위한 뱅크선택신호(b0,b1)에 응답하여 제1 프리디코딩신호(F1) 또는 제2 프리디코딩신호(F2)로 출력하는 프리디코더(500)와, 프리디코더(500)의 제1 프리디코딩신호(F1)를 디코딩하여 제1 뱅크(100)의 비트라인을 선택하기 위한 제1 메인디코더(300)와, 프리디코더(500)의 제2 프리디코딩신호(F2)를 디코딩하여 제2 뱅크(200)의 비트라인을 선택하기 위한 제2 메인디코더(400)를 구비한다.
또한, 입력되는 컬럼어드레스(y<0:11>)를 메모리 장치의 데이터 출력옵션(×16, ×8, ×4 모드중 하나)에 대응하는 내부 컬럼어드레스(byac3:8>, byac_e<1:2>,byac_o<1:2>)로 조정한 다음, 프리디코더(500)로 출력하는 컬럼어드레스 제어부(600)를 구비한다.
도9는 도8에 도시된 반도체 메모리 장치를 보다 자세히 나타내는 블럭구성도 이다. 구체적으로 도9에는 뱅크0과 뱅크1의 X제어부가 도시되어 있는데, 특히 디디알 메모리 장치의 경우를 나타내는 것이다.
디다알 메모리 장치의 경우에는 한번의 데이터 억세스시에 짝수데이터와 홀수데이터가 같이 출력되는 구조이기 때문에 각 뱅크를 2개의 영역을 분리시켜 놓았고, 각각 분리된 영역에 대응하는 프리디코더(510,520)와, 메인디코더(310,320, 410,420)가 있다. 짝수데이터를 위한 프리디코더(510)와 홀수데이터를 위한 프리디코더(520)는 그 구성이 같기 때문에, 이하에서는 짝수데이터를 위한 프리디코더(510)에 관해서 자세히 설명한다.
도9에 도시된 바와 같이 본 실시예에 의한 메모리 장치에 구비되는 Y제어부의 가장 큰 특징은 Y제어부가 뱅크0 및 뱅크1에 공통으로 사용되는데, 특히 Y제어부를 구성하는 프리디코더(510,520)는 뱅크0과 뱅크1의 대하여 공통으로 사용하고, 메인디코더는 각 뱅크에 대응하도록 구비한다는 것이다.
입력되는 컬럼어드레스(y<0:11>)가 12비트인 경우에 프리디코더(510,520)는 각각 4개의 제1 단위프리디코더(ypdec12)와, 8개의 제2 단위프리디코더(ydec345)와, 8개의 제3 단위프리디코더(ydec678)를 구비하고 있다. 각각의 단위프리디코더가 하는 역할은 도1에 도시된 메모리 장치에서와 같다.
또한 컬럼어드레스 제어부에서 출력되는 내부 컬럼어드레스(byac9:11>은 사용하지 않는 것으로 표시하였는데, 이는 데이터를 출력하는 모드가 ×16인 경우를 나타낸 것이다. 만약 ×8 모드나 ×4 모드에서는 내부 컬럼어드레스(byac9:11>)도 내부적으로 디코딩하는데 사용하게 된다.
도10은 도9에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도이다.
도10은 참조하여 살펴보면, 제1 단위프리디코더(ypdec12)는 제어신호(yistpz)에 인에이블되어 있어, 내부컬럼어드레스(byac_e<1:2>)가 모두 하이레벨로 입력되는 경우에 제1 디코딩신호(ya12<0>_b0, ya12<0>_b1)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다.
이 때, 제1 뱅크신호(b0)가 하이레벨로 활성화되어 입력되면, 뱅크0을 위한 제1 디코딩신호(ya12<0>_b0)가 하이레벨로 활성화되어 출력되고, 제2 뱅크신호(b1)가 하이레벨로 활성화되어 입력되면, 뱅크1을 위한 제1 디코딩신호(ya12<0>_b1)가 하이레벨로 활성화되어 출력된다.
도10은 제1 프리디코더(510)에 구비되는 4개의 제1 단위디코더(ypdec12)중 하나를 표시한 것으로 나머지 3개의 제1 단위 디코더(ypdec12)는 각각 서로 다른 종류의 내부컬럼어드레스(byac_e<1:2>)를 입력받아 나머지 제1 디코딩신호(ya12<1:3>_b0, ya12<1:3>_b1)를 각각 출력하게 된다.
도11은 도9에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도이다.
도11을 참조하여 살펴보면, 제2 단위프리디코더(ydec345)는 내부컬럼어드레스(byac<3:5>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제2 디코딩신호(ya345<0>_b0, ya345<0>_b1)를 하이레벨로 활성화시켜 출력하게 회로구성되어 있다.
이 때, 제1 뱅크신호(b0)가 하이레벨로 활성화되어 입력되면, 뱅크0을 위한 제2 디코딩신호(ya345<0>_b0)가 하이레벨로 활성화되어 출력되고, 제2 뱅크신호(b1)가 하이레벨로 활성화되어 입력되면, 뱅크1을 위한 제2 디코딩신호(ya345<0>_b1)가 하이레벨로 활성화되어 출력된다.
도11은 프리디코더(510)에 구비되는 8개의 제2 단위디코더(ydec345)중 하나를 표시한 것으로 나머지 7개의 제2 단위 디코더(ydec345)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<3:5>)를 입력받아 나머지 제2 디코딩신호(ya345<1:7>_b0, ya345<1:7>_b1)를 각각 출력하게 된다.
도12는 도9에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도이다.
도12를 참조하여 살펴보면, 제3 단위프리디코더(ydec678)는 내부컬럼어드레스(byac<6:8>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제3 디코딩신호(ya678<0>_b0, ya678<0>_b1)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다.
이 때, 제1 뱅크신호(b0)가 하이레벨로 활성화되어 입력되면, 뱅크0을 위한 제3 디코딩신호(ya678<0>_b0)가 하이레벨로 활성화되어 출력되고, 제2 뱅크신호(b1)가 하이레벨로 활성화되어 입력되면, 뱅크1을 위한 제3 디코딩신호(ya678<0>_b1)가 하이레벨로 활성화되어 출력된다.
도12는 프리디코더(510)에 구비되는 8개의 제3 단위디코더(ydec678)중 하나를 표시한 것으로, 나머지 7개의 제3 단위 디코더(ydec678)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<6:8>)를 입력받아 나머지 제3 디코딩신호(ya678<1:7>_b0, ya678<1:7>_b1)를 각각 출력하게 된다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 메모리 장치는 뱅크0과 뱅크1을 제어하기 위한 Y제어부를 구성함에 있어서, Y제어부는 뱅크0 및 뱅크1에 공통으로 사용되도록 하고, Y제어부의 구성요소중 메인디코더는 각각 뱅크에 대응하여 구비하고, 프리디코더는 공통으로 하나만을 사용하여 뱅크신호에 따라서 선택적으로 사용함으로서, Y제어부의 회로면적을 크게 줄일 수 있다. Y제어부의 회로면적이 크게 줄면서 전체적인 메모리 장치의 회로면적이 크게 줄어 웨이퍼당 다이개수가 증가되어 생산성 향상 기대할 수 있다.
도13은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도13을 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치는 제1 뱅크와 제2 뱅크(미도시, 도9 참조)와, 컬럼어드레스를 프리디코딩한 프리디코딩신호(ya12<0:3>, ya345<0:7>, ya678<0:7>)를 출력하는 프리디코더(530,540)과, 제1 뱅크를 선택하기 위한 제1 뱅크선택신호(b0)에 응답하여, 프리디코딩신호(ya12<0:3>, ya345<0:7>, ya678<0:7>)를 디코딩하여 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더(330,340)과, 제2 뱅크를 선택하기 위한 제2 뱅크선택신호(b0)에 응답하여, 프리디코딩신호ya12<0:3>, ya345<0:7>, ya678<0:7>)를 디코딩하여 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더(430,440)를 구비한다.
또한 제2 실시예에 따른 메모리 장치는 입력되는 컬럼어드레스를 메모리 장치의 데이터 출력옵션(×16, ×8, ×4 중 선택된 하나)에 대응하는 내부 컬럼어드레스로 조정한 다음, 프리디코더(530,540)로 출력하는 컬럼어드레스 제어부(700)를 더 구비한다.
제2 실시예에 따른 메모리 장치도 뱅크0과 뱅크1에 대다여 공통 Y제어부를 구성하고, Y제어부의 구성요소중 프리디코더(530,540)는 하나를 공통으로 사용하고, 메인디코더는 각 뱅크에 대응하여 2개를 구비하고 있다.
다만, 제1 실시예와 다르게 제2 실시예에 따른 메모리 장치는 프리디코더(530,540)에서는 같은 디코딩된 신호가 출력되며, 각 뱅크에 대응하여 구비되는 메인디코더(330,340,530,540)에서 뱅크선택신호(b0,b1)에 따라 동작하도록 구성되어 있다. 따라서 제2 실시예에 따른 메모리 장치의 메인디코더에 구비되는 단위메인디코더(ydec4)는 뱅크선택을 위한 뱅크선택신호를 입력받게 된다.
도14은 도13에 도시된 제1 단위프리디코더(ypdec12)를 나타내는 회로도이다.
도14를 참조하여 살펴보면, 제1 단위프리디코더(ypdec12)는 제어신호(yistpz)에 인에이블되어, 내부컬럼어드레스(byac_e<1:2>)가 모두 하이레벨로 입력되는 경우에 제1 디코딩신호(ya12<0>)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다. 도14는 프리디코더(530)에 구비되는 4개의 제1 단위디코더(ypdec12)중 하나를 표시한 것으로 나머지 3개의 제1 단위 디코더(ypdec12)는 각각 서로 다른 종류의 내부컬럼어드레스(byac_e<1:2>)를 입력받아 나머지 제1 디코딩신호(y12a<1:3>)를 각각 출력하게 된다.
다만 제1 디코딩신호(ya12<0>)가 뱅크0을 위한 메인디코더(330)와 뱅크1을 위한 메인디코더(430)로 공통으로 출력됨으로서 해서, 제1 디코딩신호(ya12<0:3>)의 드라이빙능력을 증가시키기 위해, 출력단에 두개의 버퍼(I27,I28와 I29,I30)를 구비하고 있다.
도15은 도13에 도시된 제2 단위프리디코더(ydec345)를 나타내는 회로도이다.
도15를 참조하여 살펴보면, 제2 단위프리디코더(ydec345)는 내부컬럼어드레스(byac<3:5>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제2 디코딩신호(ya345<0>)를 하이레벨로 활성화시켜 출력하게 회로구성되어 있다. 도15는 프리디코더(530)에 구비되는 8개의 제2 단위디코더(ydec345)중 하나를 표시한 것으로 나머지 7개의 제2 단위 디코더(ydec345)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<3:5>)를 입력받아 나머지 제2 디코딩신호(ya345<1:7>)를 각각 출력하게 된다.
다만 제2 디코딩신호(ya345<0>)가 뱅크0을 위한 메인디코더(330)와 뱅크1을 위한 메인디코더(430)로 공통으로 출력됨으로서 해서, 제2 디코딩신호(ya345<0>)의 드라이빙능력을 증가시키기 위해, 출력단에 두개의 버퍼(I32,I33와 I34,I35)를 구비하고 있다.
도16는 도13에 도시된 제3 단위프리디코더(ydec678)를 나타내는 회로도이다.
도16을 참조하여 살펴보면, 제3 단위프리디코더(ydec678)는 내부컬럼어드레스(byac<6:8>)가 모두 하이레벨로 활성화되어 입력되는 경우에 하이레벨로 제3 디코딩신호(ya678<0>)를 하이레벨로 활성화시켜 출력하도록 회로가 구성되어 있다. 도16은 프리디코더(530)에 구비되는 8개의 제3 단위디코더(ydec678)중 하나를 표시한 것으로 나머지 7개의 제3 단위 디코더(ydec678)는 각각 서로 다른 종류의 내부컬럼어드레스(byac<6:8>)를 입력받아 나머지 제3 디코딩신호(ya678<1:7>)를 각각 출력하게 된다.
다만 제2 디코딩신호(ya678<0>)가 뱅크0을 위한 메인디코더(330)와 뱅크1을 위한 메인디코더(430)로 공통으로 출력됨으로서 해서, 제3 디코딩신호(ya678<0>)의 드라이빙능력을 증가시키기 위해, 출력단에 두개의 버퍼(I37,I38와 I39,I40)를 구비하고 있다.
도17은 도13에 도시된 단위메인디코더(ydec4)를 나타내는 회로도이다.
도17을 참조하여 살펴보면, 단위메인디코더(ydec4)는 8개의 제2 단위프리디코더(ydec345)에서 출력되는 신호중 하나(예를 들어 ya345<0>)와, 8개의 제3 단위프리디코더(ydec678)에 출력되는 하나(예를 들어 ya678<0>)와, 뱅크선택신호(b0)에 의해 활성화되어, 제1 단위프리디코더(ypdec12)에서 출력되는 제1 디코딩신호(ya12<0:3>)를 각각 버퍼링하여 4개의 활성화된 YI신호(yi<0:3>)를 출력 하도록 회로가 구성되어 있다.
또한, 도17에는 메인디코더(330)에 각각 구비되는 64개의 단위메인디코더(ydec4)중 하나를 표시한 것으로, 나머지 63개의 단위메인 디코더(ydec4)는 각각 서로 다른 종류의 제1 디코딩신호(ya345<0:7>)와, 제2 디코딩신호(ya678<0:7>)를 입력받아 나머지 YI신호(yi<4:255>)를 각각 4개씩 출력하게 된다.
따라서 뱅크0에 대응하는 메인디코더(330)에 구비되는 64개의 단위메인디코더(ydec)는 각각 뱅크선택신호(b0)에 의해 활성화되도록 구성되어 있으며, 또한 뱅크1에 대응하는 메인디코더(430)에 구비되는 64개의 단위메인디코더(ydec)는 각각 뱅크선택신호(b1)에 의해 활성화되도록 구성되어 있다.
그러므로 각각의 메인디코더는 뱅크선택신호에 의해 활성화되어 동작하므로, 프리디코더에서 같은 디코딩된 신호가 메인디코더(330,430)에 공통으로 입력어도 되는 것이다.
이상에서 살펴본 바와 같이, 제2 실시예에 따른 메모리 장치는 뱅크0과 뱅크1을 제어하기 위한 Y제어부를 구성함에 있어서, Y제어부는 뱅크0 및 뱅크1에 공통으로 사용되도록 하고, Y제어부의 구성요소중 메인디코더는 각각 뱅크에 대응하여 구비하고, 프리디코더는 하나만을 사용함으로서, Y제어부의 회로면적을 크게 줄일 수 있다. Y제어부의 회로면적이 크게 줄면서 전체적인 메모리 장치의 회로면적이 크게 줄어 웨이퍼당 다이개수가 증가되어 생산성 향상 기대할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 메모리 장치의 컬럼어드레스를 디코딩하기 위한 회로블럭의 면적이 크게 줄어들게 되어, 메모리 장치를 보다 더 고집적화할 수 있게 되었다. 메모리 장치를 이전보다 고집적화시킬 수 있게 됨으로서, 웨이퍼상 다이개수가 증가되어 생상성 향상을 기대할 수 있다.

Claims (5)

  1. 삭제
  2. 제1 뱅크와 제2 뱅크;
    상기 제1 및 제2 뱅크의 컬럼을 선택하기 위하여 공통 사용되는 공통 컬럼제어부를 구비하고,
    상기 공통 컬럼제어부는,
    컬럼어드레스를 프리디코딩한 프리디코딩신호를, 상기 제1 뱅크 또는 제2 뱅크를 선택하기 위한 뱅크선택신호에 응답하여 제1 프리디코딩신호 또는 제2 프리디코딩신호로 출력하는 프리디코더;
    상기 제1 프리디코딩신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및
    상기 제2 프리디코딩신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 공통 컬럼제어부는,
    입력되는 상기 컬럼어드레스를 상기 메모리 장치의 데이터 출력옵션(×16, ×8, ×4 중 선택된 하나)에 대응하는 내부 컬럼어드레스로 조정한 다음, 상기 프리디코더로 출력하는 컬럼어드레스 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 뱅크와 제2 뱅크;
    상기 제1 및 제2 뱅크의 컬럼을 선택하기 위하여 공통 사용되는 공통 컬럼제어부를 구비하고,
    상기 공통 컬럼제어부는,
    컬럼어드레스를 프리디코딩한 프리디코딩신호를 출력하는 프리디코더;
    상기 제1 뱅크를 선택하기 위한 제1 뱅크선택신호에 응답하여, 상기 프리디코딩신호를 디코딩하여 상기 제1 뱅크의 비트라인을 선택하기 위한 제1 메인디코더; 및
    상기 제2 뱅크를 선택하기 위한 제2 뱅크선택신호에 응답하여, 상기 프리디코딩신호를 디코딩하여 상기 제2 뱅크의 비트라인을 선택하기 위한 제2 메인디코더를 구비하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 공통 컬럼제어부는,
    입력되는 상기 컬럼어드레스를 상기 메모리 장치의 데이터 출력옵션(×16, ×8, ×4 중 선택된 하나)에 대응하는 내부 컬럼어드레스로 조정한 다음, 상기 프리디코더로 출력하는 컬럼어드레스 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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