KR20060090384A - 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치 - Google Patents

다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치 Download PDF

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KR20060090384A
KR20060090384A KR1020050011205A KR20050011205A KR20060090384A KR 20060090384 A KR20060090384 A KR 20060090384A KR 1020050011205 A KR1020050011205 A KR 1020050011205A KR 20050011205 A KR20050011205 A KR 20050011205A KR 20060090384 A KR20060090384 A KR 20060090384A
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Abstract

다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치가 개시되어 있다. 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치는, 제 1 영역 및 제 2 영역에 각각 배치되는 다수의 메모리 뱅크와; 상기 다수의 메모리 뱅크 중 제 1 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 1 데이터 입출력 라인과; 상기 다수의 메모리 뱅크 중 제 2 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 2 데이터 입출력 라인; 및 상기 메모리 뱅크를 식별할 수 있는 메모리 뱅크 선택 신호를 인가받아 상기 제 1 데이터 입출력 라인 및 제 2 데이터 입출력 라인 중 어느 하나는 선택하는 데이터 입출력 라인 선택부로 구성된다. 따라서, 불필요한 라인으로 전류가 유입되는 것을 차단하여 전류의 손실을 방지할 수 있다.

Description

다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE HAVING MULTI-BANK STRUCTURE}
도 1은 종래의 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 데이터 라인의 공유에 대해서 설명하기 위한 회로도이다.
도 2는 종래의 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 칼럼 어드레스 라인의 공유에 대해서 설명하기 위한 회로도이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 구성을 나타내는 회로도이다.
도 4는 도 3에 도시된 데이터 입출력 라인 선택부의 회로 구성을 도시하는 회로도이다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 구성을 도시하는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
Bank1 : 제 1 메모리 뱅크
Bank2 : 제 2 메모리 뱅크
Bank3 : 제 3 메모리 뱅크
Bank4 : 제 4 메모리 뱅크
WDIO/FDIO1 : 제 1 데이터 입출력 라인
WDIO/FDIO2 : 제 2 데이터 입출력 라인
100 : 데이터 입출력 라인 선택부
110 : 제 1 데이터 입출력 라인 스위칭부
120 : 제 2 데이터 입출력 라인 스위칭부
본 발명은 불필요한 전송 라인으로의 전류 유입을 차단하여 전류 손실을 방지할 수 있는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치에 관한 것이다.
최근 들어, 반도체 메모리 장치는 시스템의 수행 능력을 향상시킬 수 있도록 다중 출력 및 다중 뱅크(Bank)로 구성되고 있다. 다중 메모리 뱅크 구조는 각 메모리 뱅크(Memory Bank)들의 독립적인 액세스가 가능하고, 뱅크 어드레스에 의하여 어느 하나가 선택되어 액세스된다.
이러한 다중 메모리 뱅크 구조에서는 리드(Read) 및 라이트(Write) 동작과 제어 동작이 서로 다른 메모리 뱅크에서 수행되도록 할 수 있고, 각 메모리 뱅크로부터 리드된 데이터 및 라이트될 데이터가 전송되는 뱅크 데이터 버스 즉, 글로벌 입출력 라인(GIO : Global I/O Line)들이 구비된다.
또한, 하나의 메모리 뱅크에 포함되는 메모리 셀(Cell)의 개수가 증가함에 따라 각 메모리 뱅크는 다수의 메모리 블록들로 분할되기도 한다. 다수의 메모리 블록들은 다수의 로컬 입출력 라인(Local I/O Line)들을 통하여 클로벌 입출력 라인에 연결된다.
따라서, 이렇게 각 메모리 뱅크가 다수의 메모리 블록들로 분할됨으로써, 각 메모리 블록에 대해서 센스 증폭기(Sense Amp) 블록들, 워드라인(Word-Line) 구동 블록들, 센스 증폭기 구동 회로, 라인 전송 회로 등이 각각 구비되게 된다.
그런데, 이러한 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치는, 데이터를 리드 또는 라이트하기 위한 데이터 입출력 라인을 각 메모리 뱅크들이 함께 사용할 수 있도록 공유한다.
도 1은 종래의 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 데이터 라인의 공유에 대해서 설명하기 위한 회로도이다.
도 1을 참조하면, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)가 구비된다. 이때, 상기 제 1 메모리 뱅크(Bank1)와 제 2 메모리 뱅크(Bank2)는 상부에 배치되고 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)는 하부에 배치된다. 또한, 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)에는 해당 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)에 데이터를 입출력시키기 위한 다수의 글로벌 입출력 라인(GIO1, GIO2, GIO3, GIO4)들이 배치된다. 상기 글로벌 입출력 라인(GIO1, GIO2, GIO3, GIO4)은 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)별로 다수개가 존재하나 이해의 편의를 위해 하나씩만 도시하였다.
한편, 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)의 글로벌 입출력 라인(GIO1, GIO2, GIO3, GIO4)들로 데이터를 입력 또는 출력하기 위한 다수(128개)의 데이터 입출력 라인(WDIO/FDIOB)들이 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)의 해당 글로벌 입출력 라인(GIO1, GIO2, GIO3, GIO4)들과 연결된다. 데이터 입출력 라인(WDIO/FDIOB)은 데이터 드라이버와 연결된 데이터 입력 라인(WDIO)과 데이터 출력 라인(FDIOB)을 통하여 데이터를 입출력한다. 상기 데이터 입출력 라인(WDIO/FDIOB)과 데이터 입력 라인(WDIO) 및 데이터 출력 라인(FDIOB)은 다수 개가 존재하나 이해의 편의를 위하여 하나씩만 도시하였다.
따라서, 도시된 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)들 즉, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)는 모두 데이터 입출력 라인(WDIO/FDIOB)을 공유하여 사용하게 된다.
그런데, 이와 같은 데이터 입출력 라인(WDIO/FDIOB)의 공유는 입출력되는 불필요한 전류 손실을 가져올 수 있다. 왜냐하면, 입출력되는 데이터 신호는 데이터 입출력 라인(WDIO/FDIOB) 상에서 자신들이 입출력될 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)로만 전송되면 되나, 데이터 입출력 라인(WDIO/FDIOB)이 공유됨으로써 다른 메모리 뱅크 쪽으로도 전송되기 때문이다.
예를 들면, 제 1 메모리 뱅크(Bank1)로 입력되는 데이터 신호가 데이터 입출력 라인(WDIO/FDIOB)을 통하여 전송될 경우, 데이터 신호가 제 1 메모리 뱅크 (Bank1)가 위치한 데이터 입출력 라인(WDIO/FDIOB)의 상부(1)로만 전송되면 되나, 데이터 입출력 라인(WDIO/FDIOB)이 공유되어 있기 때문에 전송될 필요가 없는 하부(2) 즉, 제 3 메모리 뱅크(Bank2) 및 제 4 메모리 뱅크(Bankk4) 측으로 전송되기 때문에 불필요한 신호의 전송으로 인한 전류의 손실을 가져오게 되는 것이다.
한편, 메모리 셀은 외부의 핀으로부터 커맨드(Command) 및 어드레스(Address)를 인가받아 프리 디코더(Pre-Decoder)와 메인 디코더(Main Decoder)에 의한 로우(Row)/칼럼(Column) 어드레스 디코딩을 거쳐 선택된다.
이를 위해서, 종래의 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치는 외부 핀으로부터 입력된 칼럼 어드레스는 프리 디코더까지 각 메모리 뱅크별로 칼럼 어드레스 라인을 공유한다. 따라서, 이러한 칼럼 어드레스 라인의 공유는 앞서 설명한 원인과 동일한 전류의 손실을 발생시킨다.
도 2는 종래의 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 칼럼 어드레스 라인의 공유에 대해서 설명하기 위한 회로도이다.
도 2를 참조하면, 종래에는 칼럼 제너레이터(Column Generator)(10)로부터 출력된 칼럼 어드레스 신호가 프리 디코더(20)에 의해서 디코딩 된 뒤, 프리 디코딩 신호(DCA)가 공유된 칼럼 어드레스 라인(CAi)을 통하여 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)로 전달되도록 구성된다.
따라서, 이러한 칼럼 어드레스 라인(CAi)의 공유로 인해서, 프리 디코딩 신호(DCA)가 칼럼 어드레스 라인(CAi)을 통하여 전송될 때 앞서 설명한 데이터 입출력 라인(WDIO/FDIOB)에서의 경우와 동일한 이유로 불필요한 전류의 손실이 발생하 게 된다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 메모리 뱅크 선택 신호에 따라 선택되는 다수의 데이터 입출력 라인을 구비함으로써, 불필요한 전류 손실을 방지할 수 있는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치를 제공하는데 본 발명의 제 1 목적이 있다.
또한, 상기 개념을 적용하여, 메모리 뱅크 선택 신호에 따라 선택되는 다수의 칼럼 어드레스 라인을 구비함으로써, 불필요한 전류 손실을 방지할 수 있는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치를 제공하는데 본 발명의 제 2 목적이 있다.
이러한 제 1 목적을 달성하기 위한 본 발명에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치는, 제 1 영역 및 제 2 영역에 각각 배치되는 다수의 메모리 뱅크와; 상기 다수의 메모리 뱅크 중 제 1 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 1 데이터 입출력 라인과; 상기 다수의 메모리 뱅크 중 제 2 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 2 데이터 입출력 라인; 및 상기 메모리 뱅크를 식별할 수 있는 메모리 뱅크 선택 신호를 인가받아 상기 제 1 데이터 입출력 라인 및 제 2 데이터 입출력 라인 중 어느 하나는 선택하 는 데이터 입출력 라인 선택부로 구성된다.
이때, 데이터 입출력 라인 선택부는, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 1 영역에 배치된 메모리 뱅크가 선택되면 상기 제 1 데이터 입출력 라인을 통전시키고 상기 제 2 데이터 입출력 라인을 차단시키며, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역에 배치된 메모리 뱅크가 선택되면, 상기 제 2 데이터 입출력 라인을 통전시키고 상기 제 1 데이터 입출력 라인을 차단시킨다.
상기 제 1 데이터 입출력 라인은 상기 제 1 영역에 배치된 메모리 뱅크의 글로벌 입출력 라인과 연결되고, 상기 제 2 데이터 입출력 라인은 상기 제 2 영역에 배치된 메모리 뱅크의 글로벌 입출력 라인과 연결된다.
상기 데이터 입출력 라인 선택부는, 상기 메모리 뱅크 선택 신호의 반전 신호를 인가받고, 상기 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택되었을 경우 상기 제 1 데이터 입출력 라인을 통전시키고, 선택되지 않았을 경우 상기 제 1 데이터 입출력 라인을 차단시키는 제 1 데이터 입출력 라인 스위칭부; 및 상기 메모리 뱅크 선택 신호를 인가받고, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택되었을 경우 상기 제 2 데이터 입출력 라인을 통전시키고, 선택되지 않았을 경우 상기 제 2 데이터 입출력 라인을 차단시키는 제 2 데이터 입출력 라인 스위칭부로 이루어진다.
상기 제 1 데이터 입출력 라인 스위칭부는, 상기 인가되는 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택된 경우, 상기 제 1 데이터 입출력 라인을 통전시켜 데이터의 입력을 허용하고, 상기 제 1 영역의 메모리 뱅크가 선택되지 않 은 경우 상기 데이터의 입력을 차단시키는 입력 스위칭부; 및 상기 인가되는 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택된 경우, 상기 제 1 데이터 입출력 라인을 통전시켜 데이터의 출력을 허용하고, 상기 제 1 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 출력을 차단시키는 출력 스위칭부로 이루어진다.
상기 제 2 데이터 입출력 라인 스위칭부는, 상기 인가되는 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택된 경우, 상기 제 2 데이터 입출력 라인을 통전시켜 데이터의 입력을 허용하고, 상기 제 2 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 입력을 차단시키는 입력 스위칭부; 및 상기 인가되는 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택된 경우, 상기 제 2 데이터 입출력 라인을 통전시켜 데이터의 출력을 허용하고, 상기 제 2 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 출력을 차단시키는 출력 스위칭부로 이루어진다.
한편, 본 발명의 제 2 목적을 달성하기 위한 본 발명에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치는, 제 1 영역 및 제 2 영역에 각각 배치되는 다수의 메모리 뱅크와; 상기 다수의 메모리 뱅크 중 제 1 영역에 배치된 메모리 뱅크들로 프리 디코딩 신호를 전송하기 위한 제 1 칼럼 어드레스 라인과; 상기 다수의 메모리 뱅크 중 제 2 영역에 배치된 메모리 뱅크들로 프리 디코딩 신호를 전송하기 위한 제 2 칼럼 어드레스 라인; 및 상기 메모리 뱅크를 식별할 수 있는 메모리 뱅크 선택 신호를 인가받아 상기 제 1 칼럼 어드레스 라인 및 제 2 칼럼 어드레 스 라인 중 어느 하나는 선택하는 칼럼 어드레스 라인 선택부로 구성된다.
이때, 칼럼 어드레스 라인 선택부는, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 1 영역에 배치된 메모리 뱅크가 선택되면 상기 제 1 칼럼 어드레스 라인을 통전시키고 상기 제 2 칼럼 어드레스 라인을 차단시키며, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역에 배치된 메모리 뱅크가 선택되면 상기 제 2 칼럼 어드레스라인을 통전시키고 상기 제 1 칼럼 어드레스 라인을 차단시킨다.
상기 칼럼 어드레스 라인 선택부는, 상기 프리 디코딩 신호 및 상기 메모리 뱅크 선택 신호의 반전 신호를 입력받아 AND 로직을 수행하고, 출력단이 상기 제 1 칼럼 어드레스 라인으로 연결되는 제 1 AND 게이트; 및 상기 프리 디코딩 신호 및 상기 메모리 뱅크 선택 신호를 입력받아 AND 로직을 수행하고, 출력단이 상기 제 2 칼럼 어드레스 라인으로 연결되는 제 2 AND 게이트로 이루어진다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
<실시예 1>
도 3은 본 발명의 바람직한 제 1 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 구성을 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치(1000)에는, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)가 구비된 다.
이때, 상기 제 1 메모리 뱅크(Bank1)와 제 2 메모리 뱅크(Bank2)는 상부에 배치되고 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)는 하부에 배치된다. 또한, 각 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)에는 해당 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)에 데이터를 입출력시키기 위한 다수의 글로벌 입출력 라인(GIO1, GIO2, GIO3, GIO4)이 배치된다.
상기 제 1 메모리 뱅크(Bank1)의 글로벌 입출력 라인(GIO1) 및 제 2 메모리 뱅크(Bank2)의 글로벌 입출력 라인(GIO2)에는 상부에 위치한 제 1 메모리 뱅크(Bank1) 및 제 2 메모리 뱅크(Bank2)에 데이터를 입출력시키기 위한 제 1 데이터 입출력 라인(WDIO/FDIOB1)이 연결된다.
또한, 제 3 메모리 뱅크(Bank3)의 글로벌 입출력 라인(GIO3) 및 제 4 메모리 뱅크(Bank4)의 글로벌 입출력 라인(GIO4)에는 하부에 위치한 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)에 데이터를 입출력시키기 위한 제 2 데이터 입출력 라인(WDIO/FDIOB2)이 연결된다.
제 1 데이터 입출력 라인(WDIO/FDIOB1) 및 제 2 데이터 입출력 라인(WDIO/FDIOB2)의 단부에는, 데이터 전송 시에 메모리 뱅크 선택 신호(BCA0) 및 반전 신호(BCAOB)를 인가받아 상기 제 1 데이터 입출력 라인(WDIO/FDIOB1)과 제 2 데이터 입출력 라인(WDIO/FDIOB2)을 선택하여 데이터를 전송하는 데이터 입출력 라인 선택부(100)가 구비된다.
즉, 메모리 뱅크 선택 신호(BCA0) 및 반전 신호(BCA0B)를 인가받아, 입출력 되는 데이터가 제 1 메모리 뱅크(Bank1) 또는 제 2 메모리 뱅크(Bank2)로 입출력되는 데이터인 경우에는 제 1 데이터 입출력 라인(WDIO/FDIOB1)을 통전시키는 동시에 제 2 데이터 입출력 라인(WDIO/FDIOB2)은 차단시키고, 제 3 메모리 뱅크(Bank3) 또는 제 4 메모리 뱅크(Bank4)로 입출력되는 데이터인 경우에는 제 2 데이터 입출력 라인(WDIO/FDIOB2)을 통전시키는 동시에 제 1 데이터 입출력 라인(WDIO/FDIOB1)은 차단시킨다.
상기 메모리 뱅크(Bank1, Bank2, Bank3, Bank4)는 그 개수가 4개이므로 2비트의 메모리 뱅크 정보 신호로 구분될 수 있다. 즉, 제 1 메모리 뱅크는 '00', 제 2 메모리 뱅크는 '01', 제 3 메모리 뱅크는 '10', 제 4 메모리 뱅크는 '11'로 구분된다. 이는 다중 메모리 뱅크 구조를 갖는 통상의 반도체 메모리 장치에서는 메모리 뱅크의 선택을 위해서 발생되는 신호이다.
이때, 상부에 위치하는 제 1 메모리 뱅크(Bank1)와 제 2 메모리 뱅크(Bank2)는 상기 메모리 뱅크 정보 신호의 상위비트가 '0'이며, 제 3 메모리 뱅크(Bank3)와 제 4 메모리 뱅크(Bank4)는 상기 메모리 뱅크 정보 신호의 상위비트가 '1'인 공통점을 가진다.
따라서, 상기 데이터 입출력 라인 선택부(100)로 입력되는 메모리 뱅크 선택 신호(BCA0)는 메모리 뱅크 정보 신호의 상위 비트를 의미한다. 데이터 입출력 라인 선택부(100)는 이 메모리 뱅크 선택 신호(BCA0) 및 그 반전 신호(BCA0B)를 통하여 제 1 데이터 입출력 라인(WDIO/FDIOB1) 및 제 2 데이터 입출력 라인(WDIO/FDIOB2) 중 어느 하나를 선택하여 데이터의 입출력이 필요 없는 데이터 입출력 라인 (WDIO/FDIOB1, WDIO/FDIOB2)으로의 전류 유입은 차단시킨다. 한편, 메모리 뱅크 선택 신호는 메모리 뱅크의 배치에 따라 메모리 뱅크 정보 신호의 하위 비트로 설정될 수도 있을 것이다.
도 4는 도 3에 도시된 데이터 입출력 라인 선택부(100)의 회로 구성을 도시하는 회로도이다.
도 3 및 도 4를 참조하면, 데이터 입출력 라인 선택부(100)는 인가되는 메모리 뱅크 선택 신호(BCA0)의 반전 신호(BCA0B)에 의해서 제 1 메모리 뱅크(Bank1)와 제 2 메모리 뱅크(Bank2)가 선택된 경우 제 1 데이터 입출력 라인(WDIO/FDIOB1)을 통전시키고 선택되지 않은 경우에는 차단시키는 제 1 데이터 입출력 라인 스위칭부(110)와, 메모리 뱅크 선택 신호(BCA0)를 인가받고 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)가 선택된 경우 제 2 데이터 입출력 라인(WDIO/FDIOB2)을 통전시키고 선택되지 않은 경우에는 차단시키는 제 2 데이터 입출력 라인 스위칭부(120)로 구성된다.
제 1 데이터 입출력 라인 스위칭부(110)는 상기 메모리 뱅크 선택 신호(BCA0)의 반전 신호(BCA0B)를 인가받아 제 1 메모리 뱅크(Bank1) 또는 제 2 메모리 뱅크(Bank2)가 선택된 경우 제 1 데이터 입출력 라인(WDIO/FDIOB1)을 통전시켜 데이터 입력를 허용하고 선택되지 않은 경우 데이터의 입력을 차단시키는 입력 스위칭부(111) 및 상기 메모리 뱅크 선택 신호(BCA0)의 반전 신호(BCA0B)를 인가받아 제 1 메모리 뱅크(Bank1) 또는 제 2 메모리 뱅크(Bank2)가 선택된 경우 제 1 데이터 입출력 라인(WDIO/FDIOB1)을 통전시켜 데이터 출력을 허용하고 선택되지 않은 경우 데이터의 출력을 차단시키는 출력 스위칭부(115)로 구성된다.
입력 스위칭부(111)는 상기 반전 신호(BCA0B)에 따라 턴온(Turn-On)되는 모스 트랜지스터 스위치부(112) 및 입력되는 데이터를 래치하기 위한 데이터 래치부(114)로 구성된다.
만약, 제 1 메모리 뱅크(Bank1)에 데이터를 입력하기 위해서 메모리 뱅크 선택 신호(BCA0)가 '0'이 입력된다면, 반전 신호(BCA0B)는 '1'이 되고 따라서, 입력 스위칭부(111)가 턴온되어 제 1 메모리 뱅크(Bank1)로의 데이터 입력이 가능하게 된다. 이때, 제 2 데이터 입출력 라인 스위칭부(120)의 입력 스위칭부(121)는 메모리 뱅크 선택 신호(BCA0)인 '0'이 입력되므로 회로를 차단시킨다.
출력 스위칭부(115)는 반전 신호(BCA0B) 및 출력 데이터를 입력받아 AND 로직을 수행하는 AND 게이트(116) 및 출력되는 데이터를 래치시키기 위한 데이터 래치부(118)로 구성된다.
만약, 제 1 메모리 뱅크(Bank1)에 데이터를 입력하기 위해서 메모리 뱅크 선택 신호(BCA0)가 '1'이 입력된다면, 반전 신호(BCA0B)는 '1'이 되고 따라서, AND 로직에 따라 출력 스위칭부(115)가 통전되어 제 1 메모리 뱅크(Bank1)의 데이터 출력이 가능하게 된다. 이때, 제 2 데이터 입출력 라인 스위칭부(120)의 출력 스위칭부(125)는 메모리 뱅크 선택 신호(BCA0)인 '0'이 입력되므로 회로가 차단된다.
한편, 제 2 데이터 입출력 라인 스위칭부(120)는 앞서 설명한 제 1 데이터 입출력 라인 스위칭부(110)와 동일한 구성을 가진다.
제 2 데이터 입출력 라인 스위칭부(120)를 살펴보면,
상기 메모리 뱅크 선택 신호(BCA0)를 인가받아 제 3 메모리 뱅크(Bank3) 또는 제 4 메모리 뱅크(Bank4)가 선택된 경우 제 2 데이터 입출력 라인(WDIO/FDIOB2)을 통전시켜 데이터 입력를 허용하고 선택되지 않은 경우 데이터의 입력을 차단시키는 입력 스위칭부(121) 및 메모리 뱅크 선택 신호(BCA0)를 인가받아 제 3 메모리 뱅크(Bank3) 또는 제 4 메모리 뱅크(Bank4)가 선택된 경우 제 2 데이터 입출력 라인(WDIO/FDIOB2)을 통전시켜 데이터 출력을 허용하고 선택되지 않은 경우 데이터의 출력을 차단시키는 출력 스위칭부(125)로 이루어진다.
입력 스위칭부(1221)는 메모리 뱅크 선택 신호(BCA0)에 따라 턴온(Turn-On)되는 모스 트랜지스터 스위치부(122) 및 입력되는 데이터를 래치시키기 위한 데이터 래치부(124)로 구성된다. 또한, 출력 스위칭부(125)는 메모리 뱅크 선택 신호(BCA0) 및 출력 데이터를 입력받아 AND 로직을 수행하는 AND 게이트(126) 및 출력되는 데이터를 래치시키기 위한 데이터 래치부(128)로 구성된다.
이와 같이, 종래의 데이터 입출력 라인(도 1의 WDIO/FDIOB)을 상부와 하부로 구분하여 제 1 데이터 입출력 라인(WDIO/FDIOB1)과 제 2 데이터 입출력 라인(WDIO/FDIOB2)으로 분할하고, 메모리 뱅크 선택 신호(BCA0) 또는 그 반전 신호(BCA0B)에 따라 제 1 메모리 뱅크(Bank1) 및 제 2 메모리 뱅크(Bank2)로 입출력되는 데이터는 제 1 데이터 입출력 라인(WDIO/FDIOB1)만을 사용하여 통전시키고, 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)로 입출력되는 데이터는 제 2 데이터 입출력 라인(WDIO/FDIOB2)만을 사용하여 통전시키는 것이 가능하므로, 종래에 발생하는 불필요한 전류의 손실을 막을 수 있게 된다.
이러한 제 1 실시예와 같은 개념을 칼럼 어드레스 라인에 적용하면 칼럼 어드레스 라인의 전류 손실도 방지할 수 있는 회로를 구성할 수 있다. 이는 제 2 실시예에서 설명하기로 한다.
<실시예 2>
도 5는 본 발명의 바람직한 제 2 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치의 구성을 도시하는 회로도이다.
도 5를 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치에(2000)는 4개의 메모리 뱅크(Bank1, Bank2, Bank3, Bank4) 즉, 제 1 메모리 뱅크(Bank1), 제 2 메모리 뱅크(Bank2), 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)가 구비된다.
이때, 제 1 메모리 뱅크(Bank1) 및 제 2 메모리 뱅크(Bank2)로 프리 디코딩 신호(DCA)를 전달하기 위해서 제 1 칼럼 어드레스 라인(CAi1)이 구비되고, 제 3 메모리 뱅크(Bank3) 및 제 4 메모리 뱅크(Bank4)로 프리 디코딩 신호(DCA)를 전달하기 위해서 제 2 칼럼 어드레스 라인(CAi2)이 구비된다.
또한, 프리 디코더(20)에 의해서 디코딩된 프리 디코딩 신호(DCA)를 입력받고, 메모리 뱅크 선택 신호(BCA0) 및 그 반전 신호(BCA0B)를 인가받아 상기 제 1 칼럼 어드레스 라인(CAi1) 또는 제 2 칼럼 어드레스 라인(CAi2)으로 스위칭하기 위한 칼럼 어드레스 라인 선택부(200)가 구비된다.
즉, 칼럼 어드레스 라인 선택부(200)는, 상기 프리 디코딩 신호(DCA)가 제 1 메모리 뱅크(Bank1) 또는 제 2 메모리 뱅크(Bank2)로 전달될 신호일 경우 제 1 칼럼 어드레스 라인(CAi1)은 통전시키고 제 2 칼럼 어드레스 라인(CAi2)은 차단시키며, 상기 프리 디코딩 신호(DCA)가 제 3 메모리 뱅크(Bank3) 또는 제 4 메모리 뱅크(Bank4)로 전달될 신호일 경우 제 2 칼럼 어드레스 라인(CAi2)은 통전시키고 제 1 칼럼 어드레스 라인(CAi1)은 차단시킨다.
상기 칼럼 어드레스 라인 선택부(200)는, 프리 디코딩 신호(DCA) 및 메모리 뱅크 선택 신호(BCA0)의 반전 신호(BCA0B)를 입력받아 AND 로직을 수행하고, 출력단이 제 1 칼럼 어드레스 라인(CAi1)으로 연결되는 제 1 AND 게이트(210) 및 프리 디코딩 신호(DCA) 및 메모리 뱅크 선택 신호(BCA0)를 입력받아 AND 로직을 수행하고, 출력단이 제 2 칼럼 어드레스 라인(CAi2)으로 연결되는 제 2 AND 게이트(220)로 구성된다.
만약, 프리 디코딩 신호(DCA)가 제 1 메모리 뱅크(Bank1)로 전달되어야 한다면, 메모리 뱅크 선택 신호(BCA0)는 '0'이 되고, 그 반전 신호(BCA0B)는 '1'이 되므로 제 1 AND 게이트(210)가 통전되고 제 2 AND 게이트(220)는 차단되게 된다.
그러므로, 제 1 칼럼 어드레스 라인(CAi1)을 통하여 프리 디코딩 신호(DCA)가 제 1 메모리 뱅크(Bank1)로 전달되고, 제 2 칼럼 어드레스 라인(CAi2)으로 불필요하게 전달되는 전류는 차단되게 된다. 따라서, 불필요한 전류의 소모를 방지할 수 있게 되는 것이다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 다중 메모리 뱅크를 구비하는 반도체 메모리 장치에 따르면, 메모리 뱅크로 데이터를 입출력시키기 위한 데이터 입출력 라인을 상부와 하부 등의 기준을 적용하여 다수 개로 분리하고, 메모리 뱅크 선택 신호에 따라 데이터 입출력 라인의 통전을 제어함으로써, 종래에 발생하던 불필요한 데이터 입출력 라인으로의 전류 유입을 차단할 수 있게 된다.
또한, 메모리 뱅크로 칼럼 어드레스 신호를 전송하기 위한 칼럼 어드레스 라인에 상기 개념을 적용하여 상부와 하부 등의 기준에 따라 칼럼 어드레스를 다수 개로 분리하고, 메모리 뱅크 선택 신호에 따라 칼럼 어드레스 라인의 통전을 제어함으로써 불필요한 전류의 유입을 차단할 수 있다.
따라서, 이러한 불필요한 전류 유입의 차단을 통해서 전류의 손실을 방지함으로써, 절전 기능을 수행할 수 있는 장점이 있다.

Claims (17)

  1. 제 1 영역 및 제 2 영역에 각각 배치되는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크 중 제 1 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 1 데이터 입출력 라인;
    상기 다수의 메모리 뱅크 중 제 2 영역에 배치된 메모리 뱅크들로 데이터를 입출력하기 위한 제 2 데이터 입출력 라인; 및
    상기 메모리 뱅크를 식별할 수 있는 메모리 뱅크 선택 신호를 인가받아 상기 제 1 데이터 입출력 라인 및 제 2 데이터 입출력 라인 중 어느 하나는 선택하는 데이터 입출력 라인 선택부를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 데이터 입출력 라인 선택부는, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 1 영역에 배치된 메모리 뱅크가 선택되면 상기 제 1 데이터 입출력 라인을 통전시키고 상기 제 2 데이터 입출력 라인을 차단시키며, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역에 배치된 메모리 뱅크가 선택되면, 상기 제 2 데이터 입출력 라인을 통전시키고 상기 제 1 데이터 입출력 라인을 차단시키는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 영역은 상부이고 상기 제 2 영역은 하부인 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제 1 데이터 입출력 라인은 상기 제 1 영역에 배치된 메모리 뱅크의 글로벌 입출력 라인과 연결되고, 상기 제 2 데이터 입출력 라인은 상기 제 2 영역에 배치된 메모리 뱅크의 글로벌 입출력 라인과 연결되는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 데이터 입출력 라인 선택부는,
    상기 메모리 뱅크 선택 신호의 반전 신호를 인가받고, 상기 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택되었을 경우 상기 제 1 데이터 입출력 라인을 통전시키고, 선택되지 않았을 경우 상기 제 1 데이터 입출력 라인을 차단시키는 제 1 데이터 입출력 라인 스위칭부; 및
    상기 메모리 뱅크 선택 신호를 인가받고, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택되었을 경우 상기 제 2 데이터 입출력 라인을 통전시키고, 선택되지 않았을 경우 상기 제 2 데이터 입출력 라인을 차단시키는 제 2 데이터 입출력 라인 스위칭부를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 데이터 입출력 라인 스위칭부는,
    상기 인가되는 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택된 경우, 상기 제 1 데이터 입출력 라인을 통전시켜 데이터의 입력을 허용하고, 상기 제 1 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 입력을 차단시키는 입력 스위칭부; 및
    상기 인가되는 반전 신호에 의해서 상기 제 1 영역의 메모리 뱅크가 선택된 경우, 상기 제 1 데이터 입출력 라인을 통전시켜 데이터의 출력을 허용하고, 상기 제 1 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 출력을 차단시키는 출력 스위칭부를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제 2 데이터 입출력 라인 스위칭부는,
    상기 인가되는 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택된 경우, 상기 제 2 데이터 입출력 라인을 통전시켜 데이터의 입력을 허용하고, 상기 제 2 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 입력을 차단시키는 입력 스위칭부; 및
    상기 인가되는 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역의 메모리 뱅크가 선택된 경우, 상기 제 2 데이터 입출력 라인을 통전시켜 데이터의 출력을 허용하고, 상기 제 2 영역의 메모리 뱅크가 선택되지 않은 경우 상기 데이터의 출력을 차단시키는 출력 스위칭부를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 제 1 영역에는 제 1 메모리 뱅크 및 제 2 메모리 뱅크가 배치되고, 상기 제 2 영역에는 제 3 메모리 뱅크 및 제 4 메모리 뱅크가 배치되는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 메모리 뱅크 정보 신호는 상기 제 1 메모리 뱅크 내지 제 4 메모리 뱅크를 구분하기 위한 2비트 신호로 구성되는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 메모리 뱅크 선택 신호는 상기 메모리 뱅크 정보 신호의 상위 비트 신호인 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  11. 제 1 영역 및 제 2 영역에 각각 배치되는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크 중 제 1 영역에 배치된 메모리 뱅크들로 프리 디코딩 신호를 전송하기 위한 제 1 칼럼 어드레스 라인;
    상기 다수의 메모리 뱅크 중 제 2 영역에 배치된 메모리 뱅크들로 프리 디코딩 신호를 전송하기 위한 제 2 칼럼 어드레스 라인; 및
    상기 메모리 뱅크를 식별할 수 있는 메모리 뱅크 선택 신호를 인가받아 상기 제 1 칼럼 어드레스 라인 및 제 2 칼럼 어드레스 라인 중 어느 하나는 선택하는 칼 럼 어드레스 라인 선택부를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 칼럼 어드레스 라인 선택부는, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 1 영역에 배치된 메모리 뱅크가 선택되면 상기 제 1 칼럼 어드레스 라인을 통전시키고 상기 제 2 칼럼 어드레스 라인을 차단시키며, 상기 메모리 뱅크 선택 신호에 의해서 상기 제 2 영역에 배치된 메모리 뱅크가 선택되면 상기 제 2 칼럼 어드레스라인을 통전시키고 상기 제 1 칼럼 어드레스 라인을 차단시키는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 제 1 영역은 상부이고 상기 제 2 영역은 하부인 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 상기 칼럼 어드레스 라인 선택부는,
    상기 프리 디코딩 신호 및 상기 메모리 뱅크 선택 신호의 반전 신호를 입력받아 AND 로직을 수행하고, 출력단이 상기 제 1 칼럼 어드레스 라인으로 연결되는 제 1 AND 게이트; 및
    상기 프리 디코딩 신호 및 상기 메모리 뱅크 선택 신호를 입력받아 AND 로직을 수행하고, 출력단이 상기 제 2 칼럼 어드레스 라인으로 연결되는 제 2 AND 게이 트를 포함하는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  15. 제 11 항에 있어서, 상기 제 1 영역에는 제 1 메모리 뱅크 및 제 2 메모리 뱅크가 배치되고, 상기 제 2 영역에는 제 3 메모리 뱅크 및 제 4 메모리 뱅크가 배치되는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  16. 제 11 항에 있어서, 상기 메모리 뱅크 정보 신호는 상기 제 1 메모리 뱅크 내지 제 4 메모리 뱅크를 구분하기 위한 2비트 신호로 구성되는 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 메모리 뱅크 선택 신호는 상기 메모리 뱅크 정보 신호의 상위 비트 신호인 것을 특징으로 하는 다중 메모리 뱅크 구조를 갖는 반도체 메모리 장치.
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