CN101169967A - 低功率动态随机存取存储器及其驱动方法 - Google Patents

低功率动态随机存取存储器及其驱动方法 Download PDF

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Abstract

一种动态随机存取存储器，其包括：一地址锁存器，其被配置为响应于一行地址选通(RAS)信号而锁存一行地址，且响应于一列地址选通(CAS)信号而锁存一列地址；一行译码器，其被配置为译码该行地址；一启用器，其被配置为译码该列地址的最高有效位(MSB)的一部分，以局部地启用对应于该行地址的一页区域的一部分；及一列译码器，其被配置为译码该列地址。

Description

低功率动态随机存取存储器及其驱动方法
技术领域
本发明涉及一种半导体装置，且更具体而言，涉及一种动态随机存取存储器(DRAM)架构。
背景技术
DRAM使用时间复用寻址方法。在输入行地址选通(RAS)信号时锁存行地址，且在输入列地址选通(CAS)信号时锁存列地址。当输入RAS信号时，选择预定存储器单元阵列且启用字线驱动器及读取放大器。当输入CAS信号时，确定读取或写入操作。锁存待存取的列地址且最后确定待输入/输出的数据的位置。
大体而言，在输入CAS信号前，DRAM的存储器单元阵列不可确定待存取的存储器单元的位置。此外，DRAM必须服从RAS信号与CAS信号之间的时差(tRCD)。需要该时差(tRCD)以确保启用字线及读取放大器所必需的时间。
换言之，传统的DRAM在用于启用存储器单元阵列的行寻址时序与用于确定存储器单元的最后位置的列寻址时序之间具有时差。
因为传统的DRAM不能在行寻址时序处确定最后的存储器单元阵列，所以启用存储器单元阵列的读取放大器阵列以充当行高速缓冲存储器。此时，单元阵列的预定数目被称作页尺寸。该页尺寸由列地址的数目确定。
具体言之，响应于RAS信号而启用一页的存储器单元阵列。其后，响应于CAS信号而提供列地址以确定待最后输入/输出的数据的位置。
然而，传统的DRAM具有的结构问题在于启用一页而不考虑在一存取循环期间将最后输入/输出的数据的大小，因此导致过多的功率消耗。
发明内容
本发明的实施例针对提供一种可减少由存储器存取造成的功率消耗的DRAM，及一种驱动该低功率DRAM的方法。
根据本发明的第一方面，提供一种动态随机存取存储器，其包括：一地址锁存器，其被配置为响应于行地址选通(RAS)信号而锁存行地址且响应于列地址选通(CAS)信号而锁存列地址；一行译码器，其被配置为译码行地址；一启用器，其被配置为译码列地址的最高有效位(MSB)的一部分以局部地启用对应于行地址的一页区域的一部分；及一列译码器，其被配置为译码列地址。
根据本发明的第二方面，提供一种动态随机存取存储器，其包括：一地址锁存器，其被配置为响应于行地址选通(RAS)信号而锁存行地址且响应于列地址选通(CAS)信号而锁存列地址；一行译码器，其被配置为译码行地址；一MSB码译码器，其被配置为译码列地址的MSB位的一部分以产生页区域选择信号；一行组件，其被配置为响应于页区域选择信号而局部地启用对应于行地址的一页区域的一部分。
根据本发明的第三方面，提供一种驱动动态随机存取存储器的方法，其包括：响应于行地址选通(RAS)信号而锁存行地址；译码行地址；响应于列地址选通(CAS)信号而锁存列地址；译码列地址的最高有效位(MSB)的一部分以局部地启用对应于行地址的一页区域的一部分；及译码列地址。
附图说明
图1为根据本发明的实施例的DRAM的框图；
图2为图1中所示的DRAM的时序图；
图3A为图1中所示的地址触发器的电路图；
图3B为图3A中所示的第一D触发器的电路图；
图3C为图3A中所示的锁存器的电路图；
图4为图1中所示的HIT区块的电路图；
图5为图1中所示的存储器组的方块图；
图6为图5中所示的单元矩阵及核心驱动器的框图；
图7为图5中所示的BLSA启用器的电路图；及
图8为图5中所示的字线驱动器的电路图。
【主要组件符号说明】
10指令输入通道
20地址输入通道
30存储器组地址输入通道
40指令译码器
50地址触发器
60RAS/CAS控制器
70HIT区块
80输入/输出(I/O)端口
90I/O放大器阵列
310锁存器
320第一D触发器
330第二D触发器
800PX译码器
ACT激活指令
ADD地址信号
ADD_COL列地址
ADD_COL<N>列地址
ADD_ROW行地址
ADD_ROW<N>行地址
ADD<N>地址信号
BANK<0>存储器组
BANK<1>存储器组
BANK<2>存储器组
BANK<3>存储器组
BLOCK_EN存储器区块启用信号
BS存储器组地址
CA列地址
CA<N>列地址MSB信号
CAIMSB码
CAI2、CAI2B差分对信号
CAJ2、CAJ2B差分对信号
CAJMSB码
CLK外部时钟
CTRL_BANK存储器组控制信号
HIT_COL页区域选择信号
HIT_COLUMN<0>第一页区域选择信号
HIT_COLUMN<1>第二页区域选择信号
HIT_COLUMN<2>第三页区域选择信号
HIT_COLUMN<3>第四页区域选择信号
ICAS内部CAS信号
ICLOCK内部时钟
INV30第一反相器
INV31第二反相器
INV32第三反相器
INV40第一反相器
INV41第二反相器
INV42第三反相器
INV43第四反相器
INV44第五反相器
INV45第六反相器
INV46第七反相器
INV47第八反相器
INV70第一反相器
INV71第二反相器
INV72第三反相器
IRAS内部RAS信号
MN70第一NMOS晶体管
MN71第二NMOS晶体管
MN80第一NMOS晶体管
MN81第二NMOS晶体管
MN82NMOS晶体管
MP70第一PMOS晶体管
MP71第二PMOS晶体管
MP80PMOS晶体管
MP81 PMOS晶体管
MWLB主字线信号
NAND30第一「与非」门
NAND31第二「与非」门
NAND32第三「与非」门
NAND40第一「与非」门
NAND41第二「与非」门
NAND42第三「与非」门
NAND43第四「与非」门
NAND70「与非」门
NAND80「与非」门
OE输出启用信号
PX PX信号
PXB经反相的PX信号
/RAS、/CAS、/WE及/CS指令
RA行地址
RD读取指令
RT0上拉电压线
SB下拉电压线
VBLP位线预充电电压端子
VCORE核心电压端子
VSS接地电压端子
WL子字线
具体实施方式
在下文中将参看附图详细描述根据本发明的低功率DRAM及驱动该低功率DRAM的方法。
图1为根据本发明的实施例的DRAM的框图。
参看图1，DRAM包括：指令输入通道10，其被配置为接收指令/RAS、/CAS、/WE及/CS以用于与外部接口连接；地址输入通道20，其被配置为接收地址信号ADD；存储器组地址输入通道30，其被配置为接收存储器组地址BS；及输入/输出(I/O)端口80，其被配置为输入/输出数据。
此DRAM接口与通过缓冲外部时钟CLK而产生的内部时钟ICLOCK同步操作，且提供地址信息以用于启用DRAM，指定待存取的存储器单元的位置，及指定数据输入/输出位置，同时执行数据输入/输出循环(cycle)。
DRAM进一步包括指令译码器40、地址触发器50、RAS/CAS控制器60及HIT区块70。指令译码器40译码经由指令输入通道10输入的指令/RAS、/CAS、/WE及/CS以产生内部指令信号，例如内部RAS信号IRAS、内部CAS信号ICAS等。地址触发器50存储经由地址输入通道20输入的地址信号ADD，且在RAS循环或CAS循环中选择地址。HIT区块70译码列地址CA的2个最高有效位(MSB)位(CAI、CAJ)以产生页区域选择信号HIT_COL。RAS/CAS控制器60响应于存储器组地址BS、内部RAS信号IRAS及内部CAS信号ICAS而产生数据路径及用于执行行循环或列循环的控制信号。控制信号包括存储器组控制信号CTRL_BANK及输出启用信号OE。
DRAM也包括多个存储器组BANK<0:3>，及用于在I/O端口80与存储器组BANK<0:3>之间进行数据交换的I/O放大器阵列90。存储器组BANK<0:3>的每一个包括用于译码自地址触发器50输入的行地址ADD_ROW的X-译码器，及用于译码自地址触发器50输入的列地址ADD_COL的Y-译码器。
图2为图1中所示的DRAM的时序图。下文将参看图2描述DRAM的操作。
在输入激活指令ACT时的同时(T0)，提供行地址RA及存储器组地址BS。行地址RA被存储于地址触发器50中，且行译码器译码该行地址RA。
在输入读取指令RD时的同时(T1)，提供列地址CA。列地址CA被存储于地址触发器50中。在输入激活指令ACT后的下一时钟处输入读取指令RD。亦即，可在激活RAS信号后的下一时钟处激活CAS信号。这在具有附加延时(AL)的系统中是可能的。正常RAS至CAS延迟时间(tRCD)为3tCK。亦即，在自激活RAS信号的3tCK后激活CAS信号。然而，由于附加延时(AL)(tAL＝2)，可尽可能快地激活CAS信号。因为在内部列循环开始前先前地输入列地址CA，所以HIT区块70可通过译码列地址CA的2个MSB位而产生页区域选择信号HIT_COL。页区域选择信号HIT_COL输入至字线驱动器及位线读取放大器(BLSA)启用器。因此，有选择地启用将在根据经译码的行地址RA选择的字线中执行行存取所在的页区域的位线读取放大器。
其后，内部列循环在满足RAS至CAS延迟时间(tRCD)的时序(T3)处开始。列地址CA存储于地址触发器50中且经译码。
在CAS延时(CL)(tCL＝3)后输出数据。
图3A为图1中所示的地址触发器50的电路图。
参看图3A，地址触发器50包括锁存器310，第一至第三「与非」门NAND30、NAND31及NAND32，第一至第三反相器INV30、INV31及INV32，及第一D触发器320及第二D触发器330。锁存器310经被配置为响应于内部时钟ICLOCK而锁存地址信号ADD<N>。第一「与非」门NAND30被配置为接收自锁存器310输出的地址信号及内部RAS信号IRAS。第一反相器INV30被配置为使第一「与非」门NAND30的输出信号反相以输出行地址ADD_ROW<N>。第一D触发器320及第二D触发器330被配置为响应于内部时钟ICLOCK而使自锁存器310输出的地址信号延迟了附加延时(AL)(tAL＝2tCK)。第二「与非」门NAND31被配置为接收第二D触发器信号330的输出信号及内部CAS信号ICAS。第二反相器INV31被配置为使第二「与非」门NAND31的输出信号反相以输出列地址ADD_COL<N>。第三「与非」门NAND32被配置为接收自锁存器310输出的地址信号及内部CAS信号ICAS。第三反相器INV32被配置为使第三「与非」门NAND32的输出信号反相以输出列地址MSB信号CA<N>。
第三「与非」门NAND32及第三反相器INV32并非对所有地址位都是必要的。仅有对应于待单独译码的列地址的MSB码的地址位为必要的。
图3B为图3A中所示的第一D触发器320的电路图，且图3C为图3A中所示的锁存器310的电路图。第二D触发器330具有与第一D触发器的结构相同的结构。因为锁存器310及D触发器320及330的结构为熟知的，所以将省略其详细描述。
图4为图1中所示的HIT区块70的电路图。
参看图4，HIT区块70包括第一至第八反相器INV40至INV47、第一至第四「与非」门NAND40至NAND43。第一反相器INV40及第二反相器INV41被配置为接收列地址的MSB码CAI以输出差分对信号CAI2B及CAI2。第三反相器INV42及第四反相器INV43被配置为接收列地址的MSB码CAJ以输出差分对信号CAJ2B及CAJ2。第一「与非」门NAND40被配置为接收差分对信号CAI2B及CAJ2B。第五反相器INV44被配置为使第一「与非」门NAND40的输出信号反相以输出第一页区域选择信号HIT_COL<0>。第二「与非」门NAND41被配置为接收差分对信号CAI2B及CAJ2。第六反相器INV45被配置为使第二「与非」门NAND41的输出信号反相以输出第二页区域选择信号HIT_COL<1>。第三「与非」门NAND42被配置为接收差分对信号CAI2及CAJ2B。第七反相器INV46被配置为使第三「与非」门NAND42的输出信号反相以输出第三页区域选择信号HIT_COL<2>。第四「与非」门NAND43被配置为接收差分对信号CAI2及CAJ2。第八反相器INV47被配置为使第四「与非」门NAND43的输出信号反相以输出第四页区域选择信号HIT_COL<3>。
HIT区块70为用于分析列地址的MSB码CAI及CAJ的译码器。HIT区块70仅在由列地址指定的特定区域处启用行组件(例如，字线驱动器及/或BLSA阵列)。若行组件未由页区域选择信号HIT_COL指定，则即使该行组件包括于相同页中，亦不可使其启动。
图5为图1中所示的存储器组的框图。
参看图5，存储器组BANK<0:3>的每一个包括多个存储器区块，每一存储器区块具有多个存储器矩阵。存储器矩阵为构成存储器单元阵列的物理最小单位。
存储器矩阵连接至字线驱动器阵列及BLSA阵列。
在字线驱动器阵列与BLSA阵列的相交处定义副孔(sub hole)。用于驱动BLSA阵列及字线驱动器的逻辑被定位于该副孔处。所述逻辑的实例包括BLSA启用器。
图6为图5中所示的单元矩阵及核心驱动器的框图。
参看图6，页区域选择信号HIT_COL被输入至字线驱动器及BLSA启用器，且可根据行地址来选择单元矩阵的行组件。
图7为图5中所示的BLSA启用器的电路图。
参看图7，BLSA启用器包括「与非」门NAND70，第一至第三反相器INV70、INV71及INV72，第一PMOS晶体管MP70及第二PMOS晶体管MP71，及第一NMOS晶体管MN70及第二NMOS晶体管MN71。「与非」门NAND70被配置为接收存储器区块启用信号BLOCK_EN及页区域选择信号HIT_COL。第一反相器INV70被配置为使「与非」门NAND70的输出信号反相。第二反相器INV71被配置为使第一反相器INV70的输出信号反相。第三反相器INV72被配置为使「与非」门NAND70的输出信号反相。第一PMOS晶体管MP70具有接收第二反相器INV71的输出信号的栅极、连接至核心电压端子VCORE的源极、及连接至位线读取放大器的上拉电压线RT0的漏极。第一NMOS晶体管MN70具有接收第二反相器INV71的输出信号的栅极、连接至位线预充电电压端子VBLP的源极、及连接至位线读取放大器的上拉电压线RT0的漏极。第二PMOS晶体管MP71具有接收第三反相器INV72的输出信号的栅极、连接至位线预充电电压端子VBLP的源极、及连接至位线读取放大器的下拉电压线SB的漏极。第二NMOS晶体管MN71具有接收第三反相器INV72的输出信号的栅极、连接至接地电压端子VSS的源极、及连接至位线读取放大器的下拉电压线SB的漏极。
图8为图5中所示的字线驱动器的电路图。
参看图8，字线驱动器包括栅极级及源极级。栅极级接收包括于存储器区块中的初级行译码器的输出信号，且源极级接收包括于存储器区块中的次级行译码器的输出信号。初级译码器及次级译码器可分别为行译码器及PX译码器800。
字线驱动器的栅极级包括「与非」门NAND80、PMOS晶体管MP80、及第一NMOS晶体管MN80及第二NMOS晶体管MN81。「与非」门NAND80被配置为接收页区域选择信号HIT_COL及行译码器的输出信号。第一PMOS晶体管MP80具有接收主字线信号MWLB的栅极、接收「与非」门NAND80的输出信号的源极、及连接至对应子字线WL的漏极。第一NMOS晶体管MN80具有接收主字线信号MWLB的栅极、连接至接地电压端子VSS的源极、及连接至子字线WL的漏极。第二NMOS晶体管MN81具有接收经反相的PX信号PXB的栅极、连接至接地电压端子VSS的源极、及连接至子字线WL的漏极。
字线驱动器的源极级包括CMOS反相器，该CMOS反相器被配置为接收PX译码器800的输出信号以输出PX信号PX。可用PMOS晶体管MP81及NMOS晶体管MN82来实现CMOS反相器。
在根据本发明的实施例的DRAM中，在输入激活指令时，有选择地启用由列地址的MSB码确定的区域的存储器单元，而不启用连接至由行地址确定的字线的整个存储器单元(页)。因此，可最小化存储器存取中的功率消耗。
尽管在以上实施例中用2个MSB作为列地址的MSB码，但可改变MSB位的数目。
尽管已参看特定实施例描述了本发明，但对于本领域技术人员来说明显的是，在不脱离由下述权利要求书所限定的本发明的精神及范围的情况下，可进行各种改变及修改。
对相关申请的交叉引用
本发明要求于2006年10月23日提交的韩国专利申请号10-2006-0102725的优先权，其整体通过参照而被合并于此。

Claims (12)

1.一种动态随机存取存储器，其包含：
一地址锁存器，其被配置为响应于一行地址选通(RAS)信号而锁存一行地址，且响应于一列地址选通(CAS)信号而锁存一列地址；
一行译码器，其被配置为译码该行地址；
一启用器，其被配置为译码该列地址的最高有效位(MSB)的一部分，以局部地启用对应于该行地址的一页区域的一部分；及
一列译码器，其被配置为译码该列地址。
2.如权利要求1的动态随机存取存储器，其中该地址锁存器包含一用于支持一附加延时规范的延迟组件。
3.一种动态随机存取存储器，其包含：
一地址锁存器，其被配置为响应于一行地址选通(RAS)信号而锁存一行地址，且响应于一列地址选通(CAS)信号而锁存一列地址；
一行译码器，其被配置为译码该行地址；
一MSB码译码器，其被配置为译码该列地址的MSB位的一部分，以产生一页区域选择信号；
一行组件，其被配置为响应于该页区域选择信号，而局部地启用对应于该行地址的一页区域的一部分。
4.如权利要求3的动态随机存取存储器，其中该地址锁存器包含一用于支持一附加延时规范的延迟组件。
5.如权利要求3的动态随机存取存储器，其中该地址锁存器包含：
一锁存器，其被配置为响应于一内部时钟而锁存一地址位；
一第一「与非」门，其被配置为接收自该锁存器输出的该地址位及该RAS信号；
一第一反相器，其被配置为使该第一「与非」门的一输出信号反相以输出一行地址位；
一触发器，其被配置为使自该锁存器输出的该地址位延迟附加延时；
一第二「与非」门，其被配置为接收该触发器的一输出信号及该CAS信号；及
一第二反相器，其被配置为使该第二「与非」门的一输出信号反相以输出一列地址位。
6.如权利要求5的动态随机存取存储器，其中该地址锁存器进一步包含：
一第三「与非」门，其被配置为接收自该锁存器输出的该地址位及该CAS信号；及
一第三反相器，其被配置为使该第三「与非」门的一输出信号反相以输出一MSB码位。
7.如权利要求3的动态随机存取存储器，其中该MSB码译码器译码该列地址的2个以上的MSB位。
8.如权利要求3的动态随机存取存储器，其中该行组件包含一字线驱动器及一位线读取放大器启用器。
9.如权利要求8的动态随机存取存储器，其中该位线读取放大器启用器响应于一存储器区块启用信号及该页区域选择信号而提供一位线读取放大器的一上拉电压线及一下拉电压线。
10.如权利要求8的动态随机存取存储器，其中该字线驱动器响应于该行译码器的一输出信号及该页区域选择信号而驱动一对应子字线。
11.一种驱动一动态随机存取存储器的方法，其包含：
响应于一行地址选通(RAS)信号而锁存一行地址；
译码该行地址；
响应于一列地址选通(CAS)信号而锁存一列地址；
译码该列地址的最高有效位(MSB)的一部分，以局部地启用对应于该行地址的一页区域的一部分；及
译码该列地址。
12.如权利要求11的方法，其中译码该列地址的MSB的该部分包括：译码该列地址的2个以上的MSB位。
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