DE102007050424B4 - DRAM mit geringem Energieverbrauch und Verfahren zum Steuern desselben - Google Patents

DRAM mit geringem Energieverbrauch und Verfahren zum Steuern desselben Download PDF

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Abstract

Dynamischer Speicher mit wahlfreiem Zugriff, welcher Folgendes aufweist: ein Adresslatch (50), das zur Zwischenspeicherung einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-Signal und zur Zwischenspeicherung einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-Signal konfiguriert ist; einen Zeilendekoder, welcher zur Dekodierung der Zeilenadresse konfiguriert ist; einen Aktivierer (70), der zur Dekodierung eines Teils von MSB-Bits der Spaltenadresse zur örtlichen Aktivierung eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse konfiguriert ist; und einen Spaltendekoder, welcher zur Dekodierung der Spaltenadresse konfiguriert ist, wobei das Adresslatch (50) ein Verzögerungselement (320; 330) zur Unterstützung einer additiven Latenzspezifikation, die ein Aktivieren des Spaltenadressen-Strobe-Signals nach der Dekodierung des Teils von MSB-Bits der Spaltenadresse um die additive Latenzspezifikation verzögert, aufweist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft dynamische Halbleiterspeicher, insbesondere eine Architektur eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) und ein Steuerverfahren.
  • Ein DRAM verwendet ein Adressierverfahren mit Zeitmultiplexbetrieb. Eine Zeilenadresse wird gelatcht bzw. zwischengespeichert, wenn eine Zeilenadressen-Strobe-(RAS-)Signal eingegeben wird, und eine Spaltenadresse wird gelatcht, wenn ein Spaltenadressen-Strobe-(CAS-)Signal. Wenn das RAS-Signal eingegeben wird, wird ein vorher festgelegtes Speicherzellenarray ausgewählt und ein Wortleitungstreiber und ein Leseverstärker werden aktiviert. Wenn das CAS-Signal eingegeben wird, wird ein Lese- oder Schreibvorgang festgelegt. Eine Spaltenadresse, auf die zugegriffen werden soll, wird gelatcht, und ein Ort von einzugebenden/auszugebenden Daten wird schließlich festgelegt.
  • Im Allgemeinen kann, bevor das CAS-Signal eingegeben wird, ein Speicherzellen array eines DRAM einen Ort einer Speicherzelle, auf die zugegriffen werden soll, nicht festlegen. Weiterhin muss das DRAM einer Zeitdifferenz (tRCD) zwischen dem RAS-Signal und dem CAS-Signal folgen. Die Zeitdifferenz (tRCD) ist erforderlich, um eine Zeit sicherzustellen, die notwendig ist, um die Wortleitung und den Leseverstärker zu aktivieren.
  • Mit anderen Worten, ein herkömmliches DRAM besitzt eine Zeitdifferenz zwischen einer Zeilenadressierzeit zur Aktivierung des Speicherzellenarrays und einer Spaltenadressierzeit zur Festlegung des endgültigen Ortes der Speicherzelle.
  • Da das herkömmliche DRAM das endgültige Speicherzellenarray in der Zeilenadressierzeit nicht festlegen kann, wird das Leseverstärkerarray des Speicherzellenarays aktiviert, um als Zeilen-Cache zu dienen. Zu diesem Zeitpunkt wird die vorher festgelegte Zahl der Zellenarrays als Seitengröße bezeichnet. Die Seitengröße wird durch die Zahl von Spaltenadressen bestimmt.
  • Genauer gesagt, werden Speicherzellenarrays einer Seite als Antwort auf das RAS-Signal aktiviert. Danach wird eine Spaltenadresse zur Festlegung eines Ortes von Daten, welche schließlich als Antwort auf das CAS-Signal eingegeben/ausgegeben werden sollen, bereitgestellt.
  • Das herkömmliche DRAM weist jedoch ein strukturelles Problem auf, welches darin besteht, dass eine Seite ungeachtet des Datenumfangs, welcher bei einem Zugriffszyklus eingegeben/ausgegeben wird, aktiviert wird, wobei somit ein übermäßiger Leistungs- bzw. Energieverbrauch bewirkt wird.
  • Die Druckschrift Bursky, D.: „Synchronous DRAMs Clock At 100 MHz”, In: Electronic Design, 1993, S. 45, 46, 48, 49 offenbart ein Verfahren zum Zugriff auf einen synchronen DRAM, bei dem Spaltenadresssignale und Zeilenadresssignale dekodiert werden und zwischengespeichert werden.
  • Die Druckschrift US 5,400,275 A offenbart ein Verfahren zum Zugriff auf Halbleiterspeicherzellen, bei dem eine Speicherzelle ausgewählt wird, auf die zugegriffen werden soll, indem das Produkt aus Zeilen- und Spaltenadresse gebildet wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungen der vorliegenden Erfindung sind darauf ausgerichtet, ein DRAM zu schaffen, welches einen Energieverbrauch, der durch Speicherzugriff verursacht wird, reduzieren kann, und ein Verfahren zum Steuern desselben.
  • In Übereinstimmung mit einem ersten Aspekt der vorliegenden Erfindung wird ein dynamischer Speicher mit wahlfreiem Zugriff bereitgestellt, welcher Folgendes aufweist: ein Adresslatch, das zur Zwischenspeicherung einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-(RAS-)Signal und zur Zwischenspeicherung einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-(CAS-)Signal konfiguriert ist; einen Zeilendekoder, welcher zur Dekodierung der Zeilenadresse ausgebildet ist; einen Aktivierer, der zur Dekodierung eines Teils von höchstwertigen Bits (MSB) der Spaltenadresse zur örtlichen Aktivierung eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse konfiguriert ist; und einen Spaltendekoder, welcher zur Dekodierung der Spaltenadresse ausgebildet ist, wobei das Adresslatch ein Verzögerungselement zur Unterstützung einer additiven Latenzspezifikation, die ein Aktivieren des Spaltenadressen-Strobe-(CAS-)Signals nach der Dekodierung des Teils von höchstwertigen Bits (MSB) der Spaltenadresse um die additive Latenzspezifikation verzögert, aufweist.
  • In Übereinstimmung mit einem zweiten Aspekt der vorliegenden Erfindung wird ein dynamischer Speicher mit wahlfreiem Zugriff bereitgestellt, welcher Folgendes aufweist: ein Adresslatch, das zur Zwischenspeicherung einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-(RAS-)Signal und zur Zwischenspeicherung einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-(CAS-)Signal konfiguriert ist; einen Zeilendekoder, welcher zur Dekodierung der Zeilenadresse ausgebildet ist; einen MSB-Kode-Dekoder, der zur Dekodierung eines Teils von MSB-Bits der Spaltenadresse zur Erzeugung eines Seitenbereich-Auswahlsignals konfiguriert ist; ein Zeilenelement, das zur örtlichen Aktivierung eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse als Antwort auf das Seitenbereich-Auswahlsignal konfiguriert ist, wobei das Adresslatch ein Verzögerungselement zur Unterstützung einer additiven Latenzspezifikation, die ein Aktivieren des Spaltenadressen-Strobe-(CAS-)Signals nach der Dekodierung des Teils von höchstwertigen Bits (MSB) der Spaltenadresse um die additive Latenzspezifikation verzögert, aufweist.
  • In Übereinstimmung mit einem dritten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Steuern eines dynamischen Speichers mit wahlfreiem Zugriff bereitgestellt, welches folgende Verfahrensschritte aufweist: Zwischenspeichern einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-(RAS-)Signal; Dekodieren der Zeilenadresse; Zwischenspeichern einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-(CAS-)Signal; Dekodieren eines Teils von höchstwertigen Bits (MSB) der Spaltenadresse zum örtlichen Aktivieren eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse; Dekodieren der Spaltenadresse; und Verzögern eines Aktivierens des Spaltenadressen-Strobe-(CAS-)Signals nach dem Dekodieren des Teils von höchstwertigen Bits (MSB) der Spaltenadresse um eine additive Latenzspezifikatio
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm eines DRAM in Übereinstimmung mit einer Ausführung der vorliegenden Erfindung;
  • 2 ist ein Taktdiagramm des in 1 illustrierten DRAM;
  • 3A ist ein Schaltplan eines in 1 illustrierten Adressen-Flip-Flops;
  • 3B ist ein Schaltplan eines ersten in 3A illustrierten D-Flip-Flops;
  • 3C ist ein Schaltplan eines in 3A illustrierten Latch;
  • 4 ist ein Schaltplan eines in 1 illustrierten HIT-Blocks;
  • 5 ist ein Blockdiagramm einer in 1 illustrierten Speicherbank;
  • 6 ist ein Blockdiagramm einer Zellenmatrix und eines Kerntreibers, die in 5 illustriert sind;
  • 7 ist ein Schaltplan eines in 5 illustrierten BLSA-Aktivierers; und
  • 8 ist ein Schaltplan eines in 5 illustrierten Wortleitungstreibers.
  • BESCHREIBUNG VON SPEZIFISCHEN AUSFÜHRUNGEN
  • Im Folgenden werden ein DRAM mit niedrigem Energieverbrauch und ein Verfahren zum Steuern desselben in Übereinstimmung mit der vorliegenden Erfindung ausführlich mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • 1 ist ein Blockdiagramm eines DRAM in Übereinstimmung mit einer Ausführung der vorliegenden Erfindung.
  • Mit Bezugnahme auf 1 weist das DRAM Folgendes auf: einen Befehlseingabekanal 10, der zum Empfang von Befehlen /RAS, /CAS, /WE und /CS als Schnittstelle zur Außenseite konfiguriert ist; einen Adresseneingabekanal 20, der zum Empfang eines Adressensignals ADD ausgebildet ist; einen Bankadresseneingabekanal 30, welcher zum Empfang einer Bankadresse BS konfiguriert ist; und einen Eingabe-/Ausgabe-(I/O-)Port 80, welcher zur Eingabe/Ausgabe von Daten ausgebildet ist.
  • Eine solche DRAM-Schnittstelle arbeitet in Synchronisation mit einem internen Takt ICLOCK, welcher durch Pufferung eines externen Takts CLK erzeugt wird, und liefert Adresseninformationen zur Aktivierung des DRAM, wobei ein Ort einer Speicherzelle, auf die zugegriffen werden soll, bestimmt wird und ein Dateneingabe/-ausgabeort bestimmt wird, während Dateneingabe/-ausgabezyklen ausgeführt werden.
  • Das DRAM weist zudem einen Befehlsdekoder 40, ein Adressen-Flip-Flop 50, ein RAS-/CAS-Steuereinrichtung 60 und einen HIT-Block 70 auf. Der Befehlsdekoder 40 dekodiert die durch den Befehlseingabekanal 10 eingegebenen Befehle /RAS, /CAS, /WE und /CS, um interne Befehlssignale, zum Beispiel ein internes RAS-Signal IRAS, ein internes CAS-Signal ICAS, usw. zu generieren. Das Adressen-Flip-Flop 50 speichert das durch den Adresseneingabekanal 20 eingegebene Adressensignal ADD und wählt eine Adresse in einem RAS-Zyklus oder in einem CAS-Zyklus aus. Der HIT-Block 70 dekodiert 2 höchstwertige Bit (MSB) Bits (CAI, CAJ) einer Spaltenadresse CA zur Generierung eines Seitenbereich-Auswahlsignals HIT_COL. Die RAS-/CAS-Steuereinrichtung 60 erzeugt Steuersignale zur Ausführung eines Zeilenzyklus oder eines Spaltenzyklus und Datenpfad als Antwort auf die Bankadresse BS, das interne RAS-Signal IRAS und das interne CAS-Signal ICAS. Die Steuersignale schließen ein Banksteuersignal CTRL_BANK und ein Ausgabe-Aktivierungssignal OE mit ein.
  • Das DRAM besitzt auch eine Vielzahl von Speicherbänken BANK<0:3> und ein I/O-Verstärkerarray 90 zum Datenaustausch zwischen dem I/O-Port 80 und den Speicherbänken BANK<0:3>. Jede der Speicherbänke BANK<0:3> weist einen X-Dekoder zur Dekodierung einer Zeilenadresse ADD_ROW, die von dem Adressen-Flip-Flop 50 eingegeben wird, und einen Y-Dekoder zur Dekodierung einer Spaltenadresse ADD_COL auf, welche von dem Adressen-Flip-Flop 50 eingegeben wird.
  • 2 ist ein Taktdiagramm des in 1 illustrierten DRAM. Ein Betrieb des DRAM wird unten mit Bezug auf 2 erläutert.
  • Die Zeilenadressen RA und die Bankadressen BS werden zur gleichen Zeit bereitgestellt, wenn ein aktiver Befehl ACT eingegeben wird (T0). Die Zeilenadresse RA wird in dem Adressen-Flip-Flop 50 gespeichert, und der Zeilendekoder dekodiert die Zeilenadresse RA.
  • Die Spaltenadresse CA wird zu der gleichen Zeit geliefert, wenn ein Lesebefehl RD eingegeben wird (T1). Die Spaltenadresse CA wird in dem Adressen-Flip-Flop 50 gespeichert. Der Lesebefehl RD wird bei einem nächsten Takt nach der Eingabe des aktiven Befehls ACT eingegeben. Das heißt, das CAS-Signal kann bei einem nächsten Takt aktiviert werden, nachdem das RAS-Signal aktiviert worden ist. Das ist in einem System mit einer additiven Latenz (AL) möglich. Eine normale Verzögerungszeit von RAS zu CAS (rRCD) beträgt 3tCK. Das bedeutet, dass das CAS-Signal nach 3tCK nach der Aktivierung des RAS-Signals aktiviert wird. Jedoch kann das CAS-Signal auf Grund der additiven Latenz (AL) (tAL = 2) genau so schnell sein. Da die Spaltenadresse CA vorher eingegeben wird, bevor der interne Spaltenzyklus beginnt, kann der HIT-Block 70 das Seitenbereich-Auswahlsignal HIT_COL durch Dekodierung von 2 MSB-Bits der Spaltenadresse CA generieren. Das Seitenbereich-Auswahlsignal HIT_COL wird dem Wortleitungstreiber und dem Bitleitungs-Leseverstärker-(BLSA-)Aktivierer eingegeben. Deshalb wird der Bitleitungs-Leseverstärker des Seitenbereiches, auf welchem der Spaltenzugriff in der gemäß der dekodierten Zeilenadresse RA ausgewählten Wortleitung selektiv aktiviert wird.
  • Danach beginnt der interne Spaltenzyklus zu dem Zeitpunkt, welcher der Verzögerungszeit (tRCD) (T3) von RAS zu CAS genügt. Die Spaltenadresse CA wird in dem Adressen-Flip-Flop 50 gespeichert und dekodiert.
  • Nach der CAS-Latenz (CL) (tCL = 3) werden Daten ausgegeben.
  • 3A ist ein Schaltplan des in 1 illustrierten Adressen-Flip-Flops 50.
  • Mit Bezug auf 3A weist das Adressen-Flip-Flop 50 Folgendes auf: ein Latch 310; erste bis dritte NAND-Gatter NAND30, NAND31 und NAND32; erste bis dritte Inverter INV30, INV31 und INV32; und erste bis zweite D-Flip-Flops 320 und 330. Das Latch 310 ist dazu ausgelegt, das Adressensignal ADD<N> als Antwort auf den internen Takt ICLOCK zwischenzuspeichern. Das erste NAND-Gatter NAND30 ist zum Empfang des von dem Latch 310 ausgegebenen Adressensignals und des internen RAS-Signals IRAS konfiguriert. Der erste Inverter INV30 ist zur Invertierung eines Ausgabesignals des ersten NAND-Gatters NAND30 zur Ausgabe der Zeilenadresse ADD_ROW<N> ausgebildet. Die ersten und zweiten D-Flip-Flops 320 und 330 sind dazu ausgelegt, das von dem Latch 310 ausgegebene Adressensignal um die additive Latenz (AL) (tAL = 2tCK) als Antwort auf den internen Takt ICLOCK zu verzögern. Das zweite NAND-Gatter NAND32 ist zum Empfang eines Ausgabesignals des zweiten D-Flip-Flop-Signals 330 und des internen CAS-Signals ICAS konfiguriert. Der zweite Inverter INV31 ist dazu ausgebildet, ein Ausgabesignal des zweiten NAND-Gatters NAND31 zu invertieren und das Spaltenadressen-Signal ADD_COL<N> auszugeben. Das dritte NAND-Gatter INV32 ist zur Invertierung eines Ausgabesignals des dritten NAND-Gatters NAND32 zur Ausgabe des Spaltenadressen-MSB-Signals CA<N> konfiguriert.
  • Das dritte NAND-Gatter NAND32 und der dritte Inverter INV32 sind nicht für alle Adressenbits notwendig. Nur die Adressenbits, welche zu dem separat zu dekodierenden MSB-Kode der Spaltenadresse korrespondieren, sind notwendig.
  • 3B ist ein Schaltplan des in 3A illustrierten ersten D-Flip-Flops 320, und 3C ist ein Schaltplan des in 3A illustrierten Latch 310. Das zweite D-Flip-Flop 330 weist den gleichen Aufbau wie denjenigen des ersten D-Flip-Flops auf. Da die Konfigurationen des Latch 310 und der D-Flip-Flops 320 und 330 wohlbekannt sind, wird ihre ausführliche Beschreibung ausgelassen.
  • 4 ist ein Schaltplan des in 1 illustrierten HIT-Blocks 70.
  • Mit Bezugnahme auf 4 weist der HIT-Block 70 erste bis achte Inverter INV40 bis INV47, erste bis vierte NAND-Gatter NAND40 bis NAND43 auf. Die ersten und zweiten Inverter INV40 und INV41 sind zum Empfang des MSB-Kodes CAI der Spaltenadresse zur Ausgabe von differentiellen Paar-Signalen CMI2B und CAI2 ausgelegt. Die dritten und vierten Inverter INV42 und INV43 sind konfiguriert, um den MSB-Kode CAJ der Spaltenadresse zur Ausgabe differentieller Paar-Signale CAJ2B und CAJ2 zu empfangen. Das erste NAND-Gatter NAND40 ist zum Empfang der differentiellen Paar-Signale CAI2B und CAJ2B konfiguriert. Der fünfte Inverter INV44 ist dazu ausgelegt, ein Ausgabesignal des ersten NAND-Gatters NAND40 zur Ausgabe eines ersten Seitenbereich-Auswahlsignals HIT_COL<0> zu invertieren. Das zweite NAND-Gatter NAND41 ist zum Empfang der differentiellen Paar-Signale CAI2B und CAJ2 ausgebildet. Der sechste Inverter INV45 ist zur Invertierung eines Ausgabesignals des zweiten NAND-Gatters NAND41 zur Ausgabe eines zweiten Seitenbereich-Auswahlsignals HIT_COL<1> konfiguriert. Das dritte NAND-Gatter NAND42 ist dazu ausgebildet, die differentiellen Paar-Signale CAI2 und CAJ2B zu empfangen. Der siebente Inverter INV46 ist zur Invertierung eines Ausgabesignals des dritten NAND-Gatters NAND42 zur Ausgabe eines dritten Seitenbereich-Auswahlsignals HIT_COL<2> ausgelegt. Das vierte NAND-Gatter NAND43 ist dazu konfiguriert, die differentiellen Paar-Signale CAI2 und CAJ2 zu empfangen. Der achte Inverter INV47 ist zur Invertierung eines Ausgabesignals des vierten NAND-Gatters NAND43 zur Ausgabe eines vierten Seitenbereich-Auswahlsignals HIT_COL<3> ausgelegt.
  • Der HIT-Block 70 ist ein Dekoder zur Analyse des MSB-Kodes CAI und CAJ der Spaltenadresse. Der HIT-Block 70 aktiviert Zeilenbausteine, zum Beispiel den Wortleitungstreiber und/oder das BLSA-Array, nur in spezifischen Bereichen, die von der Spaltenadresse bestimmt sind. Wenn die Zeilenbausteine nicht durch das Seitenbereich-Auswahlsignal HIT_COL bezeichnet sind, können sie nicht aktiviert werden, auch wenn sie in der gleichen Seite mit eingeschlossen sind.
  • 5 ist ein Blockdiagramm Speicherbank, welche in 1 illustriert ist.
  • Mit Bezug auf 5 weist jede der Speicherbänke BAND<0:3> eine Vielzahl von Speicherblöcken auf, von denen jeder eine Vielzahl von Speicher Matrizen besitzt. Die Speichermatrix ist eine physikalische Minimaleinheit, welche ein Speicherzellenarray aufbauen.
  • Die Speichermatrixist mit einem Wortleitungstreiberarray und einem BLSA-Array verbunden.
  • An einem Schnittpunkt des Wortleitungstreiberarrays und des BLSA-Arrays ist ein darunter liegender lochartiger Bereich festgelegt. Auf diesem lochartigen Bereich sind Logikschaltungen zur Steuerung des BSLA-Arrays und der Wortleitungstreiber angeordnet. Beispiele der Logikschaltungen weisen einen BLSA-Aktivierer ein.
  • 6 ist ein Blockdiagramm einer Zellenmatrix und eines Kern- bzw. Coretreibers, die in 5 illustriert sind.
  • Mit Bezug auf 6 wird das Seitenbereich-Auswahlsignal HIT_COL in den Wortleitungstreiber und den BLSA-Aktivierer eingegeben, und die Zeilenbausteine der Zellenmatrix können gemäß der Zeilenadresse ausgewählt werden.
  • 7 ist ein Schaltplan des in 5 illustrierten BLSA-Aktivierers.
  • Mit Bezugnahme auf 7 weist der BLSA-Aktivierer Folgendes auf: ein NAND-Gatter NAND70; einen ersten bis dritten Inverter INV70, INV71 und INV72; erste und zweite PMOS-Transistoren MP70 und MP71; und erste und zweite NMOS-Transistoren MN70 und MN71. Das NAND-Gatter NAND70 ist zum Empfang eines Speicherblock-Enable-Signals BLOCK_EN und des Seitenbereich-Auswahlsignals HIT_COL konfiguriert. Der ersten Inverter INV70 ist dazu ausgelegt, ein Ausgabesignal des NAND-Gatters NAND70 zu invertieren. Der zweite Inverter INV71 ist zur Invertierung eines Ausgabesignals des ersten Inverters INV70 ausgebildet. Der dritte Inverter INV72 ist konfiguriert, um das Ausgabesignal des NAND-Gatters NAND70 zu invertieren. Der erste PMOS-Transistor MP70 besitzt ein Gate, welches das Ausgabesignal des zweiten Inverters INV71 empfängt, eine mit einem Corespannungsanschluss VCORE verbundene Source, und einen mit einer Pull-Up-Spannungsleitung RT0 des Bitleitungs-Leseverstärkers verbundenen Drain. Der erste NMOS-Transistor MN70 weist Folgendes auf: ein Gate zum Empfang des Ausgabesignals des zweiten Inverters INV71, eine mit einem Bitleitungs-Vorladungsspannungsanschluss VBLP verbundene Source, und einen mit der Pull-Up-Spannungsleitung RT0 des Bitleitungs-Leseverstärkers verbundenen Drain. Der zweite PMOS-Transistor MP71 besitzt ein Gate, welches das Ausgabesignal des dritten Inverters INV72 empfängt, eine mit dem Bitleitungs-Vorladungsspannungsanschluss VBLP verbundene Source, und einen Drain, welcher mit einer Pull-Down-Spannungsleitung SB des Bitleitungs-Leseverstärkers verbundenen ist. Der zweite NMOS-Transistor MN71 weist Folgendes auf: ein Gate zum Empfang des Ausgabesignals des dritten Inverters INV71, eine mit einem Massespannungsanschluss VSS verbundene Source, und einen mit der Pull-Down-Spannungsleitung SB des Bitleitungs-Leseverstärkers verbundenen Drain.
  • 8 ist ein Schaltplan des in 5 illustrierten Wortleitungstreibers.
  • Mit Bezug auf 8 weist der Wortleitungstreiber eine Gatestufe und eine Sourcestufe auf. Die Gatestufe empfängt ein Ausgabesignal eines primären Zeilendekoders, welcher in dem Speicherblock eingeschlossen ist, und die Sourcestufe empfängt ein Ausgabesignal eines in dem Speicherblock angeordneten sekundären Zeilendekoders. Der primäre Zeilendekoder und der sekundäre Zeilendekoder können jeweils ein Zeilendekoder und ein PX-Dekoder 800 sein.
  • Die Gatestufe des Wortleitungstreibers weist Folgendes auf: ein NAND-Gatter NAND80, einen PMOS-Transistor MP80 und erste und zweite NMOS-Transistoren MN80 und MN81. Das NAND-Gatter NAND80 ist zum Empfang des Seitenbereich-Auswahlsignals HIT_COL und eines Ausgabesignals des Zeilendekoders ausgelegt. Der ersten PMOS-Transistor MP80 besitzt ein Gate zum Empfang eines Hauptwortleitungssignals MWLB, eine Source zum Empfang eines Ausgabesignals des NAND-Gatter NAND80 und einen Drain, der mit der korrespondierenden Unterwortleitung WL verbunden ist. Der erste NMOS-Transistor MN80 weist ein Gate zum Empfang des Hauptwortleitungssignals MWLB, eine mit einem Massespannungsanschluss VSS verbundene Source und einen Drain auf, der mit der Unterwortleitung WL verbunden ist. Der zweite NMOS-Transistor MN81 weist ein Gate zum Empfang eines invertierten PX-Signals PXB, eine mit dem Massespannungsanschluss VSS verbundene Source und einen Drain auf, der mit der Unterwortleitung WL verbunden ist.
  • Die Sourcestufe des Wortleitungstreibers weist einen CMOS-Inverter auf, der zum Empfang eines Ausgabesignals des PX-Dekoders 800 zur Ausgabe eines PX-Signals PX konfiguriert ist. Der CMOS-Inverter kann mit einem PMOS-Transistor MP81 und einem NMOS-Transistor MN82 implementiert sein.
  • In dem DRAM in Übereinstimmung mit der Ausführung der vorliegenden Erfindung werden Speicherzellen eines Bereiches, der von dem MSB-Kode der Spaltenadresse festgelegt ist, selektiv aktiviert, wenn der aktive Befehl eingegeben wird, ohne dass alle Speicherzellen (Seite), die mit der Wortleitung verbunden sind, von der Zeilenadresse festgelegt sind. Somit kann der Energieverbrauch beim Speicherzugriff minimiert werden.
  • Obwohl die 2 MSB-Bits als MSB-Code der Spaltenadresse in der obigen Ausführung verwendet worden sind, kann die Zahl von MSB-Bits verändert werden.

Claims (10)

  1. Dynamischer Speicher mit wahlfreiem Zugriff, welcher Folgendes aufweist: ein Adresslatch (50), das zur Zwischenspeicherung einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-Signal und zur Zwischenspeicherung einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-Signal konfiguriert ist; einen Zeilendekoder, welcher zur Dekodierung der Zeilenadresse konfiguriert ist; einen Aktivierer (70), der zur Dekodierung eines Teils von MSB-Bits der Spaltenadresse zur örtlichen Aktivierung eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse konfiguriert ist; und einen Spaltendekoder, welcher zur Dekodierung der Spaltenadresse konfiguriert ist, wobei das Adresslatch (50) ein Verzögerungselement (320; 330) zur Unterstützung einer additiven Latenzspezifikation, die ein Aktivieren des Spaltenadressen-Strobe-Signals nach der Dekodierung des Teils von MSB-Bits der Spaltenadresse um die additive Latenzspezifikation verzögert, aufweist.
  2. Dynamischer Speicher mit wahlfreiem Zugriff, welcher Folgendes aufweist: ein Adresslatch (50), das zur Zwischenspeicherung einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-Signal und zur Zwischenspeicherung einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-Signal konfiguriert ist; einen Zeilendekoder, welcher zur Dekodierung der Zeilenadresse konfiguriert ist; einen MSB-Kode-Dekoder (70), der zur Dekodierung eines Teils von MSB-Bits der Spaltenadresse zur Erzeugung eines Seitenbereich-Auswahlsignals konfiguriert ist; ein Zeilenelement, das zur örtlichen Aktivierung eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse als Antwort auf das Seitenbereich-Auswahlsignal konfiguriert ist, wobei das Adresslatch (50) ein Verzögerungselement (320; 330) zur Unterstützung einer additiven Latenzspezifikation, die ein Aktivieren des Spaltenadressen-Strobe-Signals nach der Dekodierung des Teils von MSB-Bits der Spaltenadresse um die additive Latenzspezifikation verzögert, aufweist.
  3. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 2, wobei das Adresslatch (50) Folgendes aufweist: ein Latch (310), welches zur Zwischenspeicherung eines Adressenbits als Antwort auf einen internen Takt konfiguriert ist; ein erstes NAND-Gatter (NAND30), das zum Empfang des von dem Latch (310) ausgegebenen Adressenbits und des Zeilenadressen-Strobe-Signals konfiguriert ist; einen ersten Inverter (INV30), der zur Invertierung eines Ausgabesignals des ersten NAND-Gatters zur Ausgabe eines Zeilenadressenbits konfiguriert ist; ein Flip-Flop (320; 330), das zur Verzögerung des von dem Latch ausgegebenen Adressenbits um die additive Latenz konfiguriert ist; ein zweites NAND-Gatter (NAND31), das zum Empfang eines Ausgabesignals des Flip-Flops und des Spaltenadressen-Strobe-Signals konfiguriert ist; und einen zweiten Inverter (INV31), der zur Invertierung eines Ausgabesignals des zweiten NAND-Gatters zur Ausgabe eines Spaltenadressenbits konfiguriert ist.
  4. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 3, wobei das Adresslatch (50) weiterhin Folgendes aufweist: ein drittes NAND-Gatter (NAND32), das zum Empfang des von dem Latch (310) ausgegebenen Adressenbits und des Spaltenadressen-Strobe-Signals konfiguriert ist; und einen dritten Inverter (INV32), der zu Invertierung eines Ausgabesignals des dritten NAND-Gatters zur Ausgabe eines MSB-Kode-Bits konfiguriert ist.
  5. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 2, wobei der MSB-Kode-Dekoder (70) zur Dekodierung von mehr als zwei MSB-Bits der Spaltenadresse ausgelegt ist.
  6. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 2, wobei das Zeilenelement einen Wortleitungstreiber und einen Bitleitungs-Leseverstärker-Aktivierer aufweist.
  7. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 6, wobei der Bitleitungs-Leseverstärker-Aktivierer eine Pull-Up-Spannungsleitung und eine Pull-Down-Spannungsleitung eines Bitleitungs-Leseverstärkers als Antwort auf ein Speicherblock-Enable-Signal und das Seitenbereich-Auswahlsignal versorgt.
  8. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 6, wobei der Wortleitungstreiber eine korrespondierende Unterwortleitung als Antwort auf ein Ausgabesignal des Zeilendekoders und des Seitenbereich-Auswahlsignals treibt.
  9. Verfahren zum Steuern eines dynamischen Speichers mit wahlfreiem Zugriff, welches folgende Verfahrensschritte aufweist: Zwischenspeichern einer Zeilenadresse als Antwort auf ein Zeilenadressen-Strobe-Signal; Dekodieren der Zeilenadresse; Zwischenspeichern einer Spaltenadresse als Antwort auf ein Spaltenadressen-Strobe-Signal; Dekodieren eines Teils von MSB-Bits der Spaltenadresse zum örtlichen Aktivieren eines Abschnitts eines Seitenbereiches korrespondierend zu der Zeilenadresse; Dekodieren der Spaltenadresse; und Verzögern eines Aktivierens des Spaltenadressen-Strobe-Signals nach dem Dekodieren des Teils der MSB-Bits der Spaltenadresse um eine additive Latenzspezifikation.
  10. Verfahren nach Anspruch 9, wobei das Dekodieren des Teils der MSB-Bits der Spaltenadresse ein Dekodieren von mehr als zwei der MSB-Bits der Spaltenadresse aufweist.
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