DE60213560T2 - Halbleiterspeicher - Google Patents

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signal
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burst
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refresh
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Shinya Kawasaki-shi FUJIOKA
Yoshiaki Kawasaki-shi Okuyama
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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiterspeicher, die flüchtige Speicherzellen, jeweils mit einem Kondensator, und Schnittstellen wie SRAMs haben.
  • 2. Beschreibung der verwandten Technik
  • In letzter Zeit haben mobile Vorrichtungen, wie beispielsweise Zellulartelefone und dergleichen, moderne Servicefunktionen, und die in ihnen verarbeitete Datenmenge hat ständig zugenommen. Daher ist eine wachsende Nachfrage nach großen Kapazitäten der Arbeitsspeicher zu verzeichnen, die in solchen mobilen Vorrichtungen inkorporiert sind.
  • Herkömmlicherweise werden SRAMs mit einer einfachen Systemstruktur als Arbeitsspeicher von solchen mobilen Vorrichtungen verwendet. Die SRAMs haben jedoch einen Nachteil, was das Bereitstellen von großen Kapazitäten anbelangt, da sie zum Bilden von jeder Ein-Bit-Zelle mehr Elemente als DRAMs benötigen. Aus diesem Grund sind Halbleiterspeicher entwickelt worden, die als Pseudo-SRAMs bezeichnet werden und sich sowohl durch große Kapazitäten wie DRAMs als auch durch eine hohe Anwendbarkeit wie SRAMs auszeichnen.
  • Bei der Entwicklung von Zellulartelefonen oder Mobilterminals der dritten Generation wird erwartet, daß mobile Vorrichtungen noch weitere moderne Servicefunktionen haben. Einhergehend mit den fortschreitenden Funktionen der mobilen Vorrichtungen wird verlangt, daß die in solchen mobilen Vorrichtungen inkorporierten Arbeitsspeicher höhere Geschwindigkeitsleistungen sowie größere Kapazitäten haben.
  • Die herkömmlichen Pseudo-SRAMs haben eine Funktion, die Page-Modus genannt wird, um eine Leseoperation durch sukzessives Zuführen von Spaltenadressen auszuführen. Die Leseoperation im Page-Modus wird ausgeführt, indem Spaltenadressen sukzessive zugeführt werden. Im allgemeinen benötigen Adressen große Bitzahlen, und sie werden nicht nur den Speichern zugeführt, sondern auch anderen Chips in den Systemen, so daß der Versatz wahrscheinlich groß ist. Je kürzer der Zugriffszyklus ist, desto größer ist deshalb wahrscheinlich das Verhältnis des Adreßversatzes zu dem Zugriffszyklus. Je größer der Adreßversatz wird, desto länger sind die Setup- und Haltezeiten der Adressen in bezug auf Zeitlagensignale festzulegen. Somit existiert das Problem, daß der Adreßversatz ein Hindernis bei der Verkürzung des Zugriffszyklus darstellt und daß die Datenübertragungsrate deshalb nicht verbessert werden kann.
  • Das Dokument US-B1-6,298,413 offenbart einen Halbleiterspeichercontroller, der mit einer Eingangs-/Ausgangsschnittstelle gekoppelt ist und eine Auffrischaufforderungsschaltung, einen Aufforderungs- und Adreßpuffer und einen Aufforderungsarbiter umfaßt. Der Aufforderungsarbiter empfängt Aufforderungen von der Auffrischaufforderungsschaltung und von dem Auffrisch- und Adreßpuffer. Der Arbiter leitet selektiv die eine oder andere der Aufforderungen an eine Speicherzustandsmaschine weiter, die Steuersignale erzeugt, um die entsprechenden Speicherzugriffsoperationen zu initiieren. Bei einer Implementierung wird der Auffrischaufforderung Priorität vor jeder anderen schwebenden Speicherzugriffsaufforderung eingeräumt.
  • Das Dokument US 4,357,686 offenbart ein Speichersystem mit einem Speicherarray und einer Auffrischschaltung. Ein Auffrischspeicher führt Protokoll über die Speicherarrayadressen, auf die während eines Auffrischaufforderungsintervalls zugegriffen wird. Jene Arrayadressen, auf die während eines Operationsintervalls des Auffrischaufforderungsintervalls nicht zugegriffen worden ist, werden bei einer Auffrischoperation aufgefrischt. Die Auffrischoperation kann in einem Burst-Modus oder einem verschachtelten Modus ausgeführt werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, die Datenübertragungsrate von Halbleiterspeichern zu verbessern, die sich sowohl durch eine große Kapazität wie DRAMs als auch durch eine hohe Anwendbarkeit wie SRAMs auszeichnen.
  • Ein anderes Ziel der vorliegenden Erfindung ist das Gewährleisten, daß das System ohne weiteres die in ihm inkorporierten Halbleiterspeicher steuern kann, wodurch die Systemkonfiguration vereinfacht wird.
  • Gemäß dem Halbleiterspeicher der vorliegenden Erfindung, der in Anspruch 1 definiert ist, ist ein Speicherzellenarray aus flüchtigen Speicherzellen gebildet, die jeweils einen Kondensator haben. Eine Auffrischsteuerschaltung erzeugt in einem vorbestimmten Zyklus eine Auffrischaufforderung zum Auffrischen der Speicherzellen. Wenn ein Zugriffsbefehl empfangen wird, führt der Halbleiterspeicher eine Burst-Zugriffsoperation aus, die das Speicherzellenarray sukzessive aktiviert. Eine erste Burst-Steuerschaltung gibt ein Strobe-Signal aus, das dem Zugriffsbefehl entspricht und eine Vielzahl von Impulsen hat. Eine Dateneingangs-/-ausgangsschaltung gibt Daten synchron mit jedem der Impulse des Strobe-Signals sukzessive ein/aus, die zu/von dem Speicherzellenarray zu übertragen sind.
  • Ein Arbiter bestimmt, welche von einer Auffrischoperation oder einer Burst-Zugriffsoperation zuerst auszuführen ist, wenn die Auffrischaufforderung und der Zugriffsbefehl miteinander in Konflikt geraten. Zum Beispiel wird in dem Fall, wenn dem Zugriffsbefehl Priorität eingeräumt wird, die Auffrischoperation nach der Burst-Zugriffsoperation ausgeführt. In dem Fall, wenn der Auffrischaufforderung Priorität eingeräumt wird, wird die Burst-Zugriffsoperation nach der Auffrischoperation ausgeführt. Deshalb können in dem Halbleiterspeicher, der die Auffrischoperation automatisch ausführt, die Auffrisch- und Burst-Zugriffsoperationen sequentiell ausgeführt werden, ohne sich zu überlappen. Zusätzlich kann die Burst-Zugriffsoperation ausgeführt werden, ohne mit der Auffrischoperation in dem Halbleiterspeicher in Konflikt zu geraten, der die Auffrischoperation automatisch ausführt, so daß Lesedaten mit hoher Geschwindigkeit ausgegeben werden können und Schreibdaten mit hoher Geschwindigkeit eingegeben werden können. Das heißt, die Datenübertragungsrate kann verbessert werden.
  • Gemäß dem Halbleiterspeicher der vorliegenden Erfindung hat der Arbiter einen Auffrischhalteteil zum Halten einer Auffrischaufforderung während einer Burst-Zugriffsoperation. Wenn die Burst-Zugriffsoperation vor der Auffrischoperation ausgeführt wird, kann deshalb verhindert werden, daß die Auffrischaufforderung verlorengeht.
  • Gemäß dem Halbleiterspeicher der vorliegenden Erfindung gibt nach der Operation des Speicherzellenarrays der Auffrischhalteteil, der eine Auffrischaufforderung hält, ein Auffrischstartsignal zum Starten der Auffrischoperation aus, ohne auf Vollendung des Ausgebens von Daten zu warten, die von der Dateneingangs-/-ausgangsschaltung übertragen werden. Bei der Auffrischoperation werden keine Daten von außerhalb des Halbleiterspeichers eingegeben und nach außen ausgegeben. Wenn der Burst-Zugriffsoperation deshalb eine Ausführungspriorität eingeräumt wird, kann die Auffrischoperation während der Burst-Operation gestartet werden. Das heißt, die Periode von der Burst-Zugriffsoperation bis zum Start der Auffrischoperation kann weiter verkürzt werden. Dadurch wird eine frühere Zufuhr des nächsten Zugriffsbefehls realisiert, und daher kann die Datenübertragungsrate weiter verbessert werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung gibt eine zweite Burst-Steuerschaltung ein Burst-Signal entsprechend einer Periode aus, während der das Strobe-Signal ausgegeben wird, das eine Vielzahl von Impulsen hat. Der Auffrischhalteteil, der eine Auffrischaufforderung hält, gibt ein Auffrisch-Startsignal zum Starten der Auffrischoperation als Antwort auf das Vollenden der Ausgabe des Burst-Signals aus. Wenn die Burst-Zugriffsoperation vor der Auffrischoperation ausgeführt wird, kann deshalb die Periode von der Burst-Zugriffsoperation bis zum Beginn der Auffrischoperation verkürzt werden. Dies ermöglicht eine frühere Zufuhr des nächsten Zugriffsbefehls, wodurch die Datenübertragungsrate verbessert wird.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung ist jeweils eine Vielzahl von Wortleitungen mit einer vorbestimmten Anzahl von Speicherzellen verbunden. Der Halbleiterspeicher hat eine Full-Burst-Funktion zum sequentiellen Selektieren der Vielzahl von Wortleitungen, um auf die Speicherzellen gemäß einem Zugriffsbefehl sequentiell zuzugreifen. Der Auffrischhalteteil, der eine Auffrischaufforderung während einer Full-Burst-Operation hält, gibt ein Auffrischstartsignal zum Starten der Auffrischoperation zu der Zeit des Umschaltens zwischen Selektion/Nichtselektion der Wortleitungen aus. Das Umschalten der Wortleitungsselektion ist bei der Full-Burst-Operation immer erforderlich, und das Speicherzellenarray wird während des Umschaltens temporär inaktiviert. Das Ausführen der Auffrischoperation zu der Zeit des Umschaltens der Wortleitungen kann den Effekt der mit dem externen Zugriff kollidierenden Auffrischoperation minimieren. Dadurch wird eine Verringerung der Datenübertragungsrate verhindert, auch wenn die Auffrischoperation in die Full-Burst-Operation eingefügt wird.
  • Gemäß einer anderen Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung hat der Arbiter einen Zugriffshalteteil zum Halten des Zugriffsbefehls während der Auffrischoperation, wenn die Auffrischoperation zuerst ausgeführt wird. Wenn die Auffrischoperation vor der Burst-Zugriffsoperation ausgeführt wird, kann deshalb verhindert werden, daß die Zugriffsaufforderung verlorengeht.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung empfängt ein Adreßzähler eine externe Adresse, die entsprechend einem Zugriffsbefehl zugeführt wird, und er erzeugt sequentiell interne Adressen, die der externen Adresse folgen. Deshalb gestattet nur ein Empfang des externen Befehls die Ausführung der Burst-Zugriffsoperation, und der Effekt auf Grund des Versatzes der externen Adresse kann reduziert werden. Dadurch kann der Operationszyklus unabhängig von dem Adreßversatz verkürzt werden. Als Resultat kann die Datenübertragungsrate weiter verbessert werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung wird das Speicherzellenarray inaktiviert, nachdem Lesedaten zu einem Datenregister übertragen sind, bevor die Ausgabe von Daten von der Dateneingangs-/-ausgangsschaltung vollendet ist. Die schnelle Inaktivierung des Speicherzellenarrays während der Burst-Leseoperation gestattet einen früheren Start einer Operation als Antwort auf eine Auffrischaufforderung oder die nächste Zugriffsaufforderung. Als Resultat kann die Datenübertragungsrate verbessert werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung gibt die Burst-Steuerschaltung das Strobe-Signal synchron mit einem externen Taktsignal aus.
  • Das heißt, auch in einem taktsynchronen Halbleiterspeicher, in dem das Auffrischen automatisch ausgeführt wird, kann die Datenübertragungsrate verbessert werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung wird ein Wartesignal, das die Ungültigkeit von Datenausgangsanschlüssen angibt, von einem Warteanschluß während einer Periode ab dem Empfang eines Zugriffsbefehls bis zum Ausgeben von Lesedaten ausgegeben. Deshalb kann das System, in das die Halbleiterspeicher montiert sind, auf den Halbleiterspeicher zu einer optimalen Zeitlage gemäß dem Wartesignal zugreifen. Zum Beispiel kann die CPU oder dergleichen, die das System verwaltet, während des Ausgebens des Wartesignals auf eine verschiedene Vorrichtung zugreifen. Als Resultat kann die Nutzungseffektivität der Systembusse verbessert werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung werden Daten über eine Vielzahl von Dateneingangs-/-ausgangsanschlüssen eingegeben/ausgegeben. Eine Vielzahl von Datenanschlußgruppen ist jeweils aus einer vorbestimmten Anzahl von Dateneingangs-/-ausgangsanschlüssen gebildet. Datengültigkeitssignale, die Datengültigkeitsanschlüssen entsprechend den Datenanschlußgruppen zugeführt werden, geben an, ob Daten, die zu den jeweiligen Datenanschlußgruppen übertragen werden, gültig sind oder nicht. Auch wenn die Bitbreite von Daten groß ist, kann deshalb das System, das den Halbleiterspeicher inkorporiert, Datenschreib- und -leseoperationen effektiv ausführen.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung verbinden Spaltenschalter die Speicherzellen mit der Dateneingangs-/-ausgangsschaltung. Jede der Spaltenschaltergruppen, die den Datenanschlußgruppen entsprechen, ist aus einer vorbestimmten Anzahl von Spaltenschaltern gebildet. Eine Steuerschaltung schaltet während der Ungültigkeit eines Datengültigkeitssignals die Spaltenschalter einer Spaltenschaltergruppe entsprechend dem ungültigen Datengültigkeitssignal aus. Während der Schreiboperation arbeiten die Spaltenschalter zu einer relativ späten Zeitlage. Unter Verwendung der Spaltenschalter zum Maskieren der Schreibdaten kann deshalb die Maskierungssteuerung der Schreibdaten leicht ausgeführt werden.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung empfängt eine Moduseinstellsteuerschaltung als Einstellsignal zum Einstellen des Operationsmodus ein Signal, das wenigstens einem der externen Eingangsanschlüsse zugeführt wird, nachdem Signale mit vorbestimmten logischen Werten den externen Eingangsanschlüssen mehrmals sukzessive zugeführt sind. Da der Operationsmodus unter Verwendung von solch einer Kombination von Adreß- und Befehlssignalen eingestellt werden kann, die normalerweise nicht auftreten kann, ist es nicht notwendig, irgendwelche dedizierten Anschlüsse zum Einstellen des Operationsmodus vorzusehen. Zum Beispiel wird die Latenz, das heißt, die Anzahl der Takte ab dem Empfang eines Zugriffsbefehls bis zum Start der Ausgabe von Lesedaten, als Operationsmodus eingestellt. Auch die Burst-Länge, das heißt, die Anzahl der Male, wie oft Daten sukzessive eingegeben oder ausgegeben werden, wird als Operationsmodus eingestellt.
  • Gemäß einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung umfaßt die erste Burst-Steuerschaltung eine Pegeldetektionsschaltung, die detektiert, daß eines der Befehlssignale, das als Zugriffsbefehl zugeführt wird, auf seinen aktiven Pegel wechselt. Die Befehlssignale sind zum Beispiel ein Chipfreigabesignal, ein Ausgangsfreigabesignal, ein Schreibfreigabesignal und dergleichen. Eine Ausgangssteuerschaltung der ersten Burst-Steuerschaltung startet die Ausgabe der Strobe-Signale nach dem Empfang einer vorbestimmten Anzahl von Takten ab der Detektion der Pegeldetektionsschaltung.
  • Die Ausgabe von Lesedaten oder die Eingabe von Schreibdaten startet zu der vorbestimmten Zeit nach der Pegelveränderung eines vorbestimmten Befehlssignals, so daß das System, das den Halbleiterspeicher inkorporiert, den Halbleiterspeicher leicht steuern kann. Das heißt, die Systemkonfiguration kann vereinfacht werden. Der Halbleiterspeicher startet die Dateneingangs-/-ausgangsoperationen unter Verwendung der Pegelveränderungen der Befehlssignale als Trigger. Deshalb kann die vorliegende Erfindung sowohl auf taktsynchrone Halbleiterspeicher als auch auf taktasynchrone Halbleiterspeicher angewendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Das Wesen, das Prinzip und der Nutzen der Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen deutlicher hervor, in denen gleiche Teile mit identischen Bezugszeichen versehen sind und in denen:
  • 1 ein Blockdiagramm ist, das eine erste Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ein Blockdiagramm ist, das die Einzelheiten des Arbiters von 1 zeigt;
  • 3 ein Zeitlagendiagramm ist, das eine Operation des Arbiters von 2 zeigt;
  • 4 ein Zeitlagendiagramm ist, das eine andere Operation des Arbiters von 2 zeigt;
  • 5 ein Zeitlagendiagramm ist, das noch eine andere Operation des Arbiters von 2 zeigt;
  • 6 ein Blockdiagramm ist, das die Einzelheiten der Burst-Steuerschaltung von 1 zeigt;
  • 7 ein Zeitlagendiagramm ist, das eine Operation der Burst-Steuerschaltung von 6 zeigt;
  • 8 ein erläuterndes Diagramm ist, das ein Einstellverfahren des Modusregisters von 1 zeigt;
  • 9 ein Zeitlagendiagramm ist, das eine Burst-Leseoperation in der ersten Ausführungsform zeigt;
  • 10 ein Zeitlagendiagramm ist, das eine Burst-Schreiboperation in der ersten Ausführungsform zeigt;
  • 11 ein Zeitlagendiagramm ist, das die Funktion eines /ADV-Signals zeigt;
  • 12 ein Zeitlagendiagramm ist, das die Funktionen von /LB- und /UB-Signalen bei der Burst-Leseoperation zeigt;
  • 13 ein Zeitlagendiagramm ist, das die Funktionen von /LB- und /UB-Signalen bei der Burst-Schreiboperation zeigt;
  • 14 ein Blockdiagramm ist, das eine zweite Ausführungsform der vorliegenden Erfindung zeigt;
  • 15 ein Zeitlagendiagramm ist, das eine Burst-Leseoperation in der zweiten Ausführungsform zeigt;
  • 16 ein Blockdiagramm ist, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt;
  • 17 ein Blockdiagramm ist, das wesentliche Abschnitte der Burst-Steuerschaltung von 16 zeigt;
  • 18 ein Blockdiagramm ist, das die anderen wesentlichen Abschnitte der Burst-Steuerschaltung von 16 zeigt;
  • 19 ein erläuterndes Diagramm ist, das ein Einstellverfahren des Modusregisters von 16 zeigt;
  • 20 ein Zeitlagendiagramm ist, das eine Burst-Leseoperation in der dritten Ausführungsform zeigt;
  • 21 ein Zeitlagendiagramm ist, das eine Burst-Schreiboperation in der dritten Ausführungsform zeigt;
  • 22 ein Blockdiagramm ist, das eine vierte Ausführungsform der vorliegenden Erfindung zeigt;
  • 23 ein Blockdiagramm ist, das wesentliche Abschnitte der Burst-Steuerschaltung von 22 zeigt;
  • 24 ein Blockdiagramm ist, das die anderen wesentlichen Abschnitte der Burst-Steuerschaltung von 22 zeigt;
  • 25 ein Blockdiagramm ist, das die wesentlichen Abschnitte der Moduseinstellsteuerschaltung von 22 zeigt;
  • 26 ein Zeitlagendiagramm ist, das eine Burst-Leseoperation in der vierten Ausführungsform zeigt;
  • 27 ein Zeitlagendiagramm ist, das eine Burst-Schreiboperation in der vierten Ausführungsform zeigt;
  • 28 ein Blockdiagramm ist, das eine fünfte Ausführungsform der vorliegenden Erfindung zeigt;
  • 29 ein Blockdiagramm ist, das die wesentlichen Abschnitte der Moduseinstellsteuerschaltung von 28 zeigt; und
  • 30 ein erläuterndes Diagramm ist, das ein anderes Beispiel für das Modusregister zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Unter Bezugnahme auf die Zeichnungen werden nun Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 zeigt eine erste Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung. In der Figur wird jede der Signalleitungen, die durch dicke Linien gekennzeichnet sind, durch eine Vielzahl von Bits dargestellt. Doppelte Kreise, die links in der Figur gezeigt sind, kennzeichnen externe Eingangsanschlüsse. Die Signale, die mit Bezeichnungen mit dem Vorsatz "/" versehen sind, verkörpern eine negative Logik, während die Signale, die mit Bezeichnungen mit dem Nachsatz "Z" versehen sind, eine positive Logik verkörpern. In den folgenden Beschreibungen kann auf Signale unter Verwendung ihrer jeweiligen Abkürzungen verwiesen werden; so kann zum Beispiel das "externe Taktsignal CLK" als "CLK-Signal" bezeichnet sein, und das "Chipfreigabesignal /CE" kann als "/CE-Signal" bezeichnet sein.
  • Dieser Halbleiterspeicher ist als Pseudo-SRAM gebildet, der Speicherzellen wie ein DRAM sowie Schnittstellen wie ein SRAM hat. Dieser Pseudo-SRAM hat eine Auffrischsteuerschaltung 10, einen Arbiter 12, einen Befehlsdecodierer 14, eine Burst-Steuerschaltung 16, eine Moduseinstellsteuerschaltung 18, einen Burst-Adreßzähler 20, eine Zeitlagensteuerschaltung 22, eine Adreßverriegelung 24, einen Adreßdecodierer 26, ein Speicherzellenarray 28, einen Lese-/Schreibverstärker 30, ein Burst-Transferregister 32, eine Datenausgangssteuerschaltung 34 und eine Dateneingangssteuerschaltung 36.
  • Die Auffrischsteuerschaltung 10, die einen Zeitgeber inkorporiert, gibt in einem vorbestimmten Zyklus ein Auffrischaufforderungssignal REFZ zum Auffrischen der Speicherzellen MC des Speicherzellenarrays 28 aus.
  • Der Arbiter 12 beurteilt, welches von dem Auffrischaufforderungssignal REFZ oder einem Zugriffsbefehl zuerst ankommt, und gibt ein Steuersignal gemäß dem Signal aus, das zuerst angekommen ist. Der Zugriffsbefehl wird dem Pseudo-SRAM von außen zugeführt, wenn auf das Speicherzellenarray 28 sukzessive (durch einen Burst-Zugriff) zugegriffen wird und eine Lese- oder Schreiboperation sukzessive ausgeführt wird. Der Zugriffsbefehl wird erkannt, wenn ein Chipfreigabesignal /CE und ein Adreßstatussignal /ADS beide niedrige Pegel aufweisen. Bei einem Burst-Zugriff wird eine Vielzahl von Daten bei einem Zugriffsbefehl (bei einer Burst-Zugriffsoperation) ausgegeben oder eingegeben.
  • Wenn beurteilt wird, daß das Auffrischaufforderungssignal REFZ zuerst angekommen ist, gibt der Arbiter 12 ein Auffrischstartsignal REFS1 und ein aktives Signal ACTZ aus. Wenn beurteilt wird, daß der Zugriffsbefehl zuerst angekommen ist, gibt der Arbiter 12 ein aktives Signal ACTZ aus. Das Chipfreigabesignal /CE und das Adreßstatussignal /ADS werden über einen Chipfreigabeanschluß bzw. einen Adreßstatusanschluß zugeführt. Der Pseudo-SRAM macht ein ihm zugeführtes Adreßsignal ADD gültig, wenn das Adreßstatussignal /ADS den niedrigen Pegel aufweist. Umgekehrt macht der Pseudo-SRAM ein ihm zugeführtes Adreßsignal ADD ungültig, wenn das Adreßstatussignal /ADS einen hohen Pegel aufweist. Da der Pseudo-SRAM die SRAM-Schnittstellen hat, sollte es als vorteilhaft empfunden werden, daß die Reihen- und Spaltenadressen des Adreßsignals ADD gleichzeitig zugeführt werden.
  • Wenn das Adreßstatussignal /ADS den niedrigen Pegel aufweist, decodiert der Befehlsdecodierer 14 das Chipfreigabesignal /CE, ein Ausgangsfreigabesignal /OE und ein Schreibfreigabesignal /WE (von denen jedes allgemein auch als "Befehlssignal CMD" bezeichnet wird) und gibt Steuersignale, die dem Decodierresultat entsprechen, an die Zeitlagensteuerschaltung 22, die Datenausgangssteuerschaltung 34, die Dateneingangssteuerschaltung 36 usw. aus. Das Ausgangsfreigabesignal /OE und das Schreibfreigabesignal /WE werden über einen Ausgangsfreigabeanschluß bzw. einen Schreibfreigabeanschluß zugeführt. Die Chipfreigabe-, Ausgangsfreigabe- und Schreibfreigabeanschlüsse werden jeweils allgemein auch als "Befehlsanschluß" bezeichnet.
  • Die Burst-Steuerschaltung 16 empfängt externe Taktsignale CLK, das Chipfreigabesignal /CE, ein Burst-Adreßfortschrittssignal /ADV und ein Latenzsignal LTC, die von der Moduseinstellsteuerschaltung 18 zugeführt werden, und gibt ein Burst-Signal BSTZ, Burst-Taktsignale BCLK (ein Strobe-Signal), ein Zeitlagensignal, das der Zeitlagensteu erschaltung 22 zugeführt wird, und ein Wartesignal WAIT aus. Die externen Taktsignale CLK und das Burst-Adreßfortschrittssignal /ADV werden über einen externen Taktanschluß bzw. einen Burst-Adreßfortschrittsanschluß zugeführt. Das Wartesignal WAIT wird von dem Pseudo-SRAM über einen Warteanschluß nach außen ausgegeben. Die Burst-Steuerschaltung 16 arbeitet als erste Burst-Steuerschaltung zum Ausgeben der Burst-Taktsignale BCLK und arbeitet als zweite Burst-Steuerschaltung zum Ausgeben des Burst-Signals BSTZ.
  • Die Moduseinstellsteuerschaltung 18 empfängt das Chipfreigabesignal /CE, das Ausgangsfreigabesignal /OE, das Schreibfreigabesignal /WE, ein oberes Byte-Signal /UB (ein erstes Datengültigkeitssignal), ein unteres Byte-Signal /LB (ein zweites Datengültigkeitssignal) und das Adreßsignal ADD und gibt das Latenzsignal LTC und ein Burst-Längen-Signal BL aus. Die Signale /UB und /LB werden über einen oberen Byte-Anschluß (einen ersten Datengültigkeitsanschluß) bzw. einen unteren Byte-Anschluß (einen zweiten Datengültigkeitsanschluß) zugeführt. Die Signale /UB und /LB sind Signale zum Maskieren eines Teils der Lese- und Schreibdaten.
  • Die Moduseinstellsteuerschaltung 18 ist eine Schaltung zum Einstellen der Operationsmodi des Pseudo-SRAM und hat ein Modusregister, das von außen eingestellt werden kann. Die Latenz LTC und die Burst-Länge BL können als Operationsmodi eingestellt werden. Die eingestellte Latenz LTC und Burst-Länge BL wird als Latenzsignal LTC bzw. Burst-Längen-Signal BL ausgegeben. Die Latenz LTC ist die Anzahl von Takten ab einem Zeitpunkt, wenn ein Zugriffsbefehl (ein Lesebefehl) zugeführt wird, bis zu einem Zeitpunkt, wenn die ersten Daten ausgegeben werden. Die Burst-Länge BL ist die Anzahl der Male, wie oft Daten entsprechend einem Zugriffsbefehl eingegeben oder ausgegeben werden.
  • Der Burst-Adreßzähler 20 erzeugt synchron mit einem Zeitlagensignal von der Zeitlagensteuerschaltung 22 ein internes Adreßsignal IADD, das dem Adreßsignal ADD folgt. Der Burst-Adreßzähler 20 erzeugt das interne Adreßsignal IADD in einer Anzahl, die um Eins kleiner als die Burst-Länge ist, die durch das Burst-Längen-Signal BL dargestellt wird. Der Burst-Adreßzähler 20 stoppt die Aufwärtszähloperation, während er einen hohen Pegel des Burst-Adreßfortschrittssignals /ADV empfängt. Das Adreßsignal ADD wird über einen Adreßanschluß zugeführt.
  • Die Zeitlagensteuerschaltung 22 empfängt die Steuersignale von dem Arbiter 12, dem Befehlsdecodierer 14, der Burst-Steuerschaltung 16 usw. und gibt Zeitlagensignale zum Steuern der Operationen des Burst-Adreßzählers 20, der Adreßverriegelung 24, des Adreßdecodierers 26, des Lese-/Schreibverstärkers 30 usw. aus.
  • Die Adreßverriegelung 24 verriegelt das Adreßsignal ADD synchron mit einem Adreßverriegelungssignal ELAT, verriegelt ferner das interne Adreßsignal IADD synchron mit einem Adreßverriegelungssignal ILAT und gibt die verriegelten Signale an den Adreßdecodierer 26 aus.
  • Der Adreßdecodierer 26 decodiert die Adreßsignale, die durch die Adreßverriegelung 24 verriegelt wurden, und gibt Signale zum Selektieren von Speicherzellen MC in dem Speicherzellenarray 28 aus. Genauer gesagt, der Adreßdecodierer 26 gibt gemäß den Adreßsignalen ein Wortleitungssignal zum Selektieren einer Wortleitung WL aus, das später beschrieben ist, und Spaltenleitungssignale zum Einschalten von Spaltenschaltern SW, die auch später beschrieben sind.
  • Das Speicherzellenarray 28 hat eine Vielzahl von flüchtigen Speicherzellen MC, die in einer Matrix angeordnet sind; eine Vielzahl von Wortleitungen WL, die mit den Speicherzellen MC verbunden sind; eine Vielzahl von Bitleitungen BL, die auch mit den Speicherzellen MC verbunden sind; eine Vielzahl von Leseverstärkern SA, die mit den Bitleitungen BL verbunden sind; und eine Vielzahl von Spaltenschaltern SW zum Verbinden der Bitleitungen BL mit dem Lese-/Schreibverstärker 30. Die Speicherzellen MC, wie jene eines typischen DRAM, haben jeweils einen Kondensator zum Halten von Daten als Ladung und auch einen Transfertransistor, der zwischen dem Kondensator und einer zugeordneten Bitleitung BL angeordnet ist. Das Gate jedes Transfertransistors ist mit einer zugeordneten Wortleitung WL verbunden.
  • Die Spaltenschalter SW sind klassifiziert in eine erste Spaltenschaltergruppe entsprechend dem /UB-Signal und eine zweite Spaltenschaltergruppe entsprechend dem /LB-Signal. Während einer Burst-Schreiboperation wird die erste Gruppe von Spaltenschaltern als Antwort auf die Adreßsignale nur eingeschaltet, wenn das Signal /UB einen niedrigen Pegel aufweist. Während der Burst-Schreiboperation wird die zweite Gruppe der Spaltenschalter als Antwort auf die Adreßsignale nur eingeschaltet, wenn das Signal /LB einen niedrigen Pegel aufweist. Das heißt, Schreibdaten werden durch das Steuern der Spaltenschalter SW maskiert.
  • Praktisch aktiviert die Zeitlagensteuerschaltung 22 als Antwort auf die Signale /UB und /LB den Adreßdecodierer 26, der Spaltenselektionssignale CL ausgibt, wodurch die Operationen der ersten und zweiten Spaltenschaltergruppen gesteuert werden. Die Schreibdatenmaskierungssteuerung kann ausgeführt werden, bis die Schreibdaten, die an Dateneingangs-/-ausgangsanschlüssen DQ empfangen werden, zu den Spaltenschaltern SW übertragen sind. Deshalb kann die Schreibdatenmaskierungssteuerung leicht ausgeführt werden.
  • Der Lese-/Schreibverstärker 30 gibt synchron mit einem Leseverstärkerfreigabesignal RAEN parallele Lesedaten, die von dem Speicherzellenarray 28 zugeführt werden, an Daten busse DB aus. Der Lese-/Schreibverstärker 30 gibt auch synchron mit einem Schreibverstärkerfreigabesignal WAEN parallele Schreibdaten, die von dem Burst-Transferregister 32 zugeführt werden, an das Speicherzellenarray 28 aus.
  • Das Burst-Transferregister 32 hat eine Vielzahl von Datenregistern (DT0, DT1 und andere) zum Halten von Daten. Das Burst-Transferregister 32 konvertiert die parallelen Lesedaten von dem Lese-/Schreibverstärker 30 in serielle Daten und gibt synchron mit den Burst-Taktsignalen BCLK die seriellen Daten an einen gemeinsamen Datenbus CDB aus. Das Burst-Transferregister 32 konvertiert auch serielle Daten von dem gemeinsamen Datenbus CDB in parallele Daten und gibt synchron mit den Burst-Taktsignalen BCLK die parallelen Daten an den Lese-/Schreibverstärker 30 aus.
  • Die Datenausgangssteuerschaltung 34, die während einer Leseoperation aktiviert ist, gibt die Lesedaten auf dem gemeinsamen Datenbus CDB über Ausgabepuffer an die Dateneingangs-/-ausgangsanschlüsse DQ aus. Die Dateneingangs-/-ausgangsanschlüsse DQ sind aus sechzehn Bits gebildet. Die Datenausgangssteuerschaltung 34 gibt die oberen acht Bits der Sechzehn-Bit-Lesedaten aus, wenn das obere Byte-Signal /UB einen niedrigen Pegel aufweist. Die Datenausgangssteuerschaltung 34 gibt die unteren acht Bits der Sechzehn-Bit-Lesedaten aus, wenn das untere Byte-Signal /LB einen niedrigen Pegel aufweist. Die Dateneingangs-/-ausgangsanschlüsse DQ sind aus einer ersten Datenanschlußgruppe UDQ von acht Bits entsprechend dem Signal /UB und einer zweiten Datenanschlußgruppe LDQ von acht Bits entsprechend dem Signal /LB gebildet.
  • Die Dateneingangssteuerschaltung 36, die während einer Schreiboperation aktiviert ist, empfängt Schreibdaten über die Dateneingangs-/-ausgangsanschlüsse DQ und gibt die empfangenen Daten an den gemeinsamen Datenbus CDB aus. Das Burst-Transferregister 32, die Datenausgangssteuerschaltung 34 und Dateneingangssteuerschaltung 36 arbeiten als Dateneingangs-/-ausgangsschaltung zum sukzessiven Eingeben oder Ausgeben einer Vielzahl von Daten.
  • 2 zeigt die Einzelheiten des in 1 gezeigten Arbiters 12.
  • Der Arbiter 12 hat einen Auffrischbeurteilungsteil 12a, einen Auffrischhalteteil 12b, einen Befehlserzeugungsteil 12c und einen Zugriffshalteteil 12d.
  • Der Auffrischbeurteilungsteil 12a, der ein RS-Flipflop hat, arbeitet während eines niedrigen Pegels des aktiven Signals ACTZ und beurteilt, welches von dem Auffrischaufforderungssignal REFZ und einem Zugriffssignal ACSZ zuerst angekommen ist. Das Zugriffssignal ACSZ ist ein Signal, das die ODER-Logik (negative Logik) der Signale /CE und /ADS angibt. Das heißt, wenn sich das Signal /CE oder /ADS auf einen niedrigen Pegel verändert, wird die Zufuhr eines Zugriffsbefehls detektiert und wird das ACSZ-Signal ausgegeben. Der Auffrischbeurteilungsteil 12a bewirkt dann, wenn er beurteilt, daß das REFZ-Signal zuerst angekommen ist, daß sich ein Auffrischfreigabesignal REFENZ auf einen hohen Pegel verändert. Der Auffrischbeurteilungsteil 12a hält dann, wenn er beurteilt, daß das ACSZ-Signal zuerst angekommen ist, das Auffrischfreigabesignal REFENZ auf einem niedrigen Pegel.
  • Der Auffrischhalteteil 12b hält das Auffrischaufforderungssignal REFZ, wenn das Auffrischfreigabesignal REFENZ den niedrigen Pegel hat oder wenn das Burst-Signal BSTZ einen hohen Pegel hat. Das gehaltene Auffrischaufforderungssignal REFZ wird als Auffrischstartsignal REFS1 und als Auffrischstartsignal REFS2 synchron mit einer abfallenden Flanke des Burst-Signals BSTZ ausgegeben. Der Auffrischhalteteil 12b gibt die Auffrischstartsignale REFS1 und REFS2 als Antwort auf das Auffrischaufforderungssignal REFZ aus, wenn das Auffrischfreigabesignal REFENZ den hohen Pegel hat, und ferner, wenn das Burst-Signal BSTZ den niedrigen Pegel hat. Der Auffrischhalteteil 12b stoppt das Ausgeben des Auffrischstartsignals REFS1 synchron mit einem Auffrischstoppsignal RSTPZ, das bei Vollendung der Auffrischoperation ausgegeben wird.
  • Das Burst-Signal BSTZ ist ein Signal, das während einer Burst-Zugriffsoperation (während einer Burst-Lese- oder -Schreiboperation) ausgegeben wird. Das heißt, gemäß der vorliegenden Erfindung geht während einer Burst-Operation die Auffrischaufforderung nicht verloren, sondern sie wird gehalten, und die Auffrischoperation entsprechend der gehaltenen Auffrischaufforderung wird nach der Burst-Operation des Speicherzellenarrays 28 ausgeführt (vor Vollendung der Burst-Operation des Pseudo-SRAM). Deshalb kann die Zeit von der Burst-Operation bis zum Start der Auffrischoperation verkürzt werden, so daß die Datenübertragungsrate verbessert werden kann.
  • Der Befehlserzeugungsteil 12c gibt das aktive Signal ACTZ als Antwort auf das Auffrischstartsignal REFS2 oder ein Zugriffsstartsignal ACSS aus. Die Ausgabe des aktiven Signals ACTZ gestattet die Ausführung der Burst-Zugriffsoperation oder der Auffrischoperation.
  • Der Zugriffshalteteil 12d gibt das Zugriffsstartsignal ACSS als Antwort auf das Zugriffssignal ACSZ aus, wenn das aktive Signal ACTZ einen niedrigen Pegel hat. In dem Fall, wenn der Zugriffshalteteil 12d das Zugriffssignal ACSZ während eines hohen Pegels des aktiven Signals ACTZ empfängt, verliert er das Zugriffssignal ACSZ nicht, sondern er hält es und gibt das gehaltene Zugriffssignal ACSZ als Zugriffsstartsignal ACSS synchron mit der abfallenden Flanke des aktiven Signals ACTZ aus. Während der Burst-Zugriffsope ration bewirkt im allgemeinen, während das Speicherzellenarray 28 arbeitet, kein neuer Zugriffsbefehl, daß eine Aufforderung zum Zugreifen auf das Speicherzellenarray 28 zugeführt wird. Deshalb wird das Zugriffssignal ACSZ gehalten, während das aktive Signal ACTZ in Verbindung mit der Auffrischoperation ausgegeben wird.
  • 3 zeigt eine Operation des Arbiters 12 von 2. 3 zeigt den Fall, wenn eine Auffrischaufforderung unmittelbar nach Empfang eines Zugriffsbefehls auftritt. Das heißt, eine Auffrischoperation wird nach einer Burst-Leseoperation ausgeführt. Bei diesem Beispiel sind die Leselatenz auf "4" und die Burst-Länge auf "4" festgelegt.
  • Zuerst werden ein Adreßsignal ADD (A0) und die Signale /ADS, /CE und /OE synchron mit der ansteigenden Flanke des nullten CLK-Signals zugeführt (3(a)). Das heißt, ein Lesebefehl wird zugeführt. Der Arbiter 12 gibt ein Zugriffssignal ACSZ als Antwort auf die Signale /ADS und /CE aus (3(b)).
  • Nachdem das Zugriffssignal ACSZ ausgegeben ist, wird ein Auffrischaufforderungssignal REFZ ausgegeben (3(c)). Der Auffrischbeurteilungsteil 12a beurteilt, daß das ACSZ-Signal zuerst angekommen ist, und hält das Auffrischfreigabesignal REFENZ auf einem niedrigen Pegel. Der Auffrischhalteteil 12b empfängt den niedrigen Pegel des Signals REFENZ und hält das Auffrischaufforderungssignal REFZ bis zum Start der Auffrischoperation, wie es in der Figur durch gestrichelte Linien angegeben ist (3(d)).
  • Der Zugriffshalteteil 12d empfängt das Signal ACSZ und gibt das Zugriffsstartsignal ACSS aus. Der Befehlserzeugungsteil 12c empfängt das Signal ACSS und gibt ein aktives Signal ACTZ aus (3(e)). Die Veränderung des Signals ACTZ auf den hohen Pegel bewirkt, daß das Speicherzellen array 28 von einem Bereitschaftszustand STBY in einen aktiven Zustand ACTV übergeht.
  • Die Burst-Steuerschaltung 16 von 1 empfängt einen Zugriffsbefehl und gibt ein Burst-Signal BSTZ (3(f)) und ein Wartesignal WAIT aus (3(g)). Das System, das den Pseudo-SRAM inkorporiert, kann bei Empfang des Wartesignals WAIT, um zu detektieren, daß von dem Pseudo-SRAM keine Lesedaten ausgegeben werden, zum Beispiel auf eine andere Vorrichtung zugreifen. Deshalb wird das Nutzungsverhältnis des Systembusses verbessert.
  • Danach wird die Burst-Leseoperation gestartet, und die ersten Lesedaten D0 und D1 werden an die Datenbusse DB ausgegeben (3(h)). Danach ist die Leseoperation des Speicherzellenarrays 28 vollendet und werden die Lesedaten D2 und D3 ausgegeben. Die Burst-Steuerschaltung 16 bewirkt, daß sich das Burst-Signal BSTZ auf einen niedrigen Pegel verändert (3(i)).
  • Das Speicherzellenarray 28 wird deaktiviert, nachdem die Lesedaten D2 und D3 ausgegeben sind. Der Auffrischhalteteil 12b des Arbiters 12 gibt Auffrischstartsignale REFS1 und REFS2 zum Starten der Auffrischoperation synchron mit der abfallenden Flanke des Burst-Signals BSTZ aus (3(j)). Daher werden nach der Operation des Speicherzellenarrays 28 die Auffrischstartsignale REFS1 und REFS2 ausgegeben, ohne auf die Vollendung der Ausgabe der Lesedaten D2 und D3 von dem Burst-Transferregister 32 zu warten. Indem vor Vollendung der Ausgabe der Lesedaten die Auffrischoperation gestartet wird, wobei die Datenbusse DB nicht verwendet werden, kann das Nutzungsverhältnis der Datenbusse DB verbessert werden. Genauer gesagt, der nächste Zugriffsbefehl kann zu einer früheren Zeitlage empfangen werden.
  • Das aktive Signal ACTZ verändert sich als Antwort auf das Auffrischstartsignal REFS2 wieder auf den hohen Pegel, wodurch bewirkt wird, daß die Auffrischoperation ausgeführt wird (3(k)). Das heißt, der Zustand des Speicherzellenarrays 28 verändert sich in einen Auffrischzustand REF, während die Lesedaten D2 und D3 zu den Dateneingangs-/-ausgangsanschlüssen DQ übertragen werden.
  • Ein Auffrischstoppsignal RSTPZ wird synchron mit Vollendung der Auffrischoperation ausgegeben, und das Auffrischstartsignal REFS1 und das aktive Signal ACTZ verändern sich auf ihre jeweiligen niedrigen Pegel (3(l), (m)). Dann verändert sich der Zustand des Speicherzellenarrays 28 in einen Bereitschaftszustand STBY. Danach wird bewirkt, daß die Signale /CE und /OE ihre jeweiligen hohen Pegel aufweisen, wodurch die Burst-Leseoperation vollendet wird (3(n)).
  • 4 ist ein Zeitlagendiagramm, das eine andere Operation des Arbiters 12 zeigt. Die detaillierten Beschreibungen von Operationen, die denselben Operationen wie in 3 entsprechen, werden weggelassen. 4 zeigt den Fall, wenn eine Auffrischaufforderung unmittelbar vor dem Empfang eines Zugriffsbefehls auftritt. Das heißt, eine Auffrischoperation wird vor einer Burst-Leseoperation ausgeführt. Bei diesem Beispiel sind die Leselatenz auf "4" und die Burst-Länge auf "4" festgelegt.
  • Zuerst wird ein Auffrischaufforderungssignal REFZ ausgegeben (4(a)). Der Auffrischbeurteilungsteil 12a beurteilt, daß das Auffrischaufforderungssignal REFZ zuerst angekommen ist, und bewirkt, daß sich ein Auffrischfreigabesignal REFENZ auf einen hohen Pegel verändert (4(b)). Da in diesem Moment das Speicherzellenarray 28 in einem Bereitschaftszustand STBY ist, ist das Burst-Signal BSTZ nicht ausgegeben worden. Daher empfängt der Auffrischhalteteil 12b das Signal REFENZ und gibt Auffrischstartsignale REFS1 und REFS2 aus (4(c)).
  • Danach werden synchron mit der ansteigenden Flanke des nullten CLK-Signals ein Adreßsignal ADD (A0) und die Signale /ADS, /CE und /OE zugeführt, und ein Zugriffssignal ACSZ verändert sich auf einen hohen Pegel (4(d)). Der Befehlserzeugungsteil 12c gibt ein aktives Signal ACTZ als Antwort auf das Auffrischstartsignal REFS2 aus (4(e)). Dann wird die Auffrischoperation ausgeführt. Ein Wartesignal WAIT ändert sich während der Auffrischoperation und zu Beginn der aktiven Periode auf einen hohen Pegel (4(f)). Eine eingehende Beschreibung des Wartesignals WAIT erfolgt später unter Bezugnahme auf 6.
  • Der Zugriffshalteteil 12d empfängt den hohen Pegel des Signals ACTZ und hält das Signal ACSZ (4(g)). Der Zugriffshalteteil 12d gibt das Signal ACTZ synchron mit der abfallenden Flanke des Signals ACTZ entsprechend der Vollendung der Auffrischoperation aus (4(h)). Die Veränderung des Signals ACTZ auf den hohen Pegel bewirkt, daß das Speicherzellenarray 28 von dem Auffrischzustand REF direkt in einen aktiven Zustand ACTV übergeht, ohne einem Bereitschaftszustand STBY zu durchlaufen. Daher kann die Burst-Leseoperation früher gestartet werden.
  • Danach wird ähnlich wie in 3 die Burst-Leseoperation ausgeführt, und Lesedaten D0-D3 werden ausgegeben (4(i)).
  • 5 ist ein Zeitlagendiagramm, das noch eine andere Operation des Arbiters 12 zeigt. Eingehende Beschreibungen von Operationen, die denselben Operationen wie in 3 entsprechen, werden weggelassen. 5 zeigt den Fall, bei dem, wenn ein Full-Burst-Modus als Operationsmodus eingerichtet worden ist, eine Auffrischaufforderung unmittelbar nach Empfang eines Zugriffsbefehls auftritt. Der "Full-Burst-Modus (Full-Burst-Funktion)" ist ein Operationsmodus, bei dem während des niedrigen Pegels des Signals /CE Daten als Antwort auf einen Zugriffsbefehl sukzessive ausgegeben (oder eingegeben) werden.
  • Bei dem Full-Burst-Modus erzeugt der Burst-Adreßzähler 20, der in 1 gezeigt ist, sequentiell interne Adreßsignale IADD während des niedrigen Pegels des Signals /CE. Im besonderen werden, nachdem die internen Adreßsignale IADD entsprechend selektierten Wortleitungen WL sequentiell erzeugt sind, die internen Adreßsignale IADD entsprechend den benachbarten Wortleitungen WL sequentiell erzeugt. Das heißt, während der Full-Burst-Operation werden die Selektionen der Wortleitungen WL umgeschaltet.
  • In der Figur unterscheiden sich die Wortleitungen WL entsprechend den Lesedaten Dn-3, Dn-2, Dn-1 und Dn von den Wortleitungen WL entsprechend den Lesedaten D0, D1, D2 und D3. Das heißt, die Selektionen der Wortleitungen WL werden während der achten Taktperiode umgeschaltet. Eine Auffrischoperation wird ausgeführt, wenn die Wortleitungen WL umgeschaltet werden. Die Operationen, die in 5 mit den Bezugszeichen (a) bis (m) gekennzeichnet sind, sind dieselben wie die Operationen, die in 3 mit denselben Bezugszeichen gekennzeichnet sind, und daher werden deren eingehende Beschreibungen weggelassen.
  • Während der Periode, wenn auf Grund des Umschaltens der Wortleitungen WL keine Lesedaten ausgegeben werden können, wird ein Wartesignal WAIT ausgegeben (5(n)).
  • Um die Wortleitungen WL umzuschalten, reaktivieren der Arbiter 12 und die Burst-Steuerschaltung 16 von 1 das einst inaktivierte Burst-Signal BSTZ und das aktive Signal ACTZ (5(o)). Dann wird die Burst-Leseoperation der Speicherzellen MC ausgeführt, die mit den neu selektierten Wortleitungen WL verbunden sind.
  • 6 zeigt die Einzelheiten der in 1 gezeigten Burst-Steuerschaltung 16.
  • Die Burst-Steuerschaltung 16 hat ein Sieben-Bit-Schieberegister 16a; eine Kombinationsschaltung 16b zum Ausgeben des Burst-Taktsignals BCLK in einer Anzahl, die der Burst-Länge BL entspricht; eine Flipflop-Schaltung 16c zum Ausgeben eines Wartesignals WAIT1, das andauert, bis die Burst-Taktsignale BCLK ausgegeben werden; und eine Wartesteuerschaltung 16d. Die Bezeichnungen "DLY" und "PLS" in 6 bezeichnen eine Verzögerungsschaltung, eine andere Verzögerungsschaltung bzw. einen Impulsgenerator.
  • Die Wartesteuerschaltung 16d gibt ein Wartesignal WAIT2 aus, wenn während der Burst-Zugriffsoperation keine Daten den Dateneingangs-/-ausgangsanschlüssen DQ eingegeben oder von ihnen ausgegeben werden. Zum Beispiel wird das Wartesignal WAIT2 ausgegeben, wenn die Selektionen der Wortleitungen WL während der Full-Burst-Operation umgeschaltet werden. Das Wartesignal WAIT, das an den Warteanschluß ausgegeben wird, ist die ODER-Logik der Wartesignale WAIT1 und WAIT2.
  • 7 zeigt eine Operation der Burst-Steuerschaltung 16 von 6. Bei diesem Beispiel wird im folgenden der Fall beschrieben, wenn in dem Modusregister der Moduseinstellsteuerschaltung 18 von 1 die Latenz auf "4" eingestellt ist. Unter Bezugnahme auf 6 arbeitet in diesem Fall von den NAND-Gattern, die ein Signal LTC empfangen, nur das NAND-Gatter, das ein Zählsignal BCNT3 empfängt, als Inverterschaltung, während die anderen NAND-Gatter hohe Pegel ausgeben.
  • Zuerst wird ein Zugriffsbefehl zugeführt (bei diesem Beispiel ein Lesebefehl auf Grund des niedrigen Pegels des Signals /OE), und die in 1 gezeigte Burst-Steuerschaltung 16 bewirkt, daß sich das Burst-Signal BSTZ auf einen hohen Pegel verändert (7(a)). Der hohe Pegel des Burst-Signals BSTZ unterdrückt das Zurücksetzen des Schieberegisters 16a. Das Schieberegister 16a bewirkt synchron mit externen Taktsignalen CLK, daß sich Zählsignale BCNT1-4 sequentiell auf hohe Pegel verändern (7(b)).
  • Die Flipflop-Schaltung 16c wird synchron mit der ansteigenden Flanke des Zählsignals BCNT1 gesetzt, und das Wartesignal WAIT1 verändert sich auf einen hohen Pegel (7(c)).
  • Ein Freigabesignal BCNTEN verändert sich synchron mit der ansteigenden Flanke des Zählsignals BCNT3 auf einen hohen Pegel (7(d)). Die Flipflop-Schaltung 16c wird durch den hohen Pegel des Freigabesignals BCNTEN zurückgesetzt, und das Wartesignal WAIT1 verändert sich auf einen niedrigen Pegel (7(e)).
  • Der hohe Pegel des Freigabesignals BCNTEN bewirkt, daß die Burst-Taktsignale BCLK synchron mit externen Taktsignalen CLK ausgegeben werden (7(f)). Das Burst-Taktsignal BCLK (Strobe-Signal) wird in einer Anzahl ausgegeben, die der Burst-Länge BL entspricht, die in dem Modusregister eingestellt ist. Dann werden Lesedaten an die Dateneingangs-/-ausgangsanschlüsse DQ synchron mit den Burst-Taktsignalen BCLK ausgegeben.
  • Die Burst-Steuerschaltung 16 bewirkt synchron mit dem sechsten externen Taktsignal CLK, daß sich das Burst-Signal BSTZ auf einen niedrigen Pegel verändert (7(g)). Das heißt, das Burst-Signal BSTZ wird gemäß der Periode ausgegeben, während der die Burst-Taktsignale BCLK ausgegeben werden. Der niedrige Pegel des Burst-Signals BSTZ setzt das Schieberegister 16a zurück, wodurch die Zählsignale BCNT1-4 auf niedrige Pegel verändert werden (7(h)).
  • Der niedrige Pegel des Zählsignals BCNT3 bewirkt, daß das Freigabesignal BCNTEN auf einen niedrigen Pegel verändert wird, wodurch die Ausgabe der Burst-Taktsignale BCLK gestoppt wird (7(i)). Demzufolge wird die Ausgabe von Lesedaten gemäß der in dem Modusregister eingestellten Latenz LTC gestartet, und die Lesedaten werden in der Anzahl ausgegeben, die der Burst-Länge BL entspricht (7(j)).
  • 8 zeigt ein Einstellverfahren des Modusregisters in der Moduseinstellsteuerschaltung 18, die in 1 gezeigt ist.
  • Das Einstellen des Modusregisters erfolgt dadurch, daß ihm sukzessive, nämlich viermal, ein vorbestimmter Befehl CMD (CMD1, CMD2, CMD3, CMD4) und eine vorbestimmte Adresse ADD (CODE1, CODE2, CODE3, CODE4) und danach vorbestimmte Codes CODE5 und CODE6 den Adreßanschlüssen zugeführt werden. Die Burst-Länge BL wird gemäß dem Code CODE5 eingestellt, und die Latenz LTC wird gemäß dem Code CODE6 eingestellt. Das heißt, das Modusregister empfängt die Codes CODE5 und CODE6 als Einstellsignale zum Einstellen des Operationsmodus. Zum Beispiel wird der Operationsmodus auf einen Acht-Wort-Burst-Modus eingestellt, wenn der Code CODES hexadezimal 0 ist; während er auf einen Full-Burst-Modus eingestellt wird, wenn der Code CODE5 hexadezimal 3 ist.
  • 9 zeigt eine Leseoperation während des oben beschriebenen Full-Burst-Modus in dem Pseudo-SRAM.
  • Zuerst werden ein Adreßsignal ADD (An) und Signale /ADS, /CE und /OE synchron mit der ansteigenden Flanke des nullten CLK-Signals zugeführt (9(a)). Die in 1 gezeigte Zeitlagensteuerschaltung 22 gibt ein Adreßverriegelungssignal ELAT zum Verriegeln des Adreßsignals ADD aus, das von außen zugeführt wird (9(b)). Die Adreßverriegelung 24 verriegelt das Adreßsignal ADD (An) synchron mit dem Adreßverriegelungssignal ELAT (9(c)).
  • Als nächstes gibt die Zeitlagensteuerschaltung 22 ein Leseverstärkerfreigabesignal RAEN aus (9(d)). Das Leseverstärkerfreigabesignal RAEN aktiviert den Lese-/Schreibverstärker 30, wodurch bewirkt wird, daß parallele Lesedaten D0 und D1 an die Datenbusse DB0 und DB1 ausgegeben werden (9(e)). Die parallelen Lesedaten D0 und D1 werden durch die Datenregister des Burst-Transferregisters 32 synchron mit den Burst-Taktsignalen BCLK in serielle Daten konvertiert und dann sequentiell an den gemeinsamen Datenbus CDB ausgegeben. Dann werden die Lesedaten D0 und D1 von den Dateneingangs-/-ausgangsanschlüssen DQ synchron mit Taktsignalen CLK ausgegeben (9(f)).
  • Als nächstes gibt die Zeitlagensteuerschaltung 22 ein Adreßverriegelungssignal ILAT aus (9(g)). Die Adreßverriegelung 24 verriegelt das interne Adreßsignal IADD (An + 1) synchron mit dem Adreßverriegelungssignal ILAT (9(h)). Dann werden, auf ähnliche Weise wie oben, Lesedaten D2 und D3 entsprechend dem internen Adreßsignal IADD ausgegeben (9(i)).
  • Danach gibt die Zeitlagensteuerschaltung 22 sequentiell Adreßverriegelungssignale ILAT aus (9(j)), und Lesedaten werden gemäß dem internen Adreßsignal IADD, das durch den Burst-Adreßzähler 20 erzeugt wird, sequentiell ausgegeben (9(k)).
  • 10 zeigt eine Schreiboperation während des Full-Burst-Modus in dem oben beschriebenen Pseudo-SRAM.
  • Zuerst werden ein Adreßsignal ADD (An) und Signale /ADS, /CE und /WE synchron mit der ansteigenden Flanke des nullten CLK-Signals zugeführt (10(a)). Die in 1 gezeigte Zeitlagensteuerschaltung 22 gibt ein Adreßverriegelungssignal ELAT zum Verriegeln des Adreßsignals ADD aus, das von außen zugeführt wird (10(b)). Die Adreßverriegelung 24 verriegelt das Adreßsignal ADD (An) synchron mit dem Adreßverriegelungssignal ELAT (10(c)).
  • Bei der Schreiboperation werden Schreibdaten synchron mit den jeweiligen ansteigenden Flanken von CLK-Signalen sequentiell auf solch eine Weise zugeführt, daß diese sequentielle Zufuhr von Schreibdaten synchron mit der anstei genden Flanke des CLK-Signals beginnt, bei der der Zugriffsbefehl empfangen wird (10(d)). Die Datenregister des Burst-Transferregisters 32 halten sequentiell die Schreibdaten von dem gemeinsamen Datenbus CDB synchron mit den Burst-Taktsignalen BCLK und übertragen die gehaltenen Daten zu den Datenbussen DB0 und DB1. Das heißt, die seriellen Schreibdaten auf dem gemeinsamen Datenbus CDB werden in parallele Schreibdaten konvertiert (10(e)).
  • Der Lese-/Schreibverstärker 30 schreibt synchron mit einem Schreibverstärkerfreigabesignal WAEN die Schreibdaten, die von den Datenbussen DB0 und DB1 zugeführt werden, in das Speicherzellenarray 28 (10(f)).
  • Danach wird, ähnlich wie in 9, ein internes Adreßsignal IADD synchron mit einem Adreßverriegelungssignal ILAT verriegelt (10(g)). Dann werden Schreibdaten D3, D4, D5 und andere sequentiell in die Speicherzellen MC entsprechend dem internen Adreßsignal IADD geschrieben (10(h)).
  • 11 zeigt die Funktion des Burst-Adreßfortschrittssignals /ADV.
  • Das Signal /ADV wird zugeführt, um eine Burst-Zugriffsoperation temporär zu stoppen und die Ausgabe von Lesedaten beizubehalten. Falls zum Beispiel ein hoher Pegel des Signals /ADV synchron mit der ansteigenden Flanke des vierten Taktsignals CLK zugeführt wird, wird die Burst-Zugriffsoperation temporär gestoppt und werden Lesedaten D1, die synchron mit dem nächsten Taktzyklus ausgegeben werden, nicht nur im vierten Taktzyklus, sondern auch im fünften Taktzyklus beibehalten. Das heißt, die Zufuhr des Signals /ADV bewirkt, daß die interne Operation des Pseudo-SRAM um einen Taktzyklus nach hinten verschoben wird.
  • 12 zeigt die Funktionen des unteren Byte-Signals /LB und des oberen Byte-Signals /UB während einer Burst-Leseoperation. In der Figur ist der gemeinsame Datenbus CDB zum besseren Verständnis in Form von separaten Bussen dargestellt: LCDB, entsprechend dem Signal /LB, und UCDB, entsprechend dem Signal /UB.
  • Das Signal /LB ist ein Signal, das zugeführt wird, um untere acht Datenbits gültig zu machen, während das Signal /UB ein Signal ist, das zugeführt wird, um obere acht Datenbits gültig zu machen. Falls gemäß dieser Ausführungsform bei der Leseoperation ein hoher Pegel des Signals /LB (oder des Signals /UB) synchron mit der ansteigenden Flanke eines Taktsignals CLK zugeführt wird, wird verhindert, daß die Lesedaten ausgegeben werden, die synchron mit dem nächsten Taktzyklus auszugeben sind. Das heißt, die Ausgabepuffer in der Datenausgangssteuerschaltung 34 von 1 werden inaktiviert, wodurch bewirkt wird, daß die Dateneingangs-/-ausgangsanschlüsse DQ einen hohen Impedanzzustand erreichen.
  • 13 zeigt die Funktionen des unteren Byte-Signals /LB und des oberen Byte-Signals /UB während einer Burst-Schreiboperation. Auch in dieser Figur ist zum besseren Verständnis der gemeinsame Datenbus CDB in Form von separaten Bussen dargestellt: LCDB, entsprechend dem Signal /LB, und UCDB, entsprechend dem Signal /UB. Auch der Datenbus DB0 ist zum besseren Verständnis in Form von separaten Bussen dargestellt: LDB0, entsprechend dem Signal /LB, und UDB0, entsprechend dem Signal /UB. Ähnlich ist der Datenbus DB1 in Form von separaten Bussen dargestellt: LDB1, entsprechend dem Signal /LB, und UDB1, entsprechend dem Signal /UB.
  • Falls gemäß dieser Ausführungsform bei der Schreiboperation ein hoher Pegel des Signals /LB (oder des Signals /UB) synchron mit der ansteigenden Flanke eines Taktsignals CLK zugeführt wird, werden die Schreibdaten ungültig gemacht, die gerade synchron mit diesem Taktsignal CLK zugeführt werden. Im besonderen werden dann, wenn das Signal /LB (oder das Signal /UB) einen hohen Pegel aufweist, die entsprechenden Spaltenselektionssignale CL (LCL0, UCL0, LCL1, UCL1) nicht ausgegeben, so daß die Spaltenschalter SW nicht eingeschaltet werden. Deshalb werden die Schreibdaten entsprechend dem hohen Pegel des Signals /LB (oder des Signals /UB) nicht in die Speicherzellen MC geschrieben.
  • Zum Beispiel hat das Signal /UB synchron mit dem nullten Taktsignal CLK einen hohen Pegel (B1). Das Signal /LB hat synchron mit dem ersten Taktsignal CLK einen hohen Pegel (C1). Daher werden die entsprechenden Spaltenselektionssignale UCL0 und LCL1 nicht ausgegeben, und die Schreibdaten, die zu den Datenbussen LDB1 und UDB0 übertragen wurden, werden nicht in die Speicherzellen MC geschrieben.
  • Wenn in der oben beschriebenen ersten Ausführungsform das Auffrischaufforderungssignal REFZ und die Zufuhr eines Zugriffsbefehls miteinander in Konflikt geraten, bestimmt der Arbiter 12, welche von der Auffrischoperation und der Burst-Zugriffsoperation zuerst auszuführen ist. Deshalb können in dem Pseudo-SRAM die Auffrisch- und Burst-Zugriffsoperationen sequentiell ausgeführt werden, ohne sich zu überlappen. Da die Burst-Zugriffsoperation ausgeführt werden kann, ohne mit der Auffrischoperation in Konflikt zu sein, können die Lesedaten mit hoher Geschwindigkeit ausgegeben werden und können die Schreibdaten mit hoher Geschwindigkeit eingegeben werden. Das heißt, die Datenübertragungsrate kann verbessert werden.
  • In dem Arbiter 12 ist der Auffrischhalteteil 12b zum Halten des Auffrischaufforderungssignals REFZ während der Burst-Zugriffsoperation gebildet. Wenn die Burst-Zugriffsoperation vor der Auffrischoperation ausgeführt wird, kann deshalb verhindert werden, daß das Auffrischaufforderungssignal REFZ verlorengeht. Ferner ist in dem Arbiter 12 der Zugriffshalteteil 12d zum Halten eines Zugriffsbefehls während der Auffrischoperation gebildet. Wenn die Auffrischoperation vor der Burst-Zugriffsoperation ausgeführt wird, kann deshalb verhindert werden, daß die Zugriffsaufforderung verlorengeht.
  • Der Auffrischhalteteil 12b gibt die Auffrischstartsignale REFS1 und REFS2 als Antwort auf die Vollendung der Ausgabe des Burst-Signals BSTZ aus. Wenn die Burst-Zugriffsoperation zuerst ausgeführt wird, kann deshalb die Zeit von der Burst-Zugriffsoperation bis zum Start der Auffrischoperation verkürzt werden. Als Resultat kann der nächste Zugriffsbefehl früher zugeführt werden, und daher kann die Datenübertragungsrate verbessert werden.
  • Der Auffrischhalteteil 12b gibt auch die Auffrischstartsignale REFS1 und REFS2 aus, ohne auf die Vollendung der Ausgabe der Lesedaten von dem Burst-Transferregister 32 zu warten. Deshalb kann die Auffrischoperation während der Burst-Operation gestartet werden, und daher kann die Datenübertragungsrate weiter verbessert werden.
  • Während der Full-Burst-Operation gibt der Auffrischhalteteil 12b die Auffrischstartsignale REFS1 und REFS2 aus, wenn die Selektionen der Wortleitungen WL umgeschaltet werden. Durch das Ausführen der Auffrischoperation, während die Burst-Operation unterbrochen ist (zu der Zeit des Umschaltens der Wortleitungen WL), kann der Effekt, daß die Auffrischoperation mit externen Zugriffen kollidiert, minimiert werden. Auch wenn die Auffrischoperation in die Full-Burst-Operation eingefügt wird, kann als Resultat verhindert werden, daß die Datenübertragungsrate gemindert wird.
  • Der Burst-Adreßzähler 20 erzeugt sequentiell, als Antwort auf das Adreßsignal ADD, das gemäß dem Zugriffsbefehl zugeführt wird, die internen Adreßsignale IADD, die für die Burst-Operation erforderlich sind. Das Erzeugen der für die Burst-Operation erforderlichen Adreßsignale innerhalb des Pseudo-SRAM kann den Effekt des Versatzes der Adreßsignale reduzieren. Daher kann der Operationszyklus unabhängig von dem Adreßversatz verkürzt werden, und daher kann die Datenübertragungsrate weiter verbessert werden.
  • Der Warteanschluß ist zum Ausgeben des Wartesignals WAIT gebildet, das die Ungültigkeit der Dateneingangs-/-ausgangsanschlüsse DQ angibt. Deshalb kann das System, das den Pseudo-SRAM inkorporiert, gemäß dem Wartesignal WAIT auf den Pseudo-SRAM zu einer optimalen Zeitlage zugreifen. Zum Beispiel können die CPU und dergleichen zum Verwalten des Systems während der Ausgabe des Wartesignals WAIT auf eine verschiedene Vorrichtung zugreifen. Als Resultat kann das Nutzungsverhältnis der Systembusse verbessert werden.
  • Das Eingeben der Schreibdaten und das Ausgeben der Lesedaten werden gemäß den Signalen /UB und /LB maskiert. Auch wenn die Bitbreite von Datensignalen DQ groß ist, kann deshalb das System, das den Pseudo-SRAM inkorporiert, die Datensignale DQ effektiv schreiben und lesen.
  • Während der Schreiboperation werden die Schreibdaten durch das Ausschalten von Spaltenschaltern maskiert, die zu einer relativ späten Zeitlage arbeiten. Deshalb kann die Maskierungssteuerung der Schreibdaten leicht ausgeführt werden.
  • Die Moduseinstellsteuerschaltung 18 empfängt die Signale mit vorbestimmten logischen Werten an den Adreß- und Befehlsanschlüssen viermal sukzessive und empfängt dann, als Einstellsignale zum Einstellen der Leselatenz LTC und der Burst-Länge BL, die Signale CODE5 und CODE6, die den Adreßanschlüssen zugeführt werden. Dadurch wird die Notwendigkeit eliminiert, irgendwelche dedizierten Anschlüsse zum Einstellen des Operationsmodus vorzusehen.
  • Während der Burst-Operation wird das Speicherzellenarray 28 inaktiviert, nachdem die Lesedaten zu den Datenre gistern des Burst-Transferregisters 32 übertragen sind. Die schnelle Inaktivierung des Speicherzellenarrays 28 während der Burst-Leseoperation gestattet es, daß eine Operation als Antwort auf eine Auffrischaufforderung oder die nächste Zugriffsaufforderung früher gestartet werden kann. Als Resultat kann die Datenübertragungsrate verbessert werden.
  • 14 zeigt eine zweite Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform sind Elemente, die denselben Elementen wie in der ersten Ausführungsform entsprechen, mit denselben Bezugszeichen versehen, und ihre eingehenden Beschreibungen werden weggelassen.
  • Gemäß der vorliegenden Ausführungsform sind eine Zeitlagensteuerschaltung 38, ein Lese-/Schreibverstärker 40 und ein Burst-Transferregister 42 anstelle der Zeitlagensteuerschaltung 22, des Lese-/Schreibverstärkers 30 bzw. des Burst-Transferregisters 32 der ersten Ausführungsform gebildet. Ein Datenbus DB, der den Lese-/Schreibverstärker 40 mit dem Burst-Transferregister 42 verbindet, hat dieselbe Bitbreite wie der gemeinsame Datenbus CDB. Die anderen Strukturen der vorliegenden Ausführungsform sind dieselben wie jene der ersten Ausführungsform.
  • Während einer Burst-Operation gibt die Zeitlagensteuerschaltung 38 Leseverstärkerfreigabesignale RAEN oder Schreibverstärkerfreigabesignale WAEN synchron mit den jeweiligen ansteigenden Flanken der Taktsignale CLK aus. Das Burst-Transferregister 42 überträgt Lesedaten, die von dem Lese-/Schreibverstärker 40 zugeführt wurden, über den gemeinsamen Datenbus CDB direkt zu der Datenausgangssteuerschaltung 34. Das heißt, die Lesedaten werden nicht der Parallel-Serien-Konvertierung unterzogen. Das Burst-Transferregister 42 gibt Schreibdaten, die von der Dateneingangssteuerschaltung 36 zugeführt wurden, über den Datenbus DB direkt an den Lese-/Schreibverstärker 40 aus. Das heißt, die Schreibdaten werden nicht der Serien-Parallel-Konvertierung unterzogen.
  • 15 zeigt eine Full-Burst-Leseoperation des in 14 gezeigten Pseudo-SRAM. Die eingehenden Beschreibungen von Operationen, die denselben Operationen wie in der ersten Ausführungsform (5) entsprechen, werden weggelassen.
  • In 15 tritt eine Auffrischaufforderung unmittelbar nach Empfang eines Zugriffsbefehls auf. Das heißt, eine Auffrischoperation wird nach einer Leseoperation ausgeführt. Bei diesem Beispiel wird die Leselatenz LTC auf "4" eingestellt.
  • Zuerst wird ein Lesebefehl synchron mit der ansteigenden Flanke des nullten CLK-Signals zugeführt, und der in 2 gezeigte Arbiter 12 gibt ein Zugriffssignal ACSZ aus (15(a)). Der Auffrischbeurteilungsteil 12a des Arbiters 12 empfängt ein Auffrischaufforderungssignal REFZ nach Zufuhr des Lesebefehls. Daher wird ein Auffrischfreigabesignal REFENZ auf einem niedrigen Pegel gehalten (15(b)). Der Befehlserzeugungsteil 12c gibt ein aktives Signal ACTZ als Antwort auf das Zugriffssignal ACSZ aus (15(c)). Der Wechsel des aktiven Signals ACTZ auf einen hohen Pegel bewirkt, daß das Speicherzellenarray 28 von einem Bereitschaftszustand STBY in einen aktiven Zustand ACTV übergeht.
  • Als nächstes verändert sich ein Burst-Signal BSTZ auf einen hohen Pegel, und ein Wartesignal WAIT hat für eine vorbestimmte Zeit einen hohen Pegel. Die Zeitlagensteuerschaltung 38 gibt Leseverstärkerfreigabesignale RAEN synchron mit den jeweiligen ansteigenden Flanken der dritten bis sechsten Taktsignale CLK aus (15(d)). Die Burst-Steuerschaltung 16 gibt Burst-Taktsignale BCLK synchron mit den jeweiligen ansteigenden Flanken der dritten bis sechsten Taktsignale CLK aus (15(e)). Dann wird die Leseopera tion ausgeführt, und Lesedaten Dn-3, Dn-2, Dn-1 und Dn werden sequentiell an den Datenbus DB ausgegeben (15(f)).
  • In der vorliegenden Ausführungsform gibt der Lese-/Schreibverstärker 40 die Lesedaten Dn-3, Dn-2, Dn-1 und Dn gemäß den jeweiligen Taktsignalen CLK aus. Daher muß das Speicherzellenarray 28 arbeiten, bis die vierten Lesedaten Dn zu dem Lese-/Schreibverstärker 40 übertragen sind. Deshalb ist die Länge der Periode des aktiven Zustandes ACTV einen Taktzyklus länger als in der ersten Ausführungsform (5) (15(g)).
  • Nach Vollendung der Leseoperation wird die Auffrischoperation ausgeführt (15(h)). Die Auffrischoperation wird einen Taktzyklus später als in der ersten Ausführungsform (5) ausgeführt. Daher startet die nächste Leseoperation bei der Full-Burst-Operation auch einen Taktzyklus später. Deshalb ist die Datenübertragungsrate niedriger als in der ersten Ausführungsform (5).
  • Jedoch kann, während die Burst-Operation in dem Pseudo-SRAM ermöglicht wird, durch das Ausführen der Auffrischoperation zwischen den Leseoperationen bei der Burst-Operation eine höhere Datenübertragungsrate als nach Stand der Technik vorgesehen werden.
  • Die vorliegende Ausführungsform kann ähnliche Effekte wie die obige erste Ausführungsform bieten.
  • 16 zeigt eine dritte Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform sind Elemente, die denselben Elementen wie in der ersten Ausführungsform entsprechen, mit denselben Bezugszeichen versehen, und ihre eingehenden Beschreibungen werden weggelassen.
  • Gemäß der vorliegenden Ausführungsform sind ein Befehlsdecodierer 44, eine Burst-Steuerschaltung 46 (erste Burst-Steuerschaltung), eine Moduseinstellsteuerschaltung 48 und ein Burst-Transferregister 50 anstelle des Befehlsdecodierers 14, der Burst-Steuerschaltung 16, der Moduseinstellsteuerschaltung 18 bzw. des Burst-Transferregisters 32 der ersten Ausführungsform gebildet. Die anderen Strukturen der vorliegenden Ausführungsform sind dieselben wie jene der ersten Ausführungsform.
  • Wenn der Befehlsdecodierer 44 einen Lese- oder Schreibbefehl über den Befehlsanschluß empfängt, gibt er ein Lesesteuersignal RDZ bzw. ein Schreibsteuersignal WRZ aus.
  • Während einer Leseoperation empfängt die Burst-Steuerschaltung 46 das Lesesteuersignal RDZ, zählt sie die Takte eine Anzahl von Malen, die einem Leselatenzsignal RLTC entspricht, und gibt danach ein Lese-Burst-Taktsignal RBCLK eine Anzahl von Malen aus, die einer Burst-Länge BL entspricht. Während einer Schreiboperation empfängt die Burst-Steuerschaltung 46 das Schreibsteuersignal WRZ, zählt sie die Takte eine Anzahl von Malen, die einem Schreiblatenzsignal WLTC entspricht, und gibt danach ein Schreib-Burst-Taktsignal WBCLK eine Anzahl von Malen aus, die einer Burst-Länge BL entspricht.
  • Die Moduseinstellsteuerschaltung 48 hat ein Modusregister, das von außen eingestellt werden kann. Die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC werden in dem Modusregister eingestellt. Die in dem Modusregister eingestellten Werte werden als Burst-Längen-Signal BL, Leselatenzsignal RLTC und Schreiblatenzsignal WLTC an die Burst-Steuerschaltung 46 und den Burst-Adreßzähler 20 ausgegeben. Die Leselatenz RLTC ist die Anzahl der Takte ab dem Zeitpunkt, wenn ein Lesebefehl zugeführt wird, bis zu dem Zeitpunkt, wenn die ersten Daten ausgegeben werden. Im besonderen stellt die Leselatenz RLTC die Anzahl der Takte ab der abfallenden Flanke eines Chipfreigabesignals /CE bis zur Ausgabe der ersten Daten während der Leseoperation dar.
  • Die Schreiblatenz WLTC ist die Anzahl der Takte ab einem Zeitpunkt, wenn ein Schreibbefehl zugeführt wird, bis zu einem Zeitpunkt, wenn die ersten Daten eingegeben werden. Im besonderen stellt die Schreiblatenz WLTC die Anzahl der Takte ab der abfallenden Flanke eines Chipfreigabesignals /CE bis zur Eingabe der ersten Daten während der Schreiboperation dar. Somit ist die vorliegende Ausführungsform dadurch gekennzeichnet, daß die Latenzen für die Lese-/Schreiboperationen unabhängig voneinander eingestellt werden können.
  • Das Burst-Transferregister 50 hat eine Vielzahl von Datenregistern (DT0, DT1 usw.) zum Halten von Daten. Das Burst-Transferregister 50 konvertiert parallele Lesedaten, die von dem Lese-/Schreibverstärker 30 zugeführt werden, in serielle Daten und gibt die konvertierten seriellen Daten an den gemeinsamen Datenbus CDB synchron mit den Lese-Burst-Taktsignalen RBCLK aus. Ferner konvertiert das Burst-Transferregister 50 serielle Schreibdaten, die von dem gemeinsamen Datenbus CDB zugeführt werden, in parallele Daten und gibt die konvertierten parallelen Daten an den Lese-/Schreibverstärker 30 synchron mit den Schreib-Burst-Taktsignalen WBCLK aus.
  • 17 und 18 zeigen die Einzelheiten der Burst-Steuerschaltung 46 von 16. 17 zeigt einen Schaltungsabschnitt der Burst-Steuerschaltung 46 zum Erzeugen von Lese-Burst-Taktsignalen RBCLK und eines Wartesignals WAIT während der Leseoperation, während 18 einen Schaltungsabschnitt der Burst-Steuerschaltung 46 zum Erzeugen von Schreib-Burst-Taktsignalen WBCLK während der Schreiboperation zeigt.
  • In 17 hat die Burst-Steuerschaltung 46 eine Takterzeugungsschaltung 46a; ein Sieben-Bit-Schieberegister 46b; eine Kombinationsschaltung 46c zum Ausgeben von Lese-Burst-Taktsignalen RBCLK; eine Flipflop-Schaltung 16c zum Ausgeben eines Wartesignals WAIT1; eine Wartesteuerschaltung 16d; Verzögerungsschaltungen DLY; und eine Impulserzeugungsschaltung PLS. Die Takterzeugungsschaltung 46a arbeitet während des niedrigen Pegels eines Chipfreigabesignals /CE und gibt Taktsignale CLK als interne Taktsignale RCLK1 aus. Die Takterzeugungsschaltung 46a arbeitet als Pegeldetektionsschaltung zum Detektieren, daß das Chipfreigabesignal /CE (ein Befehlssignal), das als Zugriffsbefehl zugeführt wird, auf seinen aktiven Pegel (den niedrigen Pegel) wechselt.
  • Das Schieberegister 46b und die Kombinationsschaltung 46c sind ungefähr dieselben wie das Schieberegister 16a und die Kombinationsschaltung 16b (6) der ersten Ausführungsform. Deshalb sind die Basisoperationen des Schieberegisters 46b und der Kombinationsschaltung 46c dieselben wie jene der entsprechenden Schaltungen der ersten Ausführungsform (7). Die in den Symbolen eines Inverters und der NAND-Gatter mit zwei Eingängen der Kombinationsschaltung 46c eingetragenen Zahlen entsprechen den Werten der Leselatenz RLTC. Wenn die Leselatenz RLTC zum Beispiel auf "4" eingestellt ist, wird nur das NAND-Gatter mit der Zahl "4" aktiviert.
  • Wenn ein Ausgangsfreigabesignal /OE einen niedrigen Pegel hat (das heißt, wenn ein RDZ-Signal einen hohen Pegel hat), gibt die Kombinationsschaltung 46c das Lese-Burst-Taktsignal RBCLK eine Anzahl von Takten, die einer Leselatenz RLTC entspricht, später als die Zufuhr eines Chipfreigabesignals /CE (die Zufuhr eines Lesebefehls) aus, welche Anzahl einer Burst-Länge BL entspricht. Das heißt, das Schieberegister 46b und die Kombinationsschaltung 46c arbeiten zusammen als Ausgangssteuerschaltung, die die Ausgabe der Lese-Burst-Taktsignale RBCLK startet, nachdem eine vorbestimmte Zeit ab dem Wechsel des Chipfreigabesignals /CE und des Ausgangsfreigabesignals /OE auf ihre aktiven Pegel gemessen ist.
  • Die Schaltung zum Erzeugen des Wartesignals WAIT ist dieselbe wie in der ersten Ausführungsform, und daher wird ihre Beschreibung weggelassen.
  • In 18 hat die Burst-Steuerschaltung 46 eine Takterzeugungsschaltung 46d, ein Sieben-Bit-Schieberegister 46e und eine Kombinationsschaltung 46f zum Ausgeben von Schreib-Burst-Taktsignalen WBCLK. Wenn ein Chipfreigabesignal /CE einen niedrigen Pegel hat, arbeitet die Takterzeugungsschaltung 46d, um Taktsignale CLK als interne Taktsignale WCLK1 auszugeben. Die Takterzeugungsschaltung 46d arbeitet als Pegeldetektionsschaltung zum Detektieren, daß das Chipfreigabesignal /CE (ein Befehlssignal), das als Zugriffsbefehl zugeführt wird, auf seinen aktiven Pegel wechselt.
  • Das Schieberegister 46e und die Kombinationsschaltung 46f sind dieselben wie das Schieberegister 46b und die Kombinationsschaltung 46c von 17. Die in den Symbolen des Inverters und der NAND-Gatter mit zwei Eingängen der Kombinationsschaltung 46f eingetragenen Zahlen entsprechen den Werten der Schreiblatenz WLTC. Wenn die Schreiblatenz WLTC zum Beispiel auf "4" eingestellt ist, wird nur das NAND-Gatter mit der Zahl "4" aktiviert.
  • Wenn ein Schreibfreigabesignal /WE einen niedrigen Pegel hat (das heißt, wenn ein WRZ-Signal einen hohen Pegel hat), gibt die Kombinationsschaltung 46f das Schreib-Burst-Taktsignal WBCLK eine Anzahl von Takten entsprechend einer Schreiblatenz WLTC später als die Zufuhr des Chipfreigabesignals /CE (die Zufuhr des Schreibbefehls) aus, welche Anzahl einer Burst-Länge BL entspricht. Das heißt, das Schieberegi ster 46e und die Kombinationsschaltung 46f arbeiten zusammen als Ausgangssteuerschaltung zum Starten der Ausgabe der Schreib-Burst-Taktsignale WBCLK nach dem Messen einer vorbestimmten Zeit ab der Veränderung des Chipfreigabesignals /CE auf seinen aktiven Pegel. Die Basisoperationen des Schieberegisters 46e und der Kombinationsschaltung 46f sind dieselben wie jene der entsprechenden Schaltungen der ersten Ausführungsform (7).
  • Die Verzögerungszeiten der Verzögerungsschaltungen DLY1 und DLY2 von 18 unterscheiden sich von denen der Verzögerungsschaltungen DLY1 und DLY2 von 17. Das heißt, die oben beschriebenen vorbestimmten Zeiten unterscheiden sich in der Länge zwischen den Lese- und Schreiboperationen. Es sollte jedoch als vorteilhaft empfunden werden, daß die Verzögerungszeiten der Verzögerungsschaltungen DLY1 und DLY2 von 18 auf dieselben Werte wie jene der Verzögerungsschaltungen DLY1 und DLY2 von 17 eingestellt werden können, so daß die oben beschriebenen Längen der vorbestimmten Zeit bei den Lese- und Schreiboperationen dieselben sein können.
  • 19 zeigt ein Einstellverfahren des Modusregisters in der Moduseinstellsteuerschaltung 48 von 16.
  • Das Modusregister wird eingestellt, indem ihm sukzessive, nämlich viermal, ein vorbestimmter Befehl CMD (CMD1, CMD2, CMD3, CMD4) und eine vorbestimmte Adresse ADD (CODE1, CODE2, CODE3, CODE4) und danach ein vorbestimmter Code CODE5 für den Adreßanschluß zugeführt wird. Das heißt, das Modusregister empfängt den Code CODES als Einstellsignal zum Einstellen des Operationsmodus. Die Anzahl der Taktzyklen zum Einstellen des Modusregisters ist um Eins kleiner als in der ersten Ausführungsform.
  • In der vorliegenden Ausführungsform werden von einem Adreß-Byte A7-A0, das als Code CODE5 zugeführt wird, die zwei unteren Bits verwendet, um die Burst-Länge BL einzustellen, werden die nächsten drei Bits verwendet, um die Leselatenz RLTC einzustellen, und werden die oberen drei Bits verwendet, um die Schreiblatenz WLTC einzustellen. Die Leselatenz RLTC kann auf einen von acht möglichen Werten eingestellt werden: "1" bis "8". Die Schreiblatenz WLTC kann auch auf einen von acht möglichen Werten eingestellt werden: "0" bis "7". Somit können die Latenzen für die Lese- und Schreiboperationen unabhängig voneinander eingestellt werden. Mit anderen Worten, die in 16 gezeigte Burst-Steuerschaltung 46 kann während der Lese- und Schreiboperationen die Burst-Taktsignale RBCLK und WBCLK mit gegenseitig unabhängigen Zeitlagen erzeugen. Als Resultat kann die Anwendbarkeit des Systems, das den Pseudo-SRAM inkorporiert, verbessert werden.
  • 20 zeigt die Leseoperation während eines Burst-Modus in dem Pseudo-SRAM der dritten Ausführungsform. Die Basiszeitlagen der Leseoperation sind dieselben wie in der ersten Ausführungsform (7 und 9), und daher werden Beschreibungen von Operationen, die denselben Operationen wie in der ersten Ausführungsform entsprechen, weggelassen. Bei dem vorliegenden Beispiel wird die Leselatenz RLTC auf "4" eingestellt.
  • Zuerst wird die in 17 gezeigte Takterzeugungsschaltung 46a durch den niedrigen Pegel eines Chipfreigabesignals /CE aktiviert, um die Ausgabe von internen Taktsignalen RCLK1 zu starten (20(a)). Der niedrige Pegel des Chipfreigabesignals /CE und der niedrige Pegel eines Ausgangsfreigabesignals /OE bewirken die Ausgabe eines Lesesteuersignals RDZ (20(b)). Das Schieberegister 46b bewirkt synchron mit dem zweiten Taktsignal CLK, daß sich ein Zählsignal BCNT3 auf einen hohen Pegel verändert (20(c)).
  • Die Kombinationsschaltung 46c wird durch die hohen Pegel des Lesesteuersignals RDZ und des Zählsignals BCNT3 aktiviert, um Taktsignale CLK als Lese-Burst-Taktsignale RBCLK auszugeben (20(d)). Das heißt, die Ausgabe der Lese-Burst-Taktsignale RBCLK wird synchron mit dem dritten Taktsignal CLK gestartet.
  • Danach werden, ähnlich wie in der ersten Ausführungsform, Lesedaten synchron mit den Lese-Burst-Taktsignalen RBCLK sequentiell ausgegeben. Das System, das den Pseudo-SRAM inkorporiert, empfängt die ersten Lesedaten synchron mit der ansteigenden Flanke des vierten Taktsignals CLK (20(e)).
  • Der Burst-Adreßzähler 20, der in 16 gezeigt ist, zählt aufwärts, indem er über die Zeitlagensteuerschaltung 22 ein Steuersignal empfängt, das von der Burst-Steuerschaltung 46 synchron mit dem Start der Ausgabe der Lese-Burst-Taktsignale RBCLK ausgegeben wird, und gibt dann den Zählwert als internes Adreßsignal IADD aus (20(f)).
  • Obwohl nicht gezeigt, sollte als vorteilhaft empfunden werden, daß die Kombinationsschaltung 46c immer aktiviert ist, wenn die Leselatenz RLTC auf "1" eingestellt ist. Deshalb wird das erste Lese-Burst-Taktsignal RBCLK synchron mit dem nullten Taktsignal CLK ausgegeben. Dann werden die Lesedaten zu einer Zeitlage ausgegeben, die den Empfang der Lesedaten durch das System synchron mit dem ersten Taktsignal CLK gestattet.
  • 21 zeigt die Schreiboperation während eines Burst-Modus in dem Pseudo-SRAM der dritten Ausführungsform. Beschreibungen von Operationen, die denselben Operationen wie in der ersten Ausführungsform (10) entsprechen, werden weggelassen. Bei dem vorliegenden Beispiel wird die Schreiblatenz WLTC auf "4" festgelegt.
  • Zuerst wird die Takterzeugungsschaltung 46d von 18 durch einen niedrigen Pegel eines Chipfreigabesignals /CE aktiviert, um die Ausgabe von internen Taktsignalen WCLK1 zu starten (21(a)). Der niedrige Pegel des Chipfreigabesignals /CE und der niedrige Pegel eines Schreibfreigabesignals /WE bewirken die Ausgabe eines Schreibsteuersignals WRZ (21(b)). Das Schieberegister 46e bewirkt, synchron mit dem dritten Taktsignal CLK, daß sich ein Zählsignal BCNT4 auf einen hohen Pegel verändert (21(c)).
  • Die Kombinationsschaltung 46f wird durch die hohen Pegel des Schreibsteuersignals WRZ und des Zählsignals BCNT4 aktiviert, um Taktsignale CLK als Schreib-Burst-Taktsignale WBCLK auszugeben (21(d)). Das heißt, die Ausgabe der Schreib-Burst-Taktsignale WBCLK wird synchron mit dem vierten Taktsignal CLK gestartet.
  • Das System, das den Pseudo-SRAM inkorporiert, gibt die ersten Schreibdaten an den Pseudo-SRAM synchron zum Beispiel mit der abfallenden Flanke des dritten Taktsignals CLK aus (21(e)). Der Pseudo-SRAM empfängt diese Schreibdaten synchron mit der ansteigenden Flanke des vierten Taktsignals CLK und überträgt die Schreibdaten zu dem gemeinsamen Datenbus CDB (21(f)). Die Schreibdaten auf dem gemeinsamen Datenbus CDB werden synchron mit Schreib-Burst-Taktsignalen WBCLK zu einem Datenbus DB (DB0 oder DB1) übertragen.
  • Der Burst-Adreßzähler 20, der in 16 gezeigt ist, zählt aufwärts durch den Empfang, über die Zeitlagensteuerschaltung 22, eines Steuersignals, das von der Burst-Steuerschaltung 46 synchron mit dem Start der Ausgabe der Schreib-Burst-Taktsignale WBCLK ausgegeben wird, und erzeugt dann den Zählwert als internes Adreßsignal IADD (21(g)). Danach werden die sequentiell zugeführten Schreibdaten synchron mit den Schreib-Burst-Taktsignalen WBCLK zu dem Datenbus DB übertragen und dann in die Speicherzellen MC geschrieben.
  • Obwohl nicht gezeigt, sollte als vorteilhaft empfunden werden, daß die Kombinationsschaltung 46f immer aktiviert ist, wenn die Schreiblatenz WLTC auf "0" festgelegt ist. Deshalb wird das erste Schreib-Burst-Taktsignal WBCLK synchron mit dem nullten Taktsignal CLK ausgegeben. In diesem Moment gibt das System, das den Pseudo-SRAM inkorporiert, die Schreibdaten zu einer Zeitlage aus, die es gestattet, daß der Pseudo-SRAM die Schreibdaten synchron mit dem nullten Taktsignal CLK empfängt.
  • Die oben beschriebene vorliegende Ausführungsform kann ähnliche Effekte wie die obige erste Ausführungsform vorsehen. Da außerdem die Ausgabe von Lesedaten oder die Eingabe von Schreibdaten um eine vorbestimmte Latenz RLTC oder WLTC später als die Pegelveränderung des Chipfreigabesignals /CE gestartet wird, kann das System, das den Pseudo-SRAM inkorporiert, den Pseudo-SRAM leicht steuern. Das heißt, die Systemkonfiguration kann vereinfacht werden. Es sollte als vorteilhaft empfunden werden, daß der Pseudo-SRAM die Pegelveränderung des Chipfreigabesignals /CE triggert, um die Dateneingangs-/-ausgangsoperationen zu starten. Deshalb kann die vorliegende Erfindung nicht nur auf taktsynchrone Pseudo-SRAMs, sondern auch auf taktasynchrone Pseudo-SRAMs angewendet werden.
  • Die Zeitlage des Startens der Ausgabe von Lesedaten und jene des Startens der Eingabe von Schreibdaten können gemäß den Latenzen RLTC und WLTC eingestellt werden, die in dem Modusregister gehalten werden, die von außen eingestellt werden können. Deshalb können die optimalen Latenzen RLTC und WLTC gemäß der Systemleistung eingestellt werden.
  • Das Modusregister kann die Leselatenz RLTC und die Schreiblatenz WLTC unabhängig voneinander einstellen. Des halb können die Latenzen RLTC und WLTC gemäß den Systemcharakteristiken flexibel eingestellt werden, so daß die Systemleistung verbessert werden kann.
  • 22 zeigt eine vierte Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform sind Elemente, die denselben Elementen wie in den ersten und dritten Ausführungsformen entsprechen, mit denselben Bezugszeichen versehen, und ihre eingehenden Beschreibungen werden weggelassen.
  • Gemäß der vorliegenden Ausführungsform sind ein Befehlsdecodierer 44, eine Burst-Steuerschaltung 52, eine Moduseinstellsteuerschaltung 54 und ein Burst-Transferregister 50 anstelle des Befehlsdecodierers 14, der Burst-Steuerschaltung 16, der Moduseinstellsteuerschaltung 18 bzw. des Burst-Transferregisters 32 der ersten Ausführungsform gebildet. Die anderen Strukturen der vorliegenden Ausführungsform sind dieselben wie jene der ersten Ausführungsform. Der Befehlsdecodierer 44 und das Burst-Transferregister 50 sind dieselben wie die entsprechenden Schaltungen der zweiten Ausführungsform.
  • Die Burst-Steuerschaltung 52 erzeugt Lese-Burst-Taktsignale RBCLK als Antwort auf ein Lesesteuersignal RDZ und ein Ausgangsfreigabesignal /OE während einer Leseoperation.
  • Ferner erzeugt die Burst-Steuerschaltung 52 Schreib-Burst-Taktsignale WBCLK als Antwort auf ein Schreibsteuersignal WRZ und ein Schreibfreigabesignal /WE während einer Schreiboperation.
  • Die Moduseinstellsteuerschaltung 54 gibt ein vorbestimmtes Leselatenzsignal RLTC und ein vorbestimmtes Schreiblatenzsignal WLTC aus.
  • 23 und 24 zeigen die Einzelheiten der in 22 gezeigten Burst-Steuerschaltung 52. 23 zeigt einen Schaltungsabschnitt der Burst-Steuerschaltung 52 zum Erzeu gen der Lese-Burst-Taktsignale RBCLK und eines Wartesignals WAIT während der Leseoperation, während 24 einen Schaltungsabschnitt der Burst-Steuerschaltung 52 zum Erzeugen der Schreib-Burst-Taktsignale WBCLK während der Schreiboperation zeigt.
  • Die in 23 gezeigte Burst-Steuerschaltung 52 ist dieselbe wie die entsprechende Schaltung der dritten Ausführungsform (17), außer daß anstelle des Chipfreigabesignals /CE das Ausgangsfreigabesignal /OE der Takterzeugungsschaltung 46a zugeführt wird. Das Schieberegister 46b und die Kombinationsschaltung 46c der Burst-Steuerschaltung 52 arbeiten zusammen als Ausgangssteuerschaltung zum Starten der Ausgabe der Lese-Burst-Taktsignale RBCLK nach dem Messen einer vorbestimmten Zeit ab Veränderung des Ausgangsfreigabesignals /OE auf seinen aktiven Pegel.
  • Die in 24 gezeigte Burst-Steuerschaltung 52 ist dieselbe wie die entsprechende Schaltung der dritten Ausführungsform (18), außer daß anstelle des Chipfreigabesignals /CE das Schreibfreigabesignal /WE der Takterzeugungsschaltung 46d zugeführt wird. Das Schieberegister 46e und die Kombinationsschaltung 46f der Burst-Steuerschaltung 52 arbeiten zusammen als Ausgangssteuerschaltung zum Starten der Ausgabe der Schreib-Burst-Taktsignale WBCLK nach dem Messen einer vorbestimmten Zeit ab Veränderung des Schreibfreigabesignals /WE auf seinen aktiven Pegel.
  • 25 zeigt die Einzelheiten der in 22 gezeigten Moduseinstellsteuerschaltung 54.
  • Die Moduseinstellsteuerschaltung 54 hat ein Modusregister 54a und Schaltanordnungen 54b, die mit den jeweiligen Acht-Bit-Ausgängen A0-A7 des Modusregisters 54a verbunden sind. Das Modusregister 54a, das dasselbe wie das Modusregister der dritten Ausführungsform ist, kann die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC gemäß dem zuvor unter Bezugnahme auf 19 beschriebenen Verfahren einstellen.
  • Jede von den Schaltanordnungen 54b hat einen Schalter SW1, der mit einer Energiezufuhrspannung VDD verbunden ist; einen Schalter SW2, der mit einer Erdspannung VSS verbunden ist; und einen Schalter SW3, der mit einem jeweiligen der Ausgänge des Modusregisters 54a verbunden ist. Einer der Schalter SW1, SW2 und SW3 wird bei dem Herstellungsprozeß (Verdrahtungsprozeß) des Pseudo-SRAM leitend gemacht.
  • Im besonderen werden zwei Photomasken, die bei dem Verdrahtungsprozeß zu verwenden sind, im voraus hergestellt. In einer der zwei Photomasken ist ein Verdrahtungsmuster gebildet, das den Schalter SW3 von jeder der Schaltanordnungen 54b leitend macht, während in der anderen Photomaske ein Verdrahtungsmuster gebildet ist, das den Schalter SW1 oder SW2 von jeder der Schaltanordnungen 54b leitend macht. Dann werden die Photomasken selektiv verwendet, um Produkte herzustellen, bei denen die Burst-Länge BL und die Latenzen RLTC und WLTC gemäß den Werten des Modusregisters 54a abgewandelt werden können, und Produkte, bei denen die Burst-Länge BL und die Latenzen RLTC und WLTC auf vorbestimmte Werte festgelegt sind.
  • Die Moduseinstellsteuerschaltung 54 gibt die Burst-Länge BL und die Latenzen RLTC und WLTC gemäß den Schaltern (SW1, SW2 oder SW3) aus, die auf dem Substrat des Pseudo-SRAM gemäß dem Verdrahtungsmuster von einer der Photomasken gebildet sind, die bei dem Herstellungsprozeß selektiv verwendet werden. Die Burst-Steuerschaltung 52 gibt die Burst-Taktsignale RBCLK (oder WBCLK) zu einer Zeitlage aus, die der Burst-Länge BL und den Latenzen RLTC und WLTC entspricht, die von der Moduseinstellsteuerschaltung 54 ausgegeben werden. Mit anderen Worten, die Burst-Steuerschaltung 52 mißt die Zeit entsprechend der Latenz RLTC (oder WLTC), die dem Spannungswert desjenigen entspricht, das mit dem leitenden Muster der Schaltanordnungen 54b verbunden ist, und startet, nach der Messung, die Ausgabe der Burst-Taktsignale RBCLK (oder WBCLK).
  • 26 zeigt die Leseoperation während eines Burst-Modus in dem Pseudo-SRAM der vierten Ausführungsform. Bei dem vorliegenden Beispiel wird die Leselatenz RLTC auf "2" eingestellt. Die Leselatenz RLTC ist die Anzahl der Takte ab Aktivierung eines Ausgangsfreigabesignals /OE bis zur Ausgabe der ersten Lesedaten.
  • Die Burst-Steuerschaltung 52 startet die Ausgabe von internen Taktsignalen RCLK1 als Antwort auf die Aktivierung eines Ausgangsfreigabesignals /OE während der Leseoperation (26(a)). Die Basiszeitlagen der folgenden Operationen während der Burst-Leseoperation sind dieselben wie in der dritten Ausführungsform (20), und daher werden ihre Beschreibungen weggelassen.
  • 27 zeigt die Schreiboperation während eines Burst-Modus in dem Pseudo-SRAM der vierten Ausführungsform. Bei dem vorliegenden Beispiel wird die Schreiblatenz WLTC auf "2" eingestellt. Die Schreiblatenz WLTC ist die Anzahl der Takte ab Aktivierung eines Schreibfreigabesignals /WE bis zur Eingabe der ersten Schreibdaten.
  • Die Burst-Steuerschaltung 52 startet die Ausgabe von internen Taktsignalen WCLK1 als Antwort auf die Aktivierung eines Schreibfreigabesignals /WE während der Schreiboperation (27(a)). Die Basiszeitlagen der folgenden Operationen während der Burst-Schreiboperation sind dieselben wie in der dritten Ausführungsform (21), und daher werden ihre Beschreibungen weggelassen.
  • Die oben beschriebene vorliegende Ausführungsform kann ähnliche Effekte wie die obigen ersten und dritten Ausführungsformen vorsehen. Da außerdem die Latenzen RLTC und WLTC durch das selektive Verwenden der Photomasken eingestellt werden können, können sie gemäß den Produktspezifikationen (Operationsfrequenzen und dergleichen) der auszuliefernden Halbleiterspeicher eingestellt werden. Die vorliegende Ausführungsform ist besonders in dem Fall vorteilhaft, wenn Pseudo-SRAMs, die durch denselben Herstellungsprozeß hergestellt werden und eine ausreichende Toleranz hinsichtlich der Operationsfrequenz aufweisen, als verschiedene Produkte mit verschiedenen Operationsfrequenzen gemäß der selektiven Verwendung der Photomasken ausgeliefert werden.
  • 28 zeigt eine fünfte Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform sind Elemente, die denselben Elementen wie in den ersten und dritten Ausführungsformen entsprechen, mit denselben Bezugszeichen versehen, und ihre eingehenden Beschreibungen werden weggelassen.
  • Gemäß der vorliegenden Ausführungsform sind ein Befehlsdecodierer 44, eine Burst-Steuerschaltung 46, eine Moduseinstellsteuerschaltung 56 und ein Burst-Transferregister 50 anstelle des Befehlsdecodierers 14, der Burst-Steuerschaltung 16, der Moduseinstellsteuerschaltung 18 bzw. des Burst-Transferregisters 32 der ersten Ausführungsform gebildet. Die anderen Strukturen der vorliegenden Ausführungsform sind dieselben wie jene der ersten Ausführungsform. Der Befehlsdecodierer 44, die Burst-Steuerschaltung 46 und das Burst-Transferregister 50 sind dieselben wie die entsprechenden Schaltungen der zweiten Ausführungsform.
  • 29 zeigt die Einzelheiten der Moduseinstellsteuerschaltung 56.
  • Die Moduseinstellsteuerschaltung 56 hat ein Modusregister 56a und Moduseinstellschaltungen 56b, die die jeweiligen Acht-Bit-Ausgaben A0-A7 des Modusregisters 56a empfangen. Das Modusregister 56a, das dasselbe wie das Modusregi ster der dritten Ausführungsform ist, kann die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC gemäß dem zuvor unter Bezugnahme auf 19 beschriebenen Verfahren einstellen.
  • Jede von den Moduseinstellschaltungen 56b hat zwei Schmelzschaltungen 56c, in denen jeweils Ein-Bit-Daten programmiert sind. Die Schmelzschaltungen 56c, die durch ein Startsignal STTZ (ein Energie-Ein-Rücksetzsignal) initialisiert werden, das temporär einen hohen Pegel beim Einschalten der Energie des Pseudo-SRAM aufweist, geben logische Werte gemäß den Programmierbedingungen der Schmelzelemente FS1 und FS2 aus. Wenn das Schmelzelement FS1 programmiert worden ist (im getrennten Zustand ist), wechseln die Signale V1 und /V1 auf niedrige bzw. hohe Pegel. Wenn das Schmelzelement FS1 nicht programmiert worden ist (im noch nicht getrennten Zustand ist), wechseln die Signale V1 und /V1 auf hohe bzw. niedrige Pegel. Wenn ähnlich das Schmelzelement FS2 programmiert worden ist (im getrennten Zustand ist), wechseln die Signale V2 und /V2 auf niedrige bzw. hohe Pegel. Wenn das Schmelzelement FS2 nicht programmiert worden ist (im noch nicht getrennten Zustand ist), wechseln die Signale V2 und /V2 auf hohe bzw. niedrige Pegel.
  • Gemäß der vorliegenden Erfindung werden bei der Herstellung von Produkten, bei denen die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC gemäß den in dem Modusregister 56a eingestellten Werten abgewandelt werden können, die Schmelzelemente FS1 und FS2 von jeder der Moduseinstellschaltungen 56b bei einem Testprozeß in dem noch nicht getrennten Zustand eingesetzt. In dem Moment gibt in jeder der Moduseinstellschaltungen 56b ein NAND-Gatter, welches das untere der zwei in 29 gezeigten NAND-Gatter ist, einen niedrigen Pegel aus, wodurch ein CMOS-Transfergatter eingeschaltet wird. Dann werden die in dem Modusregi ster 56a eingestellten Werte als Burst-Länge BL, Leselatenz RLTC und Schreiblatenz WLTC ausgegeben.
  • Im Falle des Fixierens der Burst-Länge BL, der Leselatenz RLTC und der Schreiblatenz WLTC auf vorbestimmte Werte wird das Schmelzelement FS1 oder FS2 von jeder der Moduseinstellschaltungen 56b bei dem Herstellungsprozeß getrennt. In diesem Moment werden die CMOS-Transfergatter ausgeschaltet, so daß die Ausgaben des Modusregisters 56a maskiert sind. Falls das Schmelzelement FS1 getrennt wird und das Schmelzelement FS2 nicht getrennt wird, wird eine Erdspannung VSS ausgegeben. Falls umgekehrt das Schmelzelement FS2 getrennt wird und das Schmelzelement FS1 nicht getrennt wird, wird eine Energiezufuhrspannung VDD ausgegeben. Das heißt, jede der Moduseinstellschaltungen 56b gibt einen hohen oder niedrigen Pegel gemäß der programmierten Bedingung der Schmelzelemente FS1 und FS2 aus. Auf diese Weise werden Produkte hergestellt, bei denen die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC auf vorbestimmte Werte fixiert sind.
  • Daher gibt die Moduseinstellsteuerschaltung 56 an den Burst-Adreßzähler 20 und die Burst-Steuerschaltung 46 die Burst-Länge BL, die Leselatenz RLTC und die Schreiblatenz WLTC gemäß den programmierten Bedingungen der Schmelzelemente FS1 und FS2 aus. Mit anderen Worten, die Burst-Steuerschaltung 46 mißt die Zeit entsprechend der Latenz RLTC (oder WLTC), die den programmierten Bedingungen der Schmelzelemente FS1 und FS2 entspricht, und startet nach der Messung die Ausgabe der Burst-Steuersignale RBCLK (oder WBCLK).
  • Die Burst-Lese- und -Schreiboperationen in der vorliegenden Ausführungsform sind dieselben wie jene in der dritten Ausführungsform, und daher werden ihre Beschreibungen weggelassen.
  • Die oben beschriebene vorliegende Ausführungsform kann ähnliche Effekte wie die obigen ersten und dritten Ausführungsformen vorsehen. Darüber hinaus können die Latenzen RLTC und WLTC durch das Programmieren der Schmelzelemente FS1 und FS2 eingestellt werden. Deshalb kann durch das Programmieren der Schmelzelemente FS1 und FS2 gemäß der höchsten Operationsfrequenz, nach Bewertung bei einer Prüfung mit Meßsonden, die obenerwähnte vorbestimmte Zeit gemäß der tatsächlichen Leistung von hergestellten Pseudo-SRAMs eingestellt werden. Die vorliegende Ausführungsform ist besonders vorteilhaft, wenn Pseudo-SRAMs, die unter Verwendung derselben Photomaske und desselben Herstellungsprozesses hergestellt werden, gemäß ihren jeweiligen tatsächlichen Leistungen hinsichtlich Operationsfrequenz in verschiedene Produkte klassifiziert und als solche ausgeliefert werden.
  • Die obigen ersten und zweiten Ausführungsformen sind als Beispiele beschrieben, bei denen die Latenz LTC während der Burst-Leseoperation auf "4" eingestellt ist. Die vorliegende Erfindung ist jedoch nicht auf solche Ausführungsformen begrenzt. Die Latenz LTC kann auf einen optimalen Wert gemäß dem Taktzyklus eingestellt werden.
  • Die vorliegende Erfindung ist anhand von Beispielen beschrieben, bei denen die Codes CODE5 und CODE6 zum Einstellen der Burst-Länge BL und der Latenzen LTC in dem Modusregister an den Adreßanschlüssen empfangen werden. Die vorliegende Erfindung ist jedoch nicht auf solche Beispiele begrenzt. Statt dessen können zum Beispiel die Befehls- oder Datenanschlüsse zum Empfangen der Codes CODE5 und CODE6 verwendet werden.
  • Die obigen dritten, vierten und fünften Ausführungsformen sind als Beispiele beschrieben, bei denen die Lese- und Schreiblatenzen RLTC und WLTC unabhängig voneinander eingestellt werden. Die vorliegende Erfindung ist jedoch nicht auf solche Ausführungsformen begrenzt. Zum Beispiel können, wie in 30 gezeigt, die Bits A4-A2 des Modusregisters den Lese- und Schreiblatenzen RLTC und WLTC gemeinsam sein. Statt dessen kann die Schreiblatenz WLTC eingestellt werden, um immer um "1" kleiner als die Leselatenz RLTC zu sein. In solch einem Fall kann die Anzahl der Bits des Modusregisters reduziert werden.

Claims (19)

  1. Halbleiterspeicher mit: einem Speicherzellenarray (28), das aus flüchtigen Speicherzellen gebildet ist, die jeweils einen Kondensator haben; einer Auffrischsteuerschaltung (10) zum Erzeugen, in einem vorbestimmten Zyklus, einer Auffrischaufforderung zum Auffrischen der Speicherzellen; einer ersten Burst-Steuerschaltung (16) zum Ausgeben eines Strobe-Signals entsprechend einem Zugriffsbefehl, welcher Zugriffsbefehl ein Befehl für einen sukzessiven Burst-Zugriff auf das Speicherzellenarray ist; einer Dateneingangs-/-ausgangsschaltung (32, 34, 36) zum sukzessiven Eingeben/Ausgeben von Daten, die zu/von dem Speicherzellenarray zu übertragen sind, synchron mit dem Strobe-Signal; und einem Arbiter (12) zum Bestimmen, welche von einer Auffrischoperation und einer Burst-Zugriffsoperation zuerst auszuführen ist, wenn die Auffrischaufforderung und der Zugriffsbefehl miteinander in Konflikt geraten, wobei der Arbiter (12) einen Auffrischhalteteil (12b) umfaßt, zum Halten der Auffrischaufforderung während der Burst-Zugriffsoperation, wenn die Burst-Zugriffsoperation zuerst ausgeführt wird, dadurch gekennzeichnet, daß die erste Burst-Steuerschaltung (16) das Strobe-Signal ausgibt, das eine Vielzahl von Impulsen hat, die Dateneingangs-/-ausgangsschaltung (32, 34, 36) Daten synchron mit jedem der Impulse des Strobe-Signals eingibt/ausgibt und der Auffrischhalteteil (12b), der die Auffrischaufforderung hält, nach der Operation des Speicherzellenarrays (28), ein Auffrischstartsignal zum Starten der Auffrischope ration ausgibt, ohne auf die Vollendung der Datenausgabe von der Dateneingangs-/-ausgangsschaltung (32, 34, 36) zu warten.
  2. Halbleiterspeicher nach Anspruch 1, ferner mit einer zweiten Burst-Steuerschaltung (16) zum Ausgeben eines Burst-Signals entsprechend einer Periode, während der das Strobe-Signal, das eine Vielzahl von Impulsen hat, ausgegeben wird, bei dem der Auffrischhalteteil (12b), der die Auffrischaufforderung hält, ein Auffrischstartsignal zum Starten der Auffrischoperation als Antwort auf die Vollendung der Ausgabe des Burst-Signals ausgibt.
  3. Halbleiterspeicher nach Anspruch 1, ferner gekennzeichnet durch: eine Vielzahl von Wortleitungen, die jeweils mit einer vorbestimmten Anzahl von Speicherzellen der genannten Speicherzellen verbunden sind; bei dem der Halbleiterspeicher eine Full-Burst-Funktion zum sequentiellen Selektieren der Vielzahl von Wortleitungen umfaßt, um auf die Speicherzellen gemäß dem Zugriffsbefehl zuzugreifen, und, wenn Selektionen der Wortleitungen umgeschaltet werden, der Auffrischhalteteil (12b), der die Auffrischaufforderung während eines Full-Bursts hält, ein Auffrischstartsignal zum Starten der Auffrischoperation ausgibt.
  4. Halbleiterspeicher nach Anspruch 1, bei dem: die Dateneingangs-/-ausgangsschaltung (32, 34, 36) ein Datenregister (32) umfaßt, zum Konvertieren von parallelen Lesedaten, die von dem Speicherzellenarray übertragen werden, in serielle Daten; und der Auffrischhalteteil (12b), der die Auffrischaufforderung hält, ein Auffrischstartsignal zum Starten der Auffrischoperation ausgibt, bevor das Datenregister (32) die Ausgabe der seriellen Daten vollendet.
  5. Halbleiterspeicher nach Anspruch 1, bei dem der Arbiter (12) einen Zugriffshalteteil (12b) umfaßt, zum Halten des Zugriffsbefehls während der Auffrischoperation, wenn die Auffrischoperation zuerst ausgeführt wird.
  6. Halbleiterspeicher nach Anspruch 1, ferner gekennzeichnet durch: einen Adreßzähler (20) zum Empfangen einer externen Adresse, die entsprechend dem Zugriffsbefehl zugeführt wird, und zum sequentiellen Erzeugen von internen Adressen, die der genannten externen Adresse folgen, bei dem die Dateneingangs-/-ausgangsschaltung (32, 34, 36) ein Datenregister (32) umfaßt, zum Halten von Lesedaten, die von den Speicherzellen ausgegeben werden, die durch die externen und internen Adressen bezeichnet werden, und zum sequentiellen Ausgeben der gehaltenen Lesedaten an einen gemeinsamen Datenbus synchron mit den Impulsen des Strobe-Signals, und das Speicherzellenarray inaktiviert wird, nachdem die Lesedaten zu dem Datenregister übertragen sind, bevor die Ausgabe von Daten von der Dateneingangs-/-ausgangsschaltung (32, 34, 36) vollendet ist.
  7. Halbleiterspeicher nach Anspruch 6, bei dem die Dateneingangs-/-ausgangsschaltung (32, 34, 36) ein Datenregister (32) umfaßt, zum sequentiellen Halten, synchron mit den Impulsen des Strobe-Signals, von Schreibdaten, die zu den Speicherzellen zu übertragen sind, die durch die externen und internen Adressen bezeichnet werden, und zum Ausgeben der gehaltenen Schreibdaten an das Speicherzellenarray.
  8. Halbleiterspeicher nach Anspruch 1, bei dem die erste Burst-Steuerschaltung (16) das Strobe-Signal synchron mit einem externen Taktsignal ausgibt.
  9. Halbleiterspeicher nach Anspruch 1, ferner mit: einem Chipfreigabeanschluß zum Empfangen eines Chipfreigabesignals zum Aktivieren von internen Schaltungen; und einem Adreßstatusanschluß zum Empfangen eines Adreßstatussignals, das die Gültigkeit einer externen Adresse angibt, bei dem der Arbiter (12) die Zufuhr des Zugriffsbefehls detektiert, wenn wenigstens eines von dem Chipfreigabesignal und dem Adreßstatussignal eingegeben wird.
  10. Halbleiterspeicher nach Anspruch 1, ferner mit: einem Warteanschluß zum Ausgeben eines Wartesignals, das die Ungültigkeit von Datenausgangsanschlüssen angibt, während einer Periode ab dem Empfang des Zugriffsbefehls bis zur Ausgabe von Lesedaten.
  11. Halbleiterspeicher nach Anspruch 6, ferner mit: einem Adreßstatusanschluß zum Empfangen eines Adreßstatussignals, das sie Gültigkeit der externen Adresse angibt.
  12. Halbleiterspeicher nach Anspruch 1, ferner mit: einer Vielzahl von Dateneingangs-/-ausgangsanschlüssen zum Eingeben/Ausgeben von Daten; einer Vielzahl von Datenanschlußgruppen, die jeweils aus einer vorbestimmten Anzahl von Dateneingangs-/-ausgangs anschlüssen der genannten Dateneingangs-/-ausgangsanschlüsse gebildet sind; und einer Vielzahl von Datengültigkeitsanschlüssen zum Empfangen von Datengültigkeitssignalen, die die Gültigkeit von Daten angeben, die jeweilig zu den Datenanschlußgruppen übertragen werden.
  13. Halbleiterspeicher nach Anspruch 12, bei dem die Dateneingangs-/-ausgangsschaltung (32, 34, 36) Ausgabepuffer (34) umfaßt, jeweils zum Verhindern der Ausgabe von Lesedaten, die von dem Speicherzellenarray übertragen werden, während der Ungültigkeit der Datengültigkeitssignale, welche Ausgabepuffer den Datenanschlußgruppen entsprechen.
  14. Halbleiterspeicher nach Anspruch 12, ferner mit: einer Vielzahl von Spaltenschaltern zum Verbinden der Speicherzellen mit der Dateneingangs-/-ausgangsschaltung; einer Vielzahl von Spaltenschaltergruppen, die jeweils aus einer vorbestimmten Anzahl von Spaltenschaltern der genannten Spaltenschalter gebildet sind und den Datenanschlußgruppen entsprechen; und einer Steuerschaltung (26) zum Ausschalten, wenn eines der Datengültigkeitssignale ungültig ist, der Spaltenschalter von einer der Spaltenschaltergruppen entsprechend dem ungültigen Datengültigkeitssignal.
  15. Halbleiterspeicher nach Anspruch 1, ferner mit: einem Burst-Fortschrittsanschluß zum Empfangen eines Burst-Fortschrittssignals zum temporären Unterbrechen der Burst-Zugriffsoperation, um die Ausgabe von Lesedaten beizubehalten.
  16. Halbleiterspeicher nach Anspruch 1, ferner mit: einer Moduseinstellsteuerschaltung (18) zum Empfangen, als Einstellsignal zum Einstellen eines Operationsmodus, eines Signals, das wenigstens einem der externen Eingangsanschlüsse zugeführt wird, nachdem die externen Eingangsanschlüsse Signale mit vorbestimmten logischen Werten viele Male sukzessive empfangen haben.
  17. Halbleiterspeicher nach Anspruch 16, bei dem die Moduseinstellsteuerschaltung (18) ein Modusregister umfaßt, zum Einstellen einer Latenz, die eine Anzahl von Takten ab Empfang des Zugriffsbefehls bis zum Start der Lesedatenausgabe darstellt.
  18. Halbleiterspeicher nach Anspruch 16, bei dem die Moduseinstellsteuerschaltung (18) ein Modusregister umfaßt, zum Einstellen einer Burst-Länge, die eine Anzahl der Male darstellt, wie oft Daten sukzessive eingegeben oder ausgegeben werden.
  19. Halbleiterspeicher nach Anspruch 1, bei dem die erste Burst-Steuerschaltung (46) umfaßt: eine Pegeldetektionsschaltung (46a) zum Detektieren, daß eines der Befehlssignale, das als Zugriffsbefehl zugeführt wird, auf seinen aktiven Pegel wechselt; und eine Ausgangssteuerschaltung zum Starten der Ausgabe der Strobe-Signale nach dem Empfang einer vorbestimmten Anzahl von Takten ab der Detektion der Pegeldetektionsschaltung.
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