DE3882324T2

DE3882324T2 - Dynamischer RAM-Speicher.

Info

Publication number: DE3882324T2
Application number: DE88116484T
Authority: DE
Inventors: Takaaki Furuyama; Meiko Kobayashi; Yukinori Kodama; Hirohiko Mochizuki; Tsuyoshi Ohira
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-10-06
Filing date: 1988-10-05
Publication date: 1994-02-17
Anticipated expiration: 2008-10-06
Also published as: JPH0194592A; KR890007288A; EP0311047A3; DE3882324D1; US4989182A; EP0311047B1; KR920001329B1; EP0311047A2

Description

Die vorliegende Erfindung bezieht sich allgemein auf einen dynamischen RAM-Speicher und insbesondere auf einen dynamischen RAM-Speicher eines Typs mit Adressenmultiplexbetrieb. Spezieller bezieht sich die vorliegende Erfindung auf einen dynamischen RAM-Speicher, in welchem ein Reihenadreßsignal aus einem gespeicherten Zustand als Reaktion auf einen tatsächlichen Wechsel beim Potential einer Wortleitung freigegeben wird.
Im allgemeinen ist ein dynamischer RAM-Speicher (nachfolgend einfach als DRAM bezeichnet) geeignet, um eine erhöhte Integrationsdichte zu erhalten, da er mit einer verringerten Anzahl von Elementen als ein statischer RAM-Speicher (nachfolgend einfach als SRAM bezeichnet) aufgebaut werden kann. Daher sind die Kosten für die Herstellung eines DRAM preiswerter als für die Herstellung eins SRAM. Aus den oben genannten Gründen werden DRAMs in großem Umfang als Hauptspeicher und verschiedenartige Speichereinrichtungen benutzt.
Ein DRAM-Typ mit Adressenmultiplexbetrieb verfügt über einen Adressiervorgang, wie vorher beschrieben. Zu Beginn des Adressiervorgangs wird ein Reihenadreßstrobeimpuls auf einen niedrigen Pegel (zum Beispiel Massepotential) geschaltet. Dann wird ein externes Adreßsignal als Reaktion auf einen Anstieg des Pegels eines Latchfreigabesignals gespeichert. Danach wird das gespeicherte externe Adreßsignal zur Erzeugung einer Reihenadresse mittels eines Reihenadreßdecoders decodiert, und dann wird eine der Wortleitungen einer Speicherzellenmatrix ausgewählt. Andererseits wird das externe Adreßsignal als Reaktion auf einen Anstieg eines anderen Latchfreigabesignals gespeichert, nachdem die Reihenadresse gespeichert worden ist. Zu dieser Zeit wird ein Spaltenadreßstrobesignal auf dem niedrigen Pegel gehalten. Dann wird das gespeicherte externe Adreßsignal zur Erzeugung einer Spaltenadresse decodiert, und eine der Bitleitungen wird ausgewählt. Auf diese Weise kann eine Speicherzelle ausgewählt werden, die an einer Kreuzung der gekennzeichneten Wortleitung und Bitleitung positioniert ist. Auf diese Weise kann ein Datenelement in die gekennzeichnete Speicherzelle eingeschrieben oder daraus ausgelesen werden. Nach diesem wird das Reihenadreßstrobesignal auf einen hohen Pegel (zum Beispiel eine positive Versorgungsspannung VDD) geschaltet, und dann wird die ausgewählte Wortleitung entladen. Während des Entladens der ausgewählten Wortleitung wird die Reihenadresse gespeichert gehalten. Danach wird die Reihenadresse aus dem gespeicherten Zustand freigegeben. Schließlich werden die Wortleitungen für die nächste Lese- oder Schreiboperation auf den VDD-Pegel aufgeladen.
Es ist festzuhalten, daß die Reihenadresse während der Zeit, in der die ausgewählte Wortleitung entladen wird, gespeichert gehalten werden muß. Dies muß sein, da die ausgewählte Wortleitung über den Adressendecoder entladen wird. Wenn die Reihenadresse aus dem gespeicherten Zustand freigegeben wird, bevor die ausgewählte Wortleitung nicht vollständig entladen ist, kann es zu einer fehlerhaften Operation kommen.
Da die Reihenadresse der Speicherzellenmatrix zugeführt wird und danach dieser, wie oben beschrieben, die Spaltenadresse zugeführt wird, ist es unnötig, gleichzeitig die Reihenadresse und die Spaltenadresse in die Speicherzellenmatrix einzugeben. Aus diesem Grund ist es möglich, eine Adreßleitung und einen Adressenanschlußstift gemeinsam für die Reihen- und Spaltenadressen zu benutzen. Dieses macht es möglich, eine reduzierte Baugruppengröße und eine reduzierte Anzahl von Signalleitungen zu erreichen, die um die DRAM-Vorrichtung ausgebildet sind, so daß die Anordnungsdichte der Vorrichtungen auf einer gedruckten Schaltungsplatte gesteigert werden kann.
Jedoch hat der oben beschriebene konventionelle DRAM die folgenden Nachteile. Die Reihenadresse wird aus dem gespeicherten Zustand freigegeben, wenn eine konstante Zeit nach dem Anstieg des Reihenadreßstrobsignals abläuft. Diese Freigabeoperation wird ohne Rücksicht auf den tatsächlichen Wechsel des Potentials der ausgewählten Wortlinie durchgeführt. Daher muß die oben genannte konstante Zeit ausgewählt werden durch in Erwägung ziehen eines betrieblichen Spielraums und der Verteilung von charakteristischen Merkmalen über DRAM- Vorrichtungen aufgrund des Herstellungsprozesses. Das heißt, die konstante Zeit muß so ausgewählt werden, daß sie gleich oder größer als eine Zeit ist, die die Summe einer Zeit beträgt, in der die ausgewählte Wortleitung voraussichtlich gleich dem Nullpotential wird und einem zeitlichen Spielraum. Aus diesem Grund ist ein Zyklus der Schreib- oder Leseoperation um den zeitlichen Spielraum auszudehnen. Dies bewirkt eine verringerte Informationsmenge, die in einer Zeiteinheit bearbeitet werden kann.
Andererseits können die externen Adressen aus dem gespeicherten Zustand freigegeben werden, bevor die ausgewählte Wortleitung vollständig auf Nullpotential absinkt, wenn die konstante Zeit für die Freigabe aus dem Reihenadreßspeicher so verkürzt wird, daß man einen verringerten Zeitspielraum erhält. Dies bewirkt eine fehlerhafte Operation.
Folglich ist es eine Hauptaufgabe der vorliegenden Erfindung, einen dynamischen RAM-Speicher zu schaffen, bei welchem die oben angeführten Nachteile beseitigt sind.
Eine speziellere Aufgabe der vorliegenden Erfindung ist es, einen dynamischen RAM-Speicher vorzusehen, in welchem die Reihenadresse aus einem gespeicherten Zustand, abhängig von einem Potentialwechsel einer Wortleitung, freigegeben wird, so daß die Reihenadresse aus dem gespeicherten Zustand gerade dann freigegeben werden kann, nachdem die ausgewählte Wortleitung auf ein vorbestimmtes niedriges Potential absinkt (zum Beispiel Nullpotential), ohne eine fehlerhafte Operation zu verursachen. Dies hat eine vergrößerte Menge an Informationen zur Folge, die in einer Zeiteinheit bearbeitet werden können. Der Potentialwechsel der Wortleitung wird durch Überwachung einer Potentialänderung einer Dummy-Wortleitung, welche eine Charakteristik aufweist, welche jener einer tatsächlichen Wortleitung identisch ist, festgestellt.
Die oben genannten Aufgaben der vorliegenden Erfindung werden mittels eines dynamischen RAM-Speichers erreicht, der die folgenden Elemente aufweist. Eine Speicherzellenmatrix besitzt eine Vielzahl von Speicherzellen, die an Kreuzungen von Wortleitungen und Bitleitungen angeordnet sind. Eine Reihenadreßspeicherschaltung speichert ein externes Adreßsignal, wenn ein Latchfreigabesignal auf einen ersten Pegel geschaltet wird, und erzeugt ein erstes internes Adreßsignal. Ein Adreßspeicher wird zurückgesetzt, wenn das Latchfreigabesignal auf einen zweiten Pegel geschaltet wird. Eine Spaltenadreßspeicherschaltung speichert das externe Adreßsignal nach der Speicherung durch die Reihenadreßspeicherschaltung und erzeugt ein zweites internes Adreßsignal. Ein Reihenadreßdecoder decodiert die erste interne Adresse, um eine der Wortleitungen auszuwählen, und steuert ein Potential der ausgewählten Wortleitung derart, daß die ausgewählte Wortleitung auf einen vorgegebenen hohen Pegel aufgeladen wird und danach auf einen vorgegebenen niedrigen Pegel entladen wird. Ein Spaltenadreßdecoder decodiert das zweite interne Adreßsignal, um eine der Bitleitungen auszuwählen. Eine Dummy-Wortleitungsschaltung enthält eine Dummy-Wortleitung mit einer elektrischen Charakteristik, die jener der Wortleitungen entspricht. Die Dummy-Wortleitung wird für jeden einzelnen Zyklus einer Lese- oder Schreiboperation aufgeladen und dann entladen. Ein Zeitsteuerungsgenerator erzeugt das Latchfreigabesignal, welches auf einen zweiten Pegel geschaltet wird, wenn das Potential der Dummy-Wortleitung auf einen vorgegebenen niedrigen Pegel verringert worden ist, verursacht durch die Entladeoperation für die Dummy-Wortleitung. Daher wird die durch die Reihenadreßspeicherschaltung gespeicherte Adresse zurückgesetzt.
Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlich werden, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird.
Fig. 1 ist ein Blockschaltbild eines Teils der herkömmlichen DRAM;
Fig. 2 ist eine Darstellung, die eine Arbeitsfolge der DRAM zeigt;
Fig. 3 ist ein Zeitdiagramm von Signalen in der DRAM, nachdem ein Reihenadreßstrobesignal RAS inaktiv wird;
Fig. 4 ist ein Blockschaltbild zur Erklärung des Prinzips der vorliegenden Erfindung;
Fig. 5 ist ein Blockschaltbild eines DRAM, der mit einer bevorzugten Ausführungsform der vorliegenden Erfindung ausgestattet ist;
Fig. 6 ist ein Schaltbild eines Teils der in Fig. 5 gezeigten Zeitsteuerungsschaltung 22;
Fig. 7 ist ein Schaltbild eines Teils der in Fig. 5 gezeigten Reihenadreßspeicherschaltung;
Fig. 8 ist ein Schaltbild eines Teils des in Fig. 5 gezeigten Reihenadreßdecoders 25;
Fig. 9 ist ein Schaltbild einer in Fig. 5 gezeigten Dummy- Schaltung 30;
Fig. 10 ist ein Zeitdiagramm von Signalen in dem DRAM von Fig. 5; und
Fig. 11 ist ein Schaltbild, welches an Stelle eines in Fig. 9 gezeigten Dummy-Wortleitungsstück 40 verwendet werden kann.
Um das Verständnis der vorliegenden Erfindung zu erleichtern, erfolgt eine Beschreibung einer konventionellen DRAM mit Bezug auf die Fig. 1 bis 3.
Fig. 1 zeigt einen Teil der konventionellen DRAM. Einer DRAM 1 werden von einer Zentraleinheit (nicht gezeigt: nachfolgend einfach als CPU bezeichnet) ein Adreßsignal, bestehend aus einer Vielzahl von Bits (A&sub0; - A&sub6; in dem dargestellten Beispiel), und ein Reihenadreßstrobesignal RAS, welches ein niedrig-aktives Signal ist, zugeführt. Das Reihenadreßstrobesignal RAS wird bezüglich des Pegels verändert, wie in den Fig. 2 und 3 gezeigt. Das Reihenadreßstrobesignal RAS wird einer Zeitsteuerungsschaltung 2 der DRAM 1 zugeführt. Die Zeitsteuerungsschaltung 2 setzt ein Latchfreigabesignal LE auf einen Potentialpegel, der gleich der positiven Versorgungsspannung VDD ist, wenn eine vorgegebene konstante Zeit nach einem Abfall des Reihenadreßstrobesignals RAS verstreicht. Das Latchfreigabesignal LE wird an eine Reihenadreßspeicherschaltung 3 angelegt, welche das Adreßsignal, das in diese, gerade bevor das Latchfreigabesignal LE auf die Versorgungsspannung VDD gesetzt worden ist, eingegeben worden ist, als eine Reihenadresse speichert. Diese Operation wird durch einen Operationsblock SEI von Fig. 2 dargestellt. Dann erzeugt die Adreßspeicherschaltung 3 aus der gespeicherten Reihenadresse eine interne Adresse IA. Ein Reihenadreßdecoder wählt eine durch die interne Adresse IA bestimmte Wortleitung einer Speicherzellenmatrix 5 aus. Dann versorgt der Reihenadreßdecoder 4 die ausgewählte Wortleitung mit einem Wortleitungssignal WL, das auf einem Pegel, der gleich oder höher als die Versorgungsspannung VDD ist, gehalten wird (ein Block SE2 von Fig. 2). Mit anderen Worten, der Reihenadreßdecoder 4 vergrößert das Potential der ausgewählten Wortleitung auf die Spannung VDD oder darüber.
Andererseits werden eine Vielzahl von FET-Gates mit jeder der Wortleitungen verbunden. Die FET-Gates werden als Reaktion auf den Anstieg beim Potential der ausgewählten Wortleitung eingeschaltet, so daß die Speicherzellen (nicht gezeigt), die sich aus den FET-Gates und Speicherelementen, die mit der ausgewählten Wortleitung verbunden sind, zusammensetzen, mit den Bitleitungen (nicht gezeigt) der Speicherzellenmatrix 5 verbunden werden. Auf diese Weise werden die ausgewählten Speicherzellen mit einem Leseverstärker 6 verbunden, welcher eine Leseverstärkerschaltung aufweist, die für jede der Bitleitungen vorgesehen ist. Dann, wenn eine der Leseverstärkerschaltungen durch eine aus dem externen Adreßsignal erzeugte Spaltenadresse ausgewählt ist, wird es möglich, ein Datenelement in die Speicherzelle einzuschreiben oder auszulesen, die an der Kreuzung der mit der ausgewählten Leseverstärkerschaltung verbundenen Bitleitung und der ausgewählten Wortleitung angeordnet ist (ein Block SE3 von Fig. 2). Dann wird das Reihenadreßstrobesignal RAS auf einen hohen Pegel geschaltet. Der Anstieg des Reihenadreßstrobesignal RAS ist in den Fig. 2 und 3 gezeigt.
Als Reaktion auf den Anstieg des Reihenadreßsignals RAS wird der DRAM von einem aktiven in einen inaktiven Zustand geschaltet. In dem aktiven Zustand ist, wie oben beschrieben, der Datenschreib- oder Leseoperation freigegeben. Im inaktiven Zustand sind verschiedene Rücksetzoperationen oder Initialisierungen freigegeben. Dann wird, wie in Fig. 3 gezeigt ist, wenn eine konstante Zeit t&sub1; nach dem Anstieg des Reihenadreßstrobesignals RAS verstreicht, das Potential der Wortleitung oder das Wortleitungssignal WL auf Nullpotential verringert (ein Block SE4 von Fig. 3). Danach wird, wenn nach dem Anstieg des Reihenadreßstrobesignal RAS eine vorgegebene Zeit t&sub2; verstreicht, das Latchfreigabesignal LE auf Nullpotential verringert. Als Reaktion auf den Abfall des Latchfreigabesignals LE wird das Reihenadreßsignal aus einem gespeicherten Zustand freigegeben, und dadurch wird die interne Adresse IA auf Nullpotential geschaltet, so daß verschiedene Rücksetzoperationen, einschließlich einer Operation zum Vorladen der Wortleitungen für die nächste Operation, möglich werden. Wie vorhergehend beschrieben, muß das Adreßsignal bis zu dem Zeitpunkt gespeichert gehalten werden, an dem die ausgewählte Wortleitung vollständig entladen ist, da die ausgewählte Wortleitung über den Reihenadreßdecoder 4 entladen wird.
Der obenerwähnte konventionelle DRAM besitzt die unten beschriebenen Nachteile. Die Reihenadresse wird aus dem gespeicherten Zustand freigegeben, wenn die konstante Zeit t&sub2; nach dem Anstieg des Reihenadreßstrobesignals abläuft. Diese Freigabeoperation wird ohne Rücksicht auf die tatsächliche Änderung beim Potential der Wortleitung durchgeführt. Daher muß die konstante Zeit t&sub2; bestimmt werden durch in Erwägung ziehen eines betrieblichen Spielraums und der Verteilung der charakteristischen Merkmale über DRAM-Einrichtungen aufgrund des Herstellungsverfahrens. Das heißt, die konstante Zeit t&sub2; muß so bestimmt werden, daß sie gleich oder größer ist als eine Zeit ist, die sich als die Summe einer Zeit tx ergibt, in der das Potential der ausgewählten Wortleitung erwartungsgemäß Nullpotential wird, und einem zeitlichen Spielraum tα. Aus diesem Grund wird die Vorladezeit zwischen dem Anstieg des Reihenadreßstrobesignal RAS und dessen Abfall für die nächste Lese- oder Schreiboperation um den zeitlichen Spielraum tα verlängert. Als ein Ergebnis wird notwendigerweise die Zeit tRC eines Zyklus der Schreib- oder Leseoperation verlängert. Dies bewirkt einen verringerte Menge an Information, die in einer Zeiteinheit behandelt werden.
Andererseits kann, wenn die konstante Zeit t&sub2; verkürzt wird, um einen verringerten zeitlichen Spielraum tα zu erhalten, die Adresse irrtümlich aus dem gespeicherten Zustand freigegeben werden, bevor die ausgewählte Wortleitung vollständig gleich dem Nullpotential wird. Dies bewirkt eine fehlerhafte Operation.
Die vorliegende Erfindung ist darauf abgestellt, die oben erwähnten Nachteile der konventionellen DRAM zu überwinden.
Mit Bezug auf Fig. 4 erfolgt eine Beschreibung des Prinzips der vorliegenden Erfindung.
Bezugnehmend auf Fig. 4 hält eine Adressenhalteschaltung 200 während einer vorgegebenen Zeit ein externes Adreßsignal, welches von einer externen Schaltung, wie zum Beispiel einer CPU zugeführt worden ist, und welches eine der Wortleitungen 100 anzeigt, die auszuwählen ist. Eine Wortleitungsauswahlschaltung 300 wählt die angezeigte Wortleitung 100 aus und vergrößert deren Potential auf ein vorgegebenes hohes Potential (VDD). Nach dem Ende der Lese- oder Schreiboperation verringert die Wortleitungsauswahlschaltung 300 das Potential der ausgewählten Wortleitung auf ein vorgegebenes niedriges Potential (Masse). Eine Signalerzeugungsschaltung 400 erzeugt ein Befehlssignal (setzt ein Latchfreigabesignal LE1 auf den niedrigen Pegel, wie später beschrieben wird), welches über das Ende des Reihenadreßspeichers informiert, wenn die ausgewählte Wortleitung gleich dem vorgegebenen niedrigen Potential wird. Wie später beschrieben wird, kann ein Potentialwechsel der ausgewählten Wortleitung durch Erfassen eines Potentialwechsels einer Dummy-Wortleitung festgestellt werden, welche eine elektrische Charakteristik aufweist, die beinahe die gleiche wie die der tatsächlichen Wortleitungen ist. Die Dummy-Wortleitung wird aufgeladen und dann für jeden Operationszyklus entladen.
Entsprechend der vorliegenden Erfindung wird die Adresse als Reaktion auf einen Wechsel im Potential der Wortleitung aus dem gespeicherten Zustand freigegeben. Daher kann die Operation des DRAM schnell und korrekt zu Rücksetzoperationen verschoben werden. Daher können die Vorladungszeit tRP und die Zykluszeit tRC verkürzt werden. Als ein Ergebnis kann die Menge der Daten, die pro Zeiteinheit in die Speicherzellen eingeschrieben oder ausgelesen werden, vergrößert werden.
Unter Bezugnahme auf die Fig. 5 bis 10 wird eine Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung gegeben. Die dargestellte Ausführungsform ist ein 16- kbit-DRAM, der durch die vorliegende Erfindung zur Verfügung gestellt wird.
Bezugnehmend auf Fig. 5 umfaßt ein DRAM 20 die folgenden Schaltungen. Eine Steuerschaltung 21 steuert einen Operationszyklus für die Schreib- oder Leseoperation durch Steuern der in Fig. 5 dargestellten Schaltungen. Eine Zeitsteuerungsschaltung 22 erzeugt verschiedene Taktsignale, welche Taktsignale Φ&sub1;, Φ&sub2; und Φ&sub3;, die zum Herstellen des Operationszyklus notwendig sind, und Latchfreigabesignale LE1 und LE2 enthalten. Wenn das Latchfreigabesignal LE1 auf den hohen Pegel geschaltet wird, speichert eine Reihenadreßspeicherschaltung 23 ein externes Adreßsignal, das aus den Adreßbits A0 - An besteht. Danach, wenn das Latchfreigabesignal auf den niedrigen Pegel geschaltet wird, beendet die Reihenadreßspeicherschaltung 23 die Speicherung des externen Adreßsignals. Eine Spaltenadreßspeicherschaltung 24 speichert die externen Adreßbits A0 - An, wenn das Latchfreigabesignal LE2 auf den hohen Pegel geschaltet wird. Danach, wenn das Latchfreigabesignal LE2 auf den niedrigen Pegel geschaltet wird, beendet die Spaltenadreßspeicherschaltung 24 die Speicherung der externen Adreßbits A0
- An. Die Reihenadreßspeicherschaltung 23 erzeugt interne Adreßsignale IA0 - IAn und - auf der Grundlage des gespeicherten externen Adreßsignals oder eines Reihenadreßsignals. In Fig. 5 sind der Einfachheit halber nur die internen Adreßsignale IA0 - IAn gezeigt. Die Spaltenadreßspeicherschaltung 24 erzeugt interne Adreßsignale IA0' - IAn' und - auf der Grundlage des gespeicherten externen Adreßsignals oder eines Spaltenadreßsignals. In Fig. 5 sind der Einfachheit halber nur die internen Adreßsignale IA0' - IAn' gezeigt. Ein Reihenadreßdecoder 25 wählt in Übereinstimmung mit den internen Adreßsignalen IA0 - IAn und - eine der Wortleitungen aus und lädt die ausgewählte Wortleitung auf eine positive Versorgungsspannung VDD auf. Ein Spaltenadreßdecoder 26 wählt in Übereinstimmung mit den internen Adreßsignalen IA0' - IAn' und - eine der Bitleitungen aus. Ein Leseverstärker 27 vergleicht das Potential der ausgewählten Bitleitung mit einem vorgegebenen Referenzpotential und liest zum Beispiel ein in der gekennzeichneten Speicherzelle gespeichertes Datenelement innerhalb der Leseoperation aus. Eine Eingabe/Ausgabeschaltung (nachfolgend einfach als E/A-Schaltung bezeichnet) gibt das von dem Leseverstärker 27 zugeführte Datenelement als ein Ausgabedatenelement Daus an eine externe Schaltung aus, und führt dem Leseverstärker 27 ein Eingabedatenelement Dein zu, das von der externen Schaltung geliefert wird. Eine Speicherzellenmatrix 29 enthält eine Vielzahl von Speicherzellen MC, welche an Schnittpunkten von Wortleitungen und und Bitleitungen angeordnet sind. Eine Dummy-Schaltung 30, welche eines der wesentlichen Merkmale der vorliegenden Erfindung ist, enthält einen Dummy-Wortleitungsteil, welcher eine elektrische Charakteristik aufweist, die beinahe identisch mit jener der tatsächlichen Wortleitungen ist. Die Dummy- Schaltung 30 erzeugt ein Potentialsignal WLL, welches das Potential des Dummy-Wortleitungsteils anzeigt. Das Potential des Dummy-Wortleitungsteils entspricht einem tatsächlichen Wechsel des Potentials der Wortleitungen.
Die Speicherzellenmatrix 29 enthält eine Vielzahl von Wortleitungen, welch sich in die Reihen-Richtung erstrecken, eine Vielzahl von Bitleitungen, die sich in die Spalten-Richtung erstrecken, eine Vielzahl von Speicherzellen, die aus Schaltelementen und Speicherelementen zusammengesetzt sind. Wenn eine Wortleitung auf das hohe Potential geschaltet wird (zum Beispiel die Versorgungsspannung VDD), werden die mit dieser verbundenen Schaltelemente durchgeschaltet. Auf diese Weise werden die mit der ausgewählten Wortleitung verbundenen Speicherzellen mit den Bitleitungen verbunden. Alternativ werden die Schaltelemente gesperrt, wenn die ausgewählte Wortleitung auf den niedrigen Pegel (zum Beispiel den Massepegel) geschaltet wird.
Der DRAM 20 wird gespeist mit dem hochaktiven Adreßsignal, welches aus Adressenbits A0 - An besteht, und einer Vielzahl von Zeitsteuerungssignalen, wie zum Beispiel einem Reihenadreßstrobesignal RAS, einem Spaltenadreßstrobesignal CAS und einem Schreibfreigabesignal WE. Die Signale RAS, CAS und WE sind niedrig-aktive Signale. Ferner können die Eingabe- und Ausgabedaten Dein und Daus in serieller Form zwischen der DRAM 20 und der externen Schaltung übertragen werden.
Fig. 6 zeigt eine Schaltungskonfiguration eines Teils der Zeitsteuerungsschaltung 22. Der dargestellte Schaltungsteil erzeugt das Latchfreigabesignal LE1. Bezugnehmend auf Fig. 6 verzögert eine Verzögerungsschaltung 31 der Zeitsteuerungsschaltung 22 das Reihenadreßstrobesignal RAS um eine vorgegebene Zeit und erzeugt ein verzögertes Reihenadreßstrobesignal DRAS. Ein Inverter 32 invertiert das von der Dummy-Schaltung 30 zugeführte Potentialsignal WLL. Eine NAND-Schaltung 33 invertiert das DRAS-Signal von der Verzögerungsschaltung 31 und erzeugt ein invertiertes DRAS-Signal, wenn ein Ausgangssignal des Inverters 32 auf dem hohen Pegel gehalten wird.
Ein Ausgangssignal der NAND-Schaltung 33 wird als das Latchfreigabesignal LEI der Reihenadreßspeicherschaltung 23 zugeführt. Die Reihenadreßspeicherschaltung 23 speichert die externen Adreßbits A0 - An während einer Zeit, in der das Latchfreigabesignal LE1 auf dem hohen Pegel gehalten wird. Das heißt, das Latchfreigabesignal LE1 wird in dem Zustand auf den hohen Pegel durch Anlegen des DRAS-Signals mit dem niedrigen Pegel an die NAND-Schaltung 33 gesetzt, wenn das von der Dummy- Schaltung 30 abgeleitete Potentialsignal WLL auf dem niedrigen Pegel gehalten wird. Das Latchfreigabesignal LE1 wird weiterhin, unabhängig von dem DRAS-Signal, während einer Zeit hoch gehalten, in der das Potentialsignal WLL auf dem hohen Pegel gehalten wird. Danach wird, wenn das u-Signal auf den hohen Pegel geschaltet wird, und wenn das Potentialsignal WLL auf den niedrigen Pegel geschaltet wird, das Latchfreigabesignal LE1 auf den niedrigen Pegel zurückgesetzt. Auf diese Weise wird das Latchfreigabesignal LE1 durch das DRAS-Signal auf den hohen Pegel gesetzt und wird durch das von der Dumnmy-Schaltung abgeleitete Potentialsignal WLL auf den niedrigen Pegel gesetzt.
Fig. 7 zeigt eine Schaltungskonfiguration eines Teils der Reihenadreßspeicherschaltung 23. Die dargestellte Schaltung gilt bezüglich des Adreßbits A1, und die Reihenadreßspeicherschaltung 23 besitzt den gleichen Schaltungsteil für jeden der anderen Adreßbits A0, A2 - An. Bezugnehmend auf Fig. 7 bezeichnen T1 bis T5 und T5' p-Kanal-MOS-Transistoren, und T6 bis T11 und T11' bezeichnen n-Kanal-MOS-Transistoren. Ein Gateanschluß des MOS-Transistors T2 ist mit einem Drainanschluß des MOS- Transistors T3 verbunden, und ein Gateanschluß des MOS- Transistors T3 ist mit einem Drainanschluß des Transistors T2 verbunden. Ein Gateanschluß des MOS-Transistors T6 ist mit einem Drainanschluß des MOS-Transistors T7 verbunden, und ein Gateanschluß des MOS-Transistors T7 ist mit einem Drainanschluß des Transistors T6 verbunden. Die Kombination der MOS- Transistoren T2, T3, T6 und T7 bildet einen Flip-Flop. Der MOS- Transistor T1 liegt zwischen dem Drainanschluß des MOS- Transistors T6 und der positiven Versorgungsspannung VDD. Der MOS-Transistor T4 liegt zwischen dem Drainanschluß des MOS- Transistors T7 und der positiven Versorgungsspannung VDD. Die gegenseitig verbundenen Sourceanschlüsse der MOS-Transistoren T6 und T7 sind mit einem Drainanschluß des MOS-Transistors T8 verbunden. Ein Sourceanschluß des MOS-Transistors T8 ist mit Masse verbunden. Dem Drainanschluß des MOS-Transistors T6 und dem Gateanschluß des MOS-Transistors T7 werden das Adreßsignal A1 über den MOS-Transistor T9 zugeführt, welcher abhängig vom Pegel des von der Zeitsteuerungsschaltung 22 abgeleiteten Pegel des Taktsignals Φ&sub3; durchgeschaltet oder gesperrt wird. Der Drainanschluß des MOS-Transistors T7 und der Gateanschluß des MOS-Transistors T6 werden mit einem invertierten Adreßsignal A1 über einen Inverter 34 und den MOS-Transistor T10 beaufschlagt, welcher abhängig von dem Pegel des Taktsignals Φ&sub3; durchgeschaltet oder gesperrt wird. Die Gateanschlüsse der MOS- Transistoren T1, T4 und, T8 werden mit dem Latchfreigabesignal LE1 gespeist. Die MOS-Transistoren T1 und T4 werden durchgeschaltet, wenn das Latchfreigabesignal LE1 auf den niedrigen Pegel geschaltet wird. Dadurch wird es der Versorgungsspannung ermöglicht, den Drainanschlüssen der MOS-Transistoren T2, T3, T6 und T7 zugeführt zu werden, und dann wird das aus den MOS- Transistoren T2, T3, T6 und T7 bestehende Flip-Flop zurückgesetzt. Andererseits wird der MOS-Transistor T8 durchgeschaltet, wenn das Latchfreigabesignal LE1 auf den hohen Pegel geschaltet wird, so daß das Flip-Flop aktiviert werden kann.
Das dem Flip-Flop über die MOS-Transistoren T9 und T10 zugeführte Adreßsignal AI schaltet, abhängig vom Pegel des Adreßsignals AI, die NOS-Transistoren durch oder sperrt sie. Zum Beispiel wird, wenn das Adreßsignal AI mit dem hohen Pegel dem Flip-Flop zugeführt wird, der MOS-Transistor T7 durchgeschaltet und der MOS-Transistor T6 gesperrt, so daß das Potential an dem Drainanschluß des MOS-Transistors auf dem niedrigen Pegel gespeichert wird. Dann wird das Potential des Drainanschlusses des MOS-Transistors T7 als das interne Adreßsignal IA1 an den Reihenadreßdecoder 25 über einen Inverter, bestehend aus den MOS-Transistoren T5 und T11, ausgegeben. Auf diese Weise wird das aus den Bits IA0 - IAn bestehende interne Adreßsignal durch die Reihenadreßspeicherschaltung 23 zur Verfügung gestellt. Die Potentialpegel der internen Adreßbits IA0 - IAn hängen von den Potentialpegel der externen Adreßbits A0 - An ab. Ahnlich ist ein Inverter, bestehend aus dem p-Kanal-MOS-Transistor T5¹ und dem n-Kanal-MOS-Transistor T11', mit dem Drainanschluß des MOS- Transitors T6 verbunden. Dieser Inverter erzeugt die invertierten internen Adreßbits IA0 - IAn. Die internen Adressen IA0 - IAn und - werden dem Reihenadreßdecoder 25 zugeführt.
Fig. 8 zeigt eine Schaltung eines Teils des Reihenadreßdecoders 25. Die dargestellte Schaltung gilt bezüglich einer Wortleitung, welche durch die internen Adreßbits IA1 und IA2 ausgewählt wird. Die gleiche Schaltung ist für jede der anderen Wortleitungen vorgesehen. Bezugnehmend auf Fig. 8 enthält der Reihenadreßdecoder 25 einen Decoder 35 vom NAND-Typ und einen Treiber 36. Der Decoder 35 vom NAND-Typ ist aufgebaut aus p- Kanal-MOS-Transistoren T12 und T13, n-Kanal-MOS-Transistoren T14 und T15, die in Reihe miteinander verbunden sind, und einem Paar von einem p-Kanal-MOS-Transistor T16 und einem n-Kanal- NDS-Transistor 17, welche einen CMOS-Inverter bilden. Der MOS- Transistor T12 wird während einer Zeit durchgeschaltet gehalten, in der das Taktsignal Φ&sub1; auf dem niedrigen Pegel gehalten wird, und dabei lädt sich ein Netzknoten N1 auf die Versorgungsspannung VDD auf. Wenn die internen Adreßbits IA1 und IA2 auf den hohen Pegel wechseln und dabei der Decoder 35 vom NAND-Typ ausgewählt wird, werden die MOS-Transistoren T14 und T15 durchgeschaltet, und der Netzknoten N1 wird mit Masse verbunden. Dadurch wird der MOS-Transistor T16 durchgeschaltet, so daß ein Netzknoten N2 auf die Spannung VDD aufgeladen wird.
Der Treiber 36 enthält n-Kanal-MOS-Transistoren T18, T20, T21 und T22 und einen p-Kanal-MOS-Transistor T19. Wenn der Netzknoten N2 aufgeladen wird, überträgt der Transistor T18 eine Ladung am Netzknoten N2 zu einem Netzknoten N3. Die MOS- Transistoren T19 und T20 bilden einen CMOS-Inverter, welcher ein Signal mit der Polarität ausgibt, die entgegengesetzt der Polarität am Netzknoten N2 ist. Der MOS-Transistor T21 wird aufgrund des Aufladungspotentials am Netzknoten N3 durchgeschaltet, und dann wird das Potential des Taktsignals Φ&sub2; als Wortleitungssignal einer mit diesem verbundenen Wortleitung zugeführt. Der MOS-Transistor T22 wird aufgrund eines Ausgangssignals des CMOS-Inverters durchgeschaltet, wenn der Netzknoten N2 mit Masse verbunden wird, und dadurch die Wortleitung mit Masse verbindet. Wie im Detail später beschrieben wird, wird die Wortleitung über den MOS-Transistor T21 entladen. Zu diesem Zweck müssen die internen Adreßbits IA1 und IA2 durch die Reihenadreßspeicherschaltung 23 während der Entladeoperation für die Wortleitung WL gespeichert gehalten werden. Ähnlich werden die anderen internen Adreßbits während der Entladeoperation gespeichert gehalten. Wenn die Reihenadreßspeicherschaltung zurückgesetzt wird, werden sowohl die internen Adressen IA1 als auch IA2 auf den niedrigen Pegel geschaltet. Ähnlich werden die anderen internen Adreßbits während der Entladeoperation gespeichert gehalten und dann zurückgesetzt. Auf diese Weise kann eine Wortleitung durch willkürliche Kombinationen der internen Adreßbits 1A0 - IAn und - gekennzeichnet werden, und wird entladen.
Fig. 9 zeigt eine Schaltungskonfiguration der Dummy-Schaltung 30. Die Dummy-Schaltung 30 ist aufgebaut aus einem Dummy- Decoderteil 38, einem Dummy-Treiberteil 39, einem Dummy-Wortleitungsteil 40 und einem Wellenumformungsteil 41. Der Dummy- Decoderteil 38 enthält einen CMOS-Inverter 42, bestehend aus den MOS-Transistoren T23 und T24, und einen CMOS-Inverter 43, bestehend aus den MOS-Transistoren T25 und T26. Der Dummy- Decoderteil 38 lädt einen Netzknoten N4 auf die Versorgungsspannung VDD auf, wenn das Taktsignal Φ&sub1; auf den hohem Pegel geschaltet wird. Das Dummy-Treiberteil 39 enthält n-Kanal-MOS- Transistoren T27, T28 und T29. Der MOS-Transistor T27 überträgt eine Ladung an dem aufgeladenen Netzknoten N4 zu einem Netzknoten N5. Dadurch wird der Transistor T28 durchgeschaltet und beliefert das Dummy-Wortleitungsteil 40 mit dem Potential des Taktsignals Φ&sub2;. Der MOS-Transitor wird während einer Zeit eingeschaltet gehalten, in der das Taktsignal Φ&sub1; auf dem hohen Pegel aufrechterhalten wird und dadurch das Dummy-Treiberteil 39 mit Masse verbindet. Das Dummy-Wortleitungsteil 40 enthält einen Widerstand R, der als eine strukturierte polykristalline Siliziumleitung mit einer vorgegebenen Länge ausgebildet ist, und einen Kondensator C mit einer Streukapazität, die quer zum Kanal eines MOS-Transistors T30 ausgebildet ist. Das Dummy- Wortleitungsteil 40 besitzt einen Widerstandswert und eine Kapazität, die eine elektrische Charakteristik (eine RC-Filter- Charakteristik) entfalten, die identisch jener der tatsächlich in der Speicherzellenmatrix 29 ausgebildeten Wortleitungen ist. Das Wellenumformungsteil 41 enthält einen CMOS-Inverter, bestehend aus den MOS-Transistoren T31 und T32, und einem CMOS- Inverter, bestehend aus den MOS-Transistoren T33 und T34. Das Wellenumformungsteil 41 formt die Wellenform des von dem Dummy- Wortleitungsteil 40 abgeleiteten Signals um. Das umgeformte, von dem Inverter abgeleitete Signal wird als das Potentialsignal WLL an die Zeitsteuerungsschaltung ausgegeben. Es ist festzuhalten, daß, da der Widerstand R und der Kondensator C des Dummy-Wortleitungsteils 40 die elektrische Charakteristik zur Verfügung stellen, welche jener der tatsächlichen Wortleitungen entspricht, der Wechsel beim Potential der tatsächlichen Wortleitung durch die Kenntnis des Potentialwechsels der CR-Dummy-Leitung bestimmt werden kann.
Es wird eine Beschreibung eines Arbeitsvorgangs des DRAM mit Bezugnahme auf Fig. 10 beschrieben. In Fig. 10 bezeichnet eine horizontale Achse die Zeit und eine vertikale Achse bezeichnet ein Potential.
Bei der vorliegenden Ausführungsform können verschiedene Operationsarten mittels des Reihenadreßstrobesignals RAS, des Spaltenadreßstrobesignals CAS und des Schreibfreigabesignals WE erhalten werden, als wie in dem Fall des konventionellen DRAM. Die Operationsarten umfassen einen Lesemodus, einen Schreibmodus, einen Lesemodifizierten Schreibmodus und einen Seitenmodus. In der folgenden Beschreibung wird der Lesemodus anhand eines Beispiels erklärt.
Der Lesemodus ist ein Modus, bei dem in einem Zustand, in dem das Schreibfreigabesignal WE auf dem hohen Pegel aufrechterhalten wird, eine Speicherzelle während eines Speicherzyklus (entsprechend einer Periode des Reihenadreßstrobesignals RAS) gekennzeichnet wird, und dann ein Datenelement aus der gekennzeichneten Speicherzelle ausgelesen wird. Die Kennzeichnung einer Speicherzelle wird durch das externe Adreßsignal A0 - An (Reihenadresse) durchgeführt, welche in die Reihenadreßspeicherschaltung 23 zu der Zeit des Abfalls des Reihenadreßstrobesignals RAS eingegeben wird, ebenso gut wie durch das externe Adreßsignal A0 - An (Spaltenadresse), welche in die Spaltenadreßspeicherschaltung 24 zu der Zeit des Abfalls des Spaltenadreßstrobesignals CAS eingegeben wird. In der folgenden Beschreibung wird ein Arbeitsvorgang von der Eingabe der Reihenadresse bis zur Auswahl einer durch die eingegebene Reihenadresse gekennzeichneten Wortleitung beschrieben.
Am Beginn der Operation wird, wie in Fig. 10 gezeigt ist, das von der Zeitsteuerungsschaltung 22 erzeugte Taktsignal Φ&sub3; auf den hohen Pegel geschaltet, wenn die vorgegebene Zeit nach dem Abfall des Reihenadreßstrobesignals RAS verstreicht. Das Takt signal Φ&sub3; wird zu der Reihenadreßspeicherschaltung 23 geleitet, welche als Reaktion auf den Pegelwechsel des Taktsignals Φ&sub3; die MOS-Transistoren T9 und T10 einschaltet. Auf diese Weise speichert die Reihenadreßspeicherschaltung 23 die externen Adressenbits A0 - An und erzeugt die internen Adressenbits Ia0 - Ian und - . Diese internen Adreßbits, die von einer Kombination der Pegel der externen Adreßbits A0 - An abhängen, werden parallel dem Reihenadreßdecoder 25 zugeführt.
Der Reihenadreßdecoder decodiert die internen Adreßbits IA0 - IAn und - . Zum Beispiel werden, wenn sich die internen Adreßbits IA1 und IA2 auf dem hohen Pegel befinden, die MOS- Transistoren T14 und T15 des Decoders 35 vom NAND-Typ durchgeschaltet, und dadurch wird der Netzknoten N2 auf die Versorgungsspannung VDD aufgeladen. Die Ladung an dem Netzknoten N2 wird über den MOS-Transistor T18 zu dem Netzknoten N3 übertragen. Dann wird aufgrund des Potentials an dem Netzknoten N3 der MOS-Transistor T21 durchgeschaltet. Der MOS-Transistor wird von der Zeitsteuerungsschaltung 22 mit dem Taktsignal Φ&sub2; beliefert, welches auf den hohen Pegel geschaltet wird, nachdem das Taktsignal Φ&sub1; auf den hohen Pegel geschaltet ist. Das Taktsignal Φ&sub2; wird über den MOS-Transistor T21, welcher durchgeschaltet gehalten wird, der entsprechenden Wortleitung zugeführt. Das heißt, diese Wortleitung ist eine der-sich in die Reihen-Richtung erstreckenden Wortleitungen und ist durch die Kombination aus den externen Adreßbits A0 - An ausgewählt. Dann beginnt das Potential der ausgewählten Wortleitung in Übereinstimmung mit einer ansteigenden Kurve, die vom Widerstand und von der Streukapazität der ausgewählten Wortleitung abhängig ist, auf die Versorgungsspannung VDD anzusteigen.
Andererseits wird, wenn das Taktsignal Φ&sub1; auf den hohen Pegel geschaltet wird, das in Fig. 9 gezeigte Dummy-Decoderteil 38 der Dummy-Schaltung 30 aktiviert, und dadurch wird der Netzknoten N4 auf die Versorgungsspannung VDD aufgeladen. Die Ladung an dem Netzknoten N4 wird über den MOS-Transistor T27 zu dem Netzknoten N5 übertragen, so daß der MOS-Transistor T28 durchgeschaltet wird. Dadurch wird das Taktsignal Φ&sub2; dem Dummy-Wortleitungsteil 40 zugeführt, und der Widerstand R und der Kondensator C des Dummy-Wortleitungsteil 40 werden auf die Versorgungsspannung VDD aufgeladen. Wie vorher beschrieben, sind der Widerstandswert R und die Kapazität C ausgewählt, um gleich dem Widerstand und der Kapazität der tatsächlichen Wortleitungen zu sein. Es ist festzuhalten, daß die Widerstände und Kapazitäten aller Wortleitungen in den DRAM-Einrichtungen beinahe die gleichen sind. Daher zeigt das von dem Wellenumformungsteil 41 ausgegebene Potentialsignal WLL einen Potentialwechsel, welcher beinahe der gleiche wie ein Potentialwechsel der tatsächlichen Wortleitung ist.
Wenn das Reihenadreßstrobesignal RAS, nachdem die vorgegebene Zeit verstreicht, ansteigt, wird das durch die Zeitsteuerungsschaltung 22 erzeugte Taktsignal Φ&sub2; auf den niedrigen Pegel geschaltet. Entsprechend beginnt das Potential der ausgewählten Wortleitung WL kleiner zu werden, und fast zur gleichen Zeit beginnt das von der Dummy-Schaltung 30 abgeleitete Potentialsignal WLL kleiner zu werden. Das Potentialsignal WLL, welches beginnt, kleiner zu werden, wird der Zeitsteuerungsschaltung 22 zugeführt. Der Inverter 32 der Zeitsteuerschaltung 22 setzt das Ausgangssignal auf den niedrigen Pegel, wenn das Potential des Potentialsignals WLL gleich oder kleiner als das vorgegebene Potential wird. Dann wird das Ausgangssignal der NAND-Schaltung 33 oder das Latchfreigabesignal LE1 auf den niedrigen Pegel zurückgesetzt. Dann wird die Speicherung der externen Adresse in der Reihenadreßspeicherschaltung 23 beendet, und dadurch wird der Lesemodus beendet.
Die nachfolgenden Dinge sollten speziell gewürdigt werden. Die Ausführungsform verwendet das Dummy-Wortleitungsteil 40, welches die elektrische Charakteristik aufweist, die beinahe identisch der elektrischen Charakteristik der tatsächlichen Wortleitungen ist. Das Dummy-Wortleitungsteil 40 wird abhängig gemacht von der Auflade- und Entladeoperation, welche für die tatsächliche Wortleitung ausgeführt wird. Der Potentialwechsel des Dummy-Wortleitungsteils 40 entspricht dem Potentialwechsel der tatsächlichen Wortleitung. Daher nimmt, wenn das Potential des Dummy-Wortleitungsteils 40 auf das vorgegebene niedrige Potential abnimmt, das Potential der tatsächlichen Wortleitung ebenso auf das vorgegebene niedrige Potential ab. Dann wird die durch die Reihenadreßspeicherschaltung gespeicherte Adresse zurückgesetzt.
Mit dieser Operation wird es möglich, die Rücksetzzeitsteuerung des Adreßsignals als Reaktion auf die Abnahme beim Potential der Wortleitung zu bestimmen. Daher ist es nicht notwendig, die Zeitspanne tα vorzusehen, und dadurch die Vorladezeit TRP zu verkürzen. Als ein Ergebnis kann die Zykluszeit tRC verringert werden, und die Anzahl der Lese- oder Schreiboperationen kann größer werden.
Das in Fig. 9 gezeigte Dummy-Wortleitungsteil 40 kann durch eine Schaltung aufgebaut werden, die eine Vielzahl von Widerständen und Kondensatoren enthält, wie in Fig. 11 gezeigt ist. Die Schaltung von Fig. 11 wird von einer Vielzahl von RC-Filtern gebildet, die in Reihe miteinander aus drei Widerständen R1, R2 und R3 und zwei Kondensatoren C1 und C2. Die Schaltung von Fig. 11 weist eine Verteilung von Widerstandswert und Kapazität auf, welche jener einer tatsächlichen Wortleitung ähnlicher ist. Alternativ kann das Rücksetzen des Adreßspeichers eventuell auf dem tatsächlichen Potentialwechsel der tatsächlichen Wortleitungen basieren. In diesem Fall müssen die Potentialwechsel aller Wortleitungen festgestellt werden, da nicht herausgefunden werden kann, welche der Wortleitungen das Potential wechselt.
Die Spaltenadreßspeicherschaltung 24 und der Spaltenadreßdecoder 26 können als konventionelle Schaltungen aufgebaut sein. Normalerweise ist der Spaltenadreßdecoder 26 von einer statischen Spaltenausführung, aufgebaut durch einen statischen RAM-Speicher, und daher ist es unnötig, die Spaltenadresse gespeichert zu halten, bis die Spaltenadresse aus dem gespeicherten Zustand freigegeben wird. Die Taktsignale Φ&sub1;, Φ&sub2; und Φ&sub3; sind identisch den in konventionellen DRAMs verwendeten Taktsignalen. Mit anderen Worten, die Zeitsteuerungsschaltung 22 ist die gleiche wie eine konventionelle Zeitsteuerungsschaltung, außer für die in Fig. 4 gezeigte Schaltung. Die Steuerschaltung 21, der Leseverstärker 27 und die E/A-Schaltung 28 können als konventionelle Schaltungen aufgebaut sein.
Die vorliegende Erfindung ist nicht auf die oben angeführten Ausführungsformen beschränkt, und Veränderungen und Abänderungen können vorgenommen werden, ohne aus dem Bereich der vorliegenden Erfindung hinauszufallen.

Claims

1. Dynamischer RAM-Speicher, bestehend aus einer Speicherzellenmatrix (29) mit einer Vielzahl von Speicherzellen (MC), die an Kreuzungen von Wortleitungen und Bitleitungen angeordnet sind, aus Signalspeichermitteln (23) für die Reihenadressen zum Speichern eines externen Adreßsignals, wenn ein Latchfreigabesignal auf einen ersten Pegel geschaltet wird, und zum Erzeugen eines ersten internen Adreßsignals, wobei ein Adreßsignalspeicher zurückgesetzt wird, wenn ein Latchfreigabesignal auf einen zweiten Pegel geschaltet wird, aus Signalspeichermitteln (24) für die Spaltenadressen zum Speichern des externen Adreßsignals nach dem Speichern durch die Reihenadreß- Signalspeichervorrichtung und Erzeugen eines zweiten internen Adreßsignals, aus Decodierungsmitteln (25) für die Reihenadressen zum Decodieren der ersten internen Adresse, um eine der Wortleitungen auszuwählen und zum Steuern eines Potentials der ausgewählten Wortleitung, derart, daß die ausgewählte Wortleitung auf einen vorgegebenen hohen Pegel aufgeladen wird und danach auf einen vorgegebenen niedrigen Pegel entladen wird, und Decodierungsmitteln (26) für die Spaltenadressen zum Decodieren der zweiten internen Adreßsignale, um eine der Bitleitungen auszuwählen, dadurch gekennzeichnet, daß die dynamische RAM- Speicherschaltung weiterhin Mittel (30) für eine Dummy- Wortleitung aufweist, welche eine Dummy-Wortleitung (40) mit einer elektrischen Charakteristik entsprechend jener der Wortleitungen enthält, wobei die Dummy-Wortleitung für jeden einzelnen Zyklus einer Schreib- oder Leseoperation aufgeladen und dann entladen wird, und Zeitsteuerungsmittel (22) zur Erzeugung des Latchfreigabesignals, welches auf einen zweiten Pegel geschaltet wird, wenn das Potential (WLL) der Dummy- Wortleitung auf einen vorgegebenen niedrigen Pegel verringert worden ist, verursacht durch die Entladeoperation für die Dummy-Wortleitung, so daß die durch die Signalspeichermittel (23) für die Reihenadressen gespeicherte Adresse zurückgesetzt wird.

2. Dynamischer RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel (30) für die Dummy-Wortleitung weiterhin Mittel (38) zum Aufladen der Dummy-Wortleitung (40) auf den vorgegebenen hohen Pegel aufweisen, wenn die Decodierungsmittel (25) für die Reihenadressen die erste interne Adresse decodieren, und zum Entladen der Dummy- Wortleitung (40) auf den vorgegebenen niedrigen Pegel, wenn die ausgewählte Wortleitung auf den vorgegebenen Pegel entladen wird.

3. Dynamischer RAM-Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dummy-Wortleitung (40) einen Widerstand (R) und einen Kondensator (C) enthält, welche einen RC-Filter bilden.

4. Dynamischer RAM-Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dummy-Wortleitung (40) eine Vielzahl von in Reihe miteinander verbundenen Filtern enthält, von denen jedes einen Widerstand (R1, R2; R3) und einen Kondensator (C1, C2) enthält.

5. Dynamischer RAM-Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dummy-Wortleitung (40) mittels einer polykristalline Siliziumleitung aufgebaut ist, die auf einem Halbleiterwafer und einem Metalloxid-(MOS)-Transistor (T30) ausgebildet ist, und daß die polykristalline Leitung als Widerstand (R) funktioniert und der MOS-Transistor (T30) einen Kondensator bereitstellt, welcher quer zu einem Kanal gebildet ist.

6. Dynamischer RAM-Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Zeitsteuerungsmittel (22) Verzögerungsmittel (31) zum Verzögern eines Abtastsignals (RAS) für die Reihenadressen, das von einem externen Schaltkreis während einer vorgegebenen Zeit zugeführt wird, einen Inverter (32) zum Invertieren des Potentials der Dummy- Wortleitung und eine NAND-Schaltung (33) umfassen, welche eine NAND-Operation zwischen einem Ausgangssignal des Inverters und einem verzögerten Abtastsignal für die Reihenadressen, das von den Verzögerungsmitteln (31) zugeführt wird, durchführt und das genannte Latchfreigabesignal (LE) ausgibt.

7. Dynamischer RAM-Speicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Zeitsteuerungsmittel (22) Mittel zum Erzeugen eines ersten Taktsignals (Φ&sub1;) aufweisen, welche die Zeitsteuerung zur Freigabe des ersten internen Adreßsignals bestimmen, um es in die Decodierungsvorrichtung (25) für die Reihenadressen einzugeben, und Mittel zum Erzeugen eines zweiten Taktsignals (Φ&sub2;), welches die Zeitsteuerung für die Steuerung des Potentials der ausgewählten Wortleitung durch die Decodierungsvorrichtung (25) für die Reihenadressen bestimmt.

8. Dynamischer RAM-Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die Mittel (30) für die Dummy-Wortleitung erste und zweite Inverter (42, 43), wobei der erste Inverter das erste Taktsignal (Φ&sub1;) und der zweite Inverter (43) ein invertiertes erstes Taktsignal empfängt, das von dem ersten Inverter zugeführt wird; Treiber (39) zum Treiben der Dummy- Wortleitung (40) in Übereinstimmung mit den Ausgangssignalen der ersten und zweiten Inverter (42, 43); Mittel zur Umformung der Wellenform (41) zum Umformen einer Wellenform des Potentialsignals auf einer Dummy-Wortleitung (40), wobei ein wellenförmig umgeformtes Potentialsignal (WLL) den Zeitsteuerungsmittel (22) zugeführt wird, aufweisen.

9. Dynamischer RAM-Speicher nach Anspruch 8, dadurch gekennzeichnet, daß die Treibermittel (39) erste und zweite n-Kanal-MOS-Transistoren (T28, T29) aufweisen, und ein Source-Anschluß des ersten MOS-Transistors (T28) mit einem Drain-Anschluß des zweiten MOS-Transistors verbunden ist, und daß das Ausgangssignal des ersten Inverters (42) einem Gate- Anschluß des zweiten MOS-Transistors (T29) und das Ausgangssignal des zweiten Inverters (43) einem Gate-Anschluß des ersten MOS-Transistors (T28) über ein n-Kanal-MOS- Transistor-Gate (T27) zugeführt wird, und daß das zweite Taktsignal (Φ&sub2;) einem Drain-Anschluß des ersten MOS- Transistors (T28) zugeführt wird, und ein Source-Anschluß des zweiten MOS-Transistors (T29) mit Masse verbunden ist, und daß die Dummy-Wortleitung (40) mit einem Knoten verbunden ist, über den der Source-Anschluß des ersten MOS-Transistors (T28) mit dem Drain-Anschluß des zweiten MOS-Transistors (T29) verbunden ist.

10. Dynamischer RAM-Speicher nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Wellenform-Umformungsmittel (41) zwei Inverter (44, 45) aufweisen, die in Reihe miteinander verbunden sind.