Hintergrund der Erfindung
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Die Erfindung betrifft einen Halbleiterspeicher, der auf
einem Substrat ausgebildet ist, und insbesondere eine
integrierte Halbleiterspeicher-Schaltung mit seriellem
Adressierungsschema zum seriellen Lesen einer Vielzahl von Bit-
Adressen ohne Adresseninformation von außen.
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Es sind viele Arten von Speichern in Übereinstimmung mit
den Zwecken und Anwendungen entwickelt und allgemein
verwendet worden. Von diesen wird ein Speicher mit einer
großen Kapazität in einem System verwendet, welches eine
große Menge Daten behandelt, wie beispielsweise solche für
Sprache oder Bilder. Ein derartiger Speicher muß nicht mit
sehr hoher Geschwindigkeit arbeiten, soll jedoch leicht zu
verwenden und billig sein. Daher wurde ein Speicher vom
seriellen Adressierungstyp vorgeschlagen und es wurden
Einrichtungen hergestellt, um die Anzahl der externen
Anschlüsse zu minimieren, um die Kosten zu reduzieren. Als
eine Annäherung zur Erzielung des Vorstehenden wurde eine
Reduktion der Anzahl der Adressenanschlüsse vorgeschlagen
und praktiziert. Da ein derartiger Speicher eine große
Speicherkapazität hat, hat er einen breiten Adressenraum,
der große Adressen-Bitlängen erfordert. Wenn das
herkömmliche Adressen-Zugriffsystem angewendet wird, macht dies die
Verwendung einer großen Anzahl von Adress-Anschlüssen
notwendig. Beispielsweise sind für den Fall, daß ein Speicher
aus 320 Wortleitungen in Reihen und 700 Bitleitungen (oder
Bitleitungspaaren) in Spalten zusammengesetzt ist, um eine
Speicherkapazität von 224 kBit zu erhalten, 18
Adressanschlüsse erforderlich. Andererseits ist es laufende Praxis
auf die Sprach- oder Bilddaten nicht willkürlich sondern
sequentiell mit feststehender Reihenfolge der Spalten
zuzugreifen, so daß die Spaltenadressen wiederholt erneuert
werden. Als ein Ergebnis kann von
Spaltenadressenanschlüssen abgesehen werden, wenn im Inneren eines Speichers ein
Zähler oder Schieberegister angeordnet ist, der erhöht oder
verringert wird, um eine Spaltenadresse zu erzeugen. Somit
werden eine Vielzahl von Datenbits, die von Bitleitungen in
Spalten abgelesen werden, sequentiell eines nach dem
anderen adressiert, indem die Inhalte des Zählers oder
Schieberegisters erhöht oder verringert werden.
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Da der Speicher dieser Art keine Spaltenadresse von außen
empfangen muß, ist er vorteilhaft insofern, als er mit
niedrigen Kosten hergestellt und leicht verwendet werden
kann. Der Speicher ist jedoch insofern nachteilig, als von
außerhalb des Speichers nicht zu erkennen ist, zu welcher
Spalte der Zugriff erfolgt, das heißt auf welcher
Bitleitung der Daten gelesen oder geschrieben werden. Bei dem
Speicher dieser Art müssen allgemein gesagt, nachdem alle
Daten, die in einem Ausgangsdatenregister eingestellt
waren, herausgelesen worden sind, die Daten, die in diesem
Register gehalten werden nochmal an den
Originalspeicherstellen eingeschrieben werden. Diese Operation wird im
allgemeinen unabhängig von der Auffrischoperation ausgeführt,
obwohl sie zusammen mit der zuletzt genannten Operation
durchgeführt werden kann. Die Schreiboperation ist ferner
für das Aufrechterhalten der Speicherdaten erforderlich.
Der Benutzer dieses Speichers kann jedoch von außen nicht
wissen, wann das Lesen der Daten (z.B. 700 Bit) eines
Wortes
in einem Reihendekoder stattfindet, der ein
Wortwählsignal erzeugt, wird dieses von einem Zähler gezählt, der
außerhalb des Speichers vorgesehen ist, um die Position des
Bits, zu welchem Zugriff erfolgt, zu lokalisieren, wodurch
die vorstehend erwähnte Wiedereinschreib-Zeitsteuerung
geprüft wird. Dies führt zu einem ernsten Nachteil, da die
Anzahl der Bauteile, die außerhalb des Speichers zugefügt
werden müssen, erhöht ist, wodurch das Systemdesign
kompliziert wird und die Kosten notwendigerweise steigen. Selbst
wenn die Prüfung außerhalb durchgeführt wird, sind ferner
die Zeitsteuerung, die außen detektiert wird, und die
tatsächliche Zeitsteuerung im Speicher nicht
notwendigerweise übereinstimmend, und es besteht die Möglichkeit einer
Diskrepanz in der Zeitsteuerung infolge der
charakteristischen Streuungen abhängig von den unterschiedlichen Längen
der Signalleitungen und Herstellbedingungen des Speichers.
Es ist vorherzusehen, daß dieses Problem bedeutender wird,
insbesondere dann wenn die Anzahl der Zellen pro
Wortleitung (oder eine Bitleitung) größer wird. Ein Speicher wie
vorstehend beschrieben und gemäß dem Oberbegriff des
Patentanspruches 1 ist beispielsweise durch die US-PS
3,930,239 bekannt.
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Eine Aufgabe der vorliegenden Erfindung ist es, einen
Halbleiterspeicher zu schaffen, bei dem eine interne
Adressierungsoperations-Zeitsteuerung zuverlässig und leicht erfaßt
werden kann.
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Diese Aufgabe wird durch eine Halbleiterspeicheranordnung
mit einem Speicherfeld mit Speicherzellen, die in Reihen
und Spalten angeordnet sind, einer Reihenwähleinrichtung
zum Wählen einer der Reihen des Speicherfeldes, einer
Spaltenwähleinrichtung zum seriellen Wählen von Spalten
synchron aufeinanderfolgend mit Taktsignalen und
Ausgangsmitteln, zum Ausgeben von Daten der gewählten Spalte, dadurch
gekennzeichnet, daß sie aufweist eine externe
Detektionsklemme
und eine Spalten-Adressen-Detektoreinrichtung, die
an eine vorbestimmte eine der Spalten gekoppelt ist, zum
Erzeugen eines Detektionssignals an der Detektionsklemme,
wenn die vorbestimmte eine der Spalten durch die
Spaltenwähleinrichtung gewählt worden ist.
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Gemäß der vorliegenden Erfindung ist es möglich, die
interne Adresse oder Operationszeitsteuerung eines
vorbestimmten Bits, zu welchem im Speicherinneren zugegriffen
wird, intern zu detektieren, so daß die Zeitsteuerung, die
mit einer realen Operationssequenz übereinstimmt,
zuverlässig und leicht außerhalb des Speichers erkannt werden kann,
ohne daß irgendwelche komplizierte zusätzliche Schaltungen
erforderlich sind.
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Gemäß der vorliegenden Erfindung kann insbesondere eine
Adresse, die im Speicherinneren hergestellt worden ist,
leicht und präzise erkannt werden, ohne daß dem Speicher
irgendeine Adresse von außen zugeführt worden ist, wodurch
die Steuerbarkeit nicht nur des vorstehend beschriebenen
Wiedereinschreibens sondern auch die andere
Speichersteuerung, die die Bit-Zugriff-Zeitsteuerung erfordert, merkbar
erleichtert wird.
Kurzbeschreibung der Figuren:
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Fig. 1 zeigt ein schematisches Blockschaltbild eines
Speichers gemäß einem Stand der Technik;
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Fig. 2 ist ein Zeitsteuerungsdiagramm, welches die
Operationen des Speichers gemäß Fig. 1 zeigt;
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Fig. 3 ist ein schematisches Blockschaltbild eines
Speichers gemäß einer ersten Ausführungsform der
Erfindung;
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Fig. 4 ist ein Zeitsteuerungsdiagramm, welches die
Operationen des Speichers gemäß Fig. 3 zeigt;
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Fig. 5 ist ein schematisches Schaltbild, welches einen
Hauptteil des Speichers gemäß einer zweiten
Ausführungsform der Erfindung zeigt;
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Fig. 6 ist ein Zeitsteuerungsdiagramm welches die
Operation der zweiten Ausführungsform zeigt; und
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Fig. 7 ist ein schematisches Blockschaltbild einer
dritten Ausführungsform der vorliegenden
Erfindung.
Detaillierte Beschreibung der Erfindung:
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In der Fig. 1 ist eine Speichereinrichtung gemäß einem
Stand der Technik vom seriellen Adressierungstyp
dargestellt.
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Ein Speicherzellenfeld 1 hat mehrere Speicherzellen MC, die
jeweils aus einem Speicherzellen-Transistor QM und einem
Speicherkondensator CM zusammengesetzt sind. Im Feld 1 sind
"m", Wortleitungen WL1 bis WLn in Reihen und "n" Paare
Bitleitungen d&sub0;, bis dn-1, in Spalten angeordnet. An
die Paare Bitleitungen sind eine Vielzahl von
Leseverstärkern SA bis SAn-1 gekoppelt. Basierend auf einer
Reihenadresse-Information wählt ein Reihendekoder 3 eine der
Wortleitungen aus.
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Ein Datenregisterabschnitt 4 ist aus "n"
Datenhalteschaltungen D&sub0; bis Dn-1 zusammengesetzt, deren Eingangsenden mit
"n" Paaren von Bitleitungen d&sub0;, bis dn-1, gekoppelt
sind. Jede Datenhalteschaltung, z.B. D&sub0;, hält operativ
Daten an dem Paar Bitleitungen d&sub0;, . Ein Paar Ausgangsenden
jeder Datenhalteschaltung ist über jedes Paar Transfergates
QOA,
QOB bis Qn-1A, Qn-1B an ein Paar Busleitungen I/O und
gekoppelt.
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Das Paar Busleitungen I/O and ist mit einem Paar
Eingangsenden einer Eingangs/Ausgangsschaltung 6 gekoppelt.
Ein Schieberegister 5 hat "n" Schiebestufen S&sub0; bis Sn-1 und
verschiebt ein einziges Wählsignal eins nach dem anderen
synchron mit einer Kette von Taktimpulsen IN nach rechts.
Die Treiber-Transistoren Qt0 bis Qtn-1 erzeugen Wählsignale
T0 bis Tn-1, um die Paare Transfer-Gates Q0A, Q0B bis Qn-
1A, Qn-1B bei Übereinstimmung des Treiber-Impulses und
der Ausgänge des Schieberegisters 5 jeweils leitend zu
machen. Der Reihendekoder 3 wählt eine der Wortleitungen,
Daten werden parallel aus den n Bit-Zellen, welche mit den
jeweiligen Wortleitungen verbunden sind, gelesen und in dem
Register 4 eingestellt. Die so im Register eingestellten
Daten werden in Abhängigkeit von dem Schiebetakt CL über
das Paar Busleitungen I/O, und die Schaltung 6 Bit für
Bit auf einen Daten-Eingangs/Ausgangs-Anschluß DT gelesen.
Ferner werden die n-Bit-Daten, die in Reihe von dem
Anschluß DT der Schaltung 6 eingegeben worden sind, einmal im
Register 4 eingestellt und werden dann parallel in die n
Zellen eingeschrieben, die mit den gewählten Wortleitungen
verbunden sind. Die Operationen sind in dem Zeitplan der
Fig. 2 dargestellt.
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Das Schieberegister 5 hält seinen Zustand in Abhängigkeit
von einem niedrigen Pegel von IN und verschiebt die
Inhalte der entsprechenden Stufen in Abhängigkeit von einem
hohen Pegel χ0ξ IN um 1 nach rechts. Der Impuls nimmt
während einer Periode, in der IN niedrig ist, einen hohen
Pegel ein und wenigstens während einer Periode, in der IN
auf einem hohen Wert ist, einen niedrigen Pegel ein.
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Als erstes erzeugt während einer Zeitspanne T&sub1; die Stufe S&sub0;
einen Ausgang "1", während die anderen Stufen S&sub1; bis Sn-1
einen Ausgang "0" erzeugen. Daher wird in Abhängigkeit von
einem hohen Pegel von ein Signal TO erzeugt. Demgemäß
wird das Transfer-Gate-Paar QOA und QOB leitend gemacht, so
daß Daten, die in der Halteschaltung DO gespeichert sind,
an den Anschluß DT über ein Paar Busleitungen I/O, und
die Schaltung 6 abgegeben werden.
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Dann wird während einer Zeitspanne T&sub2; ein Ausgang "1" im
Schieberegister 5 in Abhängigkeit von einem hohen Pegel von
IN von S&sub0; bis S&sub1; geschoben. Darauf folgend wird während
einer Zeitspanne T&sub3; ein Wählsignal T1 in Abhängigkeit von
einem hohen Pegel von erzeugt, so daß Daten, die in D&sub1;
gespeichert sind, am Ausgang DT über Q1A, Q1B herausgelesen
werden.
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Auf diese Art und Weise werden Daten, die im Datenregister
4 in D&sub0; bis Dn-1 gespeichert sind, sequentiell eins nach
dem anderen synchron mit der Wiederholung der Impulse IN
und ausgegeben.
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Dieser Speicher ist insofern von Vorteil als zu einer
Vielzahl von Bits des Speicherortes sequentiell ohne irgendeine
spezifische Spaltenadressen-Information ein Zugriff
erfolgt.
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Andererseits ist es jedoch schwierig von außen
festzustellen, zu welcher Spalte Zugriff erfolgt.
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Fig. 3 zeigt eine erste Ausführungsform der Erfindung. In
Fig. 3 sind Teile, die denen in Fig. 1 entsprechen mit
ähnlichen Bezugsziffern bezeichnet.
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Diese Ausführungsform hat zusätzlich zu der Schaltung gemäß
dem Stand der Technik und der Fig. 1 eine Zeitsteuerungs-
Detektorschaltung 20. Die Zeitsteuerungs-Detektorschaltung
20 hat ein Eingangsende, an dem sie eines der Wählsignale
TO
bis n-1 empfängt und ein Ausgangsende, welches an
einen externen Anschluß 10 des Speicher-IC gekoppelt ist,
das heißt einen Kontaktfleck am Halbleitersubstrat des
Speicher-IC. Bei dieser Ausführungsform ist das
Eingangsende der Schaltung 20 an Tn-2 geschaltet. Die
Schaltung 20 ist aus einer Reihenschaltung von
Feldeffekttransistoren (FETs) Q&sub1;&sub1; und Q&sub1;&sub2;, die zwischen Vcc und Masse
gekoppelt sind und als ein Puffer dienen, und einer
Reihenschaltung aus einem Lastwiderstand R und einem FET Q&sub1;&sub3;
zusammengesetzt, die zwischen Masse und einem
Detektoranschluß AT gekoppelt sind. Ein Gate des FET Q&sub1;&sub1; ist an das
vorletzte Wählsignal Tn-2 angeschlossen und an das Gate
des FET Q&sub1;&sub2; wird ein Rückstellsignal P angelegt.
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Ein außerhalb liegendes System (nicht dargestellt), welches
die Speicherausgangsdaten über den Ausgangsanschluß DT
verwendet, oder ein Testsystem zum Testen des Speicher-IC hat
einen Anschluß AT, welcher mit dem Anschluß 10 des
Speicher-IC gemäß der Ausführungsform verbunden ist, und ein
Hochziehwiderstand R ist zwischen den Anschluß AT und eine
Stromversorgung Vcc geschaltet, die gleich den Vcc für den
Speicher IC sein soll. Der Anschluß 10 oder der Anschluß AT
wird dazu verwendet, zu detektieren, ob die Halteschaltung
Dn-2 gewählt ist, um die darin gespeicherten Daten
auszugeben. Für den Fall, daß der Anschluß 10 von einer
Testeinrichtung verwendet wird, wird der Widerstand R nach dem
Testen vom Anschluß 10 entfernt, um den Stromverbrauch zu
verringern, wenn der Speicher-IC in einem System verwendet
wird, in dem das Detektieren nicht erforderlich ist.
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Es ist auch möglich, den Widerstand R auf dem gleichen
Halbleiterchip des Speichers herzustellen.
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Das Rückstellsignal P nimmt vor dem Auslesen der Daten in
den entsprechenden Spalten, die in dem Datenregister 4
gespeichert sind, einen hohen Pegel ein und während einer
seriellen Zugriffszeitspanne während ein Zugriff zu dem
Speicher erfolgt, einen niedrigen Pegel ein.
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Die Detektorschaltung 20 erzeugt ein "1"
-Pegel-Ausgangssignal ( A) bevor das Signal Tn-2 auf einen Pegel "1"
gebracht wird und erzeugt ein Ausgangssignal ( A) mit einem
Pegel "0", wenn das Signal Tn-2 auf einen Pegel "1"
gebracht wird und danach in dem gleichen seriellen
Adressierzyklus. Somit kann durch Aufzeichnen eines Pegels am
Anschluß 10 erkannt werden, daß der serielle Spaltenzugriff
die vorbestimmte Spalte (in diesem Fall die vorletzte
Spalte "n-2") erreicht hat.
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Die vorstehend beschriebene Operation ist in der Fig. 4
dargestellt.
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Bei dieser Ausführungsform ist die "n-2"-te Spalte Subjekt
der Detektion des Zugriffs zu derselben. Anstatt der "n-2"-
ten Spalte kann irgendeine (x-te) der Spalten "0" bis "n-1"
auf ähnliche Art und Weise der Detektion ihres Zugriffs
durch Anschließen des Gates des FET Q&sub1;&sub1; an ein gewünschtes
x-tes Wählsignal Tx (x ist eine Zahl zwischen 0 und n-1)
unterzogen werden.
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Fig. 5 zeigt eine andere Ausführungsform der
Detektorschaltung gemäß der Erfindung. Ein Pufferschaltkreis bestehend
aus MOST's Q&sub2;&sub4; bis Q&sub3;&sub3; hat die Funktion das Wählsignal Tx
zu sperren. Da der Pufferschaltkreis an dem Kontaktfleck
sowohl den Pegel Vcc als auch den Massepegel erzeugt, ist
kein Hochziehwiderstand erforderlich. Fig. 6 zeigt ein
Zeitschaltbild zur Erläuterung der Detektorschaltung gemäß
Fig. 5. Die Spannung am Ausgangsknoten N&sub4; steigt als ein
Ergebnis des Übergangs des Signals Tx der x-ten Spalte (x
ist eine Zahl von 0 bis n-1) auf den hohen Pegel und hält
diesen hohen Pegel bis zum Anstiegspunkt des Signals P.
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Als ein Ergebnis können Wirkungen ähnlich wie jene gemäß
Fig. 3 erhalten werden.
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Fig. 7 zeigt einen Speicher gemäß einer dritten
Ausführungsform der Erfindung.
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Diese Ausführungsform ist dadurch gekennzeichnet, daß
anstatt des Schieberegisters 5 gemäß Fig. 3 ein Spalten-
Adressen-Zähler 12, der in Abhängigkeit von einem
Taktsignal 'IN inkrementiert wird, und ein Spaltendekoder 11 zum
Erzeugen von Spalten-Wählsignalen TO bis Tn-1 durch
Dekodieren der Inhalte des Zählers 12 vorgesehen sind. Die
verbleibenden Operationen sind ähnlich wie jene bei dem
vorstehend beschriebenen Speicher mit seriellem Zugriff, so
daß die einzelnen Zustände des Datenregisters sequentiell
in Abhängigkeit von den Wählsignalen TX (wobei X = 0 bis
n-1) vom Spalten-Dekoder gewählt werden, um die Lese- und
Einschreibe- Operationen über den Datenanschluß DT
durchzuführen.
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Wie vorstehend beschrieben kann erfindungsgemäß die
Adresseninformation an vorbestimmten Lese- und Einschreibe-
Adressen erhalten werden, ohne daß die
Speicher-Steuersignale außerhalb gezählt werden, so daß das System, welches
den Speicher mit seriellem Zugriff verwendet, wesentlich
vereinfacht werden kann.
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Darüberhinaus kann ein beliebiges Wählsignal der
Detektorschaltung zugeführt werden oder die individuell
detektierten Signale können kombiniert werden, um eine willkürliche
Adresse zu erkennen, in dem eine Vielzahl an
Detektorschaltungen parallel geschaltet wird.