DE69132284T2 - Halbleiterspeicheranordnung - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die eine Vielzahl von auf einfache Weise steuerbaren Speicherzellen aufweist, auf die mit hoher Geschwindigkeit zugegriffen werden kann.
• Ein herkömmlicher, standardmäßiger, allgemeiner DRAM hat einen Seitenmode für einen Zugriff mit einer Hochgeschwindigkeits-Zykluszeit. Wie es allgemein bekannt ist, ist es in diesem Seitenmode möglich, auf spezifizierte Speicherzellen in einer Zeile eines Speicherzellenfeldes bzw. einer Speicherzellenmatrix zuzugreifen, die mittels einer Zeilenadresse ausgewählt wird, indem eine Spaltenadresse in einer Kette gleichzeitig gelesener Speicherzellen beliebig geändert wird.
• Ein Hochgeschwindigkeitszugriff ist bei diesem Typ von Mode aus den folgenden Gründen möglich. Es ist eine beachtliche Zeit für eine Leseverstärkung der Zellendaten in einem DRAM erforderlich, aber dann, wenn die Daten einmal gelesen worden sind, verläuft das Auslesen dieser Daten sehr schnell. Wenn einmal eine Spaltenadresse im Seitenmode-Betrieb geändert worden ist, wird der Zugriff zum Leseverstärker begonnen, der jene Zelle gelesen hat, und die Daten werden ausgegeben, wenn ein CAS-Signal zu "L" geschaltet wird. Demgemäß ist der Seitenmode ein Direktzugriffsmode.
• In letzter Zeit ist die Kapazität von Speicherchips Jahr für Jahr erhöht worden. Demgemäß ist die Anzahl von Chips, die in einem System verwendet werden, weiter reduziert worden. Daher werden dann, wenn im Stand der Technik Chips in großem Ausmaß verwendet werden, nämlich dann, wenn viele Chips im System verwendet werden, diese Chips in eine Anzahl von Gruppen unterteilt, die verschachtelt sind, was es möglich macht, ein Speichersystem aufzubauen und zu verwenden, in welchem die offensichtliche Zykluszeit kurz ist, aber dieses Verfahren kann nicht bei einem System mit Chips in geringem Ausmaß verwendet werden.
• Andererseits ist die Geschwindigkeit einer MPU Jahr für Jahr erhöht worden, und selbst in einem System kleinen Ausmaßes gibt es eine starke Notwendigkeit, hohe Geschwindigkeiten zu erreichen. Aus diesen Gründen ist es für einen Speicher notwendig geworden, bei noch höheren Zyklusgeschwindigkeiten zu arbeiten. Auch aufgrund dieser Anforderungen ist es für die Zugriffsoperation nicht absolut notwendig, beliebig zu sein. Es gibt viele Fälle, in welchen alles, was erforderlich ist, die Fähigkeit zum Lesen oder zum Schreiben einer Kette von Daten mit hoher Geschwindigkeit ist.
• Über ein Verfahren zum Bereitstellen eines Hochgeschwindigkeitsbetriebs für einen RAM, der einen SRAM und ähnliches enthält, ist in - Chikai Ohno, "Self-Timed RAM: STRAM", FUJITSU Sci. Tech. J., 24, 4, S. 293-300, Dezember 1988 - berichtet worden, gemäß welchem ein RAM (STRAM) synchron zu einem Systemtakt arbeitet, nämlich im RAM ein Adressensignal und R/W-Signale für ein Auslesen oder für ein Einschreiben synchron zum Taktsignal zu einer Zeitgabe empfangen werden, und dann zur nächsten Zeitgabe ein Inhalt der durch das Adressensignal adressierten Speicherzelle ausgegeben wird.
• Jedoch muß bei diesem Verfahren das Adressensignal in jedem Zyklus des Systemtaktes zur Verfügung gestellt werden. Daher gibt es einen Nachteil, daß die Zugriffsoperation zu einer Speicherzelle im RAM nicht der Periode des Systemtakts folgen kann, wenn die Periode hoch wird.
• Wenn ein herkömmlicher Seitenmode verwendet wird, ist eine Adressenänderung absolut notwendig. Daher ist es unmöglich, mit einer höheren Zugriffszykluszeit zu arbeiten, die länger als die Zeit ist, die durch die Adressensteuerung des Systems bestimmt wird. Geschwindigkeitserhöhungen für die Speicherzugriffsoperation sind daher beschränkt.
• Steuersignale, wie beispielsweise RAS-Signale und CAS- Signale, müssen zum Speicherchip zugeführt werden. Diese Steuersignale werden durch das System erzeugt. Demgemäß ist die Steuerung zum Zuführen der Steuersignale zum Speicherchip ein Hindernis für ein Bereitstellen eines Hochgeschwindigkeitsbetriebs bei einem Speichersystem, das eine Zugriffseinrichtung enthält. In diesem Fall wird die Betriebssteuerung bzw. Operationssteuerung des Systems so komplex, daß es schwierig ist, die Steuerung des Systems zu verwenden.
• Aus EP 0 211 565 A3 ist ein Direktzugriffsspeicher mit einer Vielzahl von Speicherzellen bekannt. Zum Adressieren der Speicherzellen auf eine herkömmliche Weise oder in einem sequentiellen Hochgeschwindigkeitsmode sind ein Spaltendecodierer, ein Zeilendecodierer, eine Vielzahl von Schieberegistern und ein Multiplexer vorgesehen. Im sequentiellen Mode werden abwechselnde Zellen von jeweils zwei Gruppen von Zellen adressiert. Auf den Inhalt der abwechselnden Zellen kann mit einer Systemtaktrate auf einer separaten Datenleitung bzw. einer Daten-Offline zugegriffen werden, oder Daten können zu den abwechselnden Zellen auf einer Dateneingangsleitung ebenso mit der Systemtaktrate zugeführt werden, die viel schneller als im herkömmlichen Mode ist.
• Aus US 4,819,213 ist ein Halbleiterspeicher zum seriellen Lesen von Daten aus Speicherzellen bekannt. Die Speicherzellen sind über das Taktsignal mit einer ausgewählten Wortleitungs-Datenflußdosierungseinheit verbunden. Während eines Schreibens werden die Schreibdaten basierend auf dem Taktsignal seriell zu einer Latch-Schaltung eingegeben, wobei ein Vorteil aus der horizontalen Austastzeit eines CRT-Monitors gezogen wird.
• Aus EP 0 315 194 A2 ist ein Mikrocomputer bekannt, der einen Speicherchip aufweist, auf den für kurze Zeit durch einen Mikroprozessor zugegriffen werden kann. Der Speicherchip enthält einen Speicher zum Speichern verschiedener Verarbeitungsdaten, eine Bus-Schnittstelle zum Bestimmen einer Adresseninformation des Speichers, auf den zuzugreifen ist, für eine Datenübertragung, und einen Adressen-Latch zum temporären Halten der Adresseninformation von der Bus- Schnittstelle, um somit die Adresseninformation zum Speicher zuzuführen.
• Weiterhin ist ein automatisch einem Updaten unterzogener Datenzeiger vorgesehen, dessen Anfangswert mit der Adresseninformation eingestellt wird, die von der Bus- Schnittstelle zugeführt wird. Im Fall eines individuellen Bestimmens einer Adresse für jedes Element von Daten, die zu übertragen sind, wird der Adressen-Latch zum Zuführen der Adresseninformation zum Speicher verwendet, so daß durch die Bus-Schnittstelle für jede Datenübertragung einer Dateneinheit eine Adresse zum Adressen-Latch gegeben wird. Im Fall eines kontinuierlichen Bestimmens einer Adresse für jedes Element von Daten, die zu übertragen sind, so daß der Datenzeiger zum Zuführen der Adresseninformation zum Speicher verwendet wird, so daß eine Adresse für die Datenübertragung einer zu übertragenden sich zusammenziehenden Dateneinheit zum Datenzeiger gegeben wird und dann der Datenzeiger für jede der zweiten und darauffolgenden Datenübertragungen automatisch einem Updaten unterzogen wird.
• Es ist eine Aufgabe der vorliegenden Erfindung, mit gebührender Berücksichtigung der Nachteile solcher herkömmlicher Vorrichtungen eine Halbleiterspeichervorrichtung zu schaffen, die mit einem einfach steuerbaren dynamischen Speicher versehen ist, auf den mit hoher Geschwindigkeit zugegriffen werden kann.
• Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.
• Gemäß der Erfindung beginnt ein Zugriff durch die Halbleitervorrichtung mit einer internen Operation, die mit einem Basis-Taktsignal synchronisiert ist, das mit einer nahezu kontinuierlichen festen Frequenz eingegeben wird. Nachdem die Adresse erhalten ist, beginnt die Operation, die "Auslesen" oder "Einschreiben" bestimmt, nach einer bestimmten Anzahl von Zyklen, fester Zyklen, die Basis- Taktzyklen sind, und die mit einer nahezu festen Frequenz eingegeben sind. Die Operation bzw. der Betrieb wird durch ein Spezifizierungssignal zum Spezifizieren eines Zyklus gesteuert, der als Anfangsstelle zum Zählen dieser Zyklen wirkt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung als ein erstes Ausführungsbeispiel gemäß der vorliegenden Erfindung;
• Fig. 2 ist ein Zeitdiagramm, das eine I/O-Operation der in Fig. 1 gezeigten Halbleiterspeichervorrichtung zeigt;
• Fig. 3 bis 5 sind Zeitdiagramme, die I/O-Operationen basierend auf verschiedenen I/O-Steuerverfahren für die in Fig. 1 gezeigte Halbleiterspeichervorrichtung zeigen;
• Fig. 6 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung als ein zweites Ausführungsbeispiel gemäß der vorliegenden Erfindung;
• Fig. 7 ist ein Diagramm, das eine Anordnung einer Zellenfeldmatrix von Speicherzellengruppen als einen Teil in der in Fig. 6 gezeigten Halbleiterspeichervorrichtung zeigt;
• Fig. 8 ist ein Schaltungsdiagramm eines Spaltendecodierers, der in die in Fig. 6 gezeigte Halbleitervorrichtung eingebaut ist;
• Fig. 9 ist ein Zeitdiagramm, das eine I/O-Operation der in Fig. 6 gezeigten Halbleiterspeichervorrichtung zeigt;
• Fig. 10 bis 14 sind Konfigurationsdiagramme, die Schaltungen zeigen, die verschiedene Typen von Zyklen von Taktsignalen erzeugen;
• Fig. 15 ist ein Konfigurationsdiagramm, das eine Zählerschaltung zum Einsatz beim seriellen Zugriff zeigt;
• Fig. 16 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung als ein drittes Ausführungsbeispiel gemäß der vorliegenden Erfindung;
• Fig. 17 ist ein Zeitdiagramm, das eine I/O-Operation der in Fig. 16 gezeigten Halbleiterspeichervorrichtung zeigt;
• Fig. 18 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung als ein viertes Ausführungsbeispiel gemäß der vorliegenden Erfindung;
• Fig. 19 ist ein Zeitdiagramm, das eine I/O-Operation der in Fig. 18 gezeigten Halbleiterspeichervorrichtung zeigt; und
• Fig. 20 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung als ein fünftes Ausführungsbeispiel gemäß der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
• Andere Merkmale dieser Erfindung werden im Verlauf der folgenden Beschreibung beispielhafter Ausführungsbeispiele klar werden, die zur Illustration der Erfindung angegeben sind und diese nicht beschränken sollen.
• Fig. 1 ist eine Konfigurationszeichnung, die wesentliche Teile eines ersten Ausführungsbeispiels der Halbleiterspeichervorrichtung der vorliegenden Erfindung zeigt. Die in der Zeichnung dargestellte Speichervorrichtung verwendet eine dynamische Speicherzelle, eine statische Speicherzelle oder eine nichtflüchtige Speicherzelle. Bei dieser Speichervorrichtung basiert die Steuerung interner Schaltungsoperationen auf der Anzahl von Zyklen eines kontinuierlichen externen Taktsignals, um die Speicherzugriffsoperation durchzuführen.
• Wie es in Fig. 1 gezeigt ist, weist eine Speichervorrichtung 1 eine Speicherzellengruppe 2 auf, die mit einer normalen Speichervorrichtung versehen ist, einen Spezifikationsabschnitt 3 und einen Daten-I/O-Abschnitt 4, zu welchem ein Zählabschnitt 5 und ein Steuerabschnitt 6 hinzugefügt sind, die das strukturelle Hauptelement zum Durchführen der Operation sind, die das spezielle Merkmal der vorliegenden Erfindung ist.
• Die dynamischen Speicherzellen, die statischen Speicherzellen oder die nichtflüchtigen Speicherzellen der Speicherzellengruppe 2 sind in der Form einer Matrix angeordnet. Die Daten, die eingeschrieben und ausgelesen werden, werden in dieser Speicherzelle gespeichert. Der Spezifikationsabschnitt 3 teilt aufeinanderfolgende Adressen in der Speicherzellengruppe 2 gemäß einer Reihe von extern zur Verfügung gestellten Adressensignalen zu und bestimmt in einer Reihenfolge die Speicherzellen, auf die zuzugreifen ist. Der Spezifikationsabschnitt 3 holt beispielsweise ein Zellenadressensignal und holt dann eine Reihe von Spaltenadressensignalen für eine Kette von Speicherzellen, die durch das Zeilenadressensignal bestimmt sind. Der Spezifikationsabschnitt 3 bestimmt eine Reihe von Speicherzellen aufeinanderfolgend mittels des Spaltenadressensignals.
• Der Daten-I/O-Abschnitt 4 führt eine Lese- oder Schreiboperation an einer Speicherzelle, die durch den Spezifikationsabschnitt 3 bestimmt ist, basierend auf einem von außen erhaltenen Lese/Schreibsignal durch. Die ausgelesenen Daten werden durch den Daten-I/O-Abschnitt 4 zu einem externen Zielort ausgegeben. Die zu speichernden Daten werden von einer externen Quelle durch den Daten-I/O- Abschnitt 4 durch den Spezifikationsabschnitt 3 zur bestimmten Speicherzelle geliefert.
• Der Zählabschnitt 5 ist ein Zähler zum Zählen der Anzahl von Zyklen eines Basis-Taktsignals CLK, das mit einer nahezu festen Frequenz von einer externen Quelle kontinuierlich eingegeben wird.
• Der Zähler 5 kann eine feste Anzahl von Taktzyklen des Basissignals CLK zählen und einige Taktzyklen von anderen Zyklen unterscheiden. Eine Schaltung, die im wesentlichen die Funktion hat, kann als der Zähler 5 angesehen werden. Daher kann eine Schaltung mit der oben beschriebenen Funktion anstelle des Zählers 5 verwendet werden, wenn es die Schaltung in der Halbleiterspeichervorrichtung gibt.
• Das bei diesem Ausführungsbeispiel verwendete externe Basis- Taktsignal CLK ist ein Taktsignal mit einer Zykluszeit einer Zugriffszeit der Speichervorrichtung von beispielsweise weniger als 30 ns. Der Zählabschnitt 5 liefert dem Steuerabschnitt 6 die Zahl der Anzahl von Zyklen des Taktsignals CLK. Der Steuerabschnitt 6 empfängt ein Spezifikationssignal, das von einer externen Quelle geliefert wird, und setzt die Bedingungen für die Speichervorrichtung fest, wie beispielsweise ein /CE-(Chipfreigabe-)Signal oder ein /OE-(Ausgangsfreigabe-)Signal. Der Steuerabschnitt 6 bestimmt einen bestimmten Zyklus des Taktsignals CLK mittels eines Pegelübergangs des Signals/CE und initiiert das Zählen der Taktsignale im Zählabschnitt 5. Der Steuerabschnitt 6 steuert basierend auf der Anzahl von Zyklen des Taktsignals CLK, die durch den Zählabschnitt 5 gezählt werden, das Holen des Adressensignals im Spezifikationsabschnitt 3. Weiterhin steuert der Steuerabschnitt 6 die interne I/O-Operation der Daten im Daten-I/O-Abschnitt 4 durch einen Übergangspegel des Signals /OE.
• Als nächstes wird die Operation der in Fig. 1 gezeigten Vorrichtung unter Verwendung der in den Fig. 2 bis 5 gezeigten Zeitdiagramme erklärt.
• Fig. 2 ist ein Diagramm, das ein Beispiel des Zeitdiagramms eines Operations-I/O-Signals für die in Fig. 1 gezeigte Speichervorrichtung zeigt. In Fig. 2 ist ein Signal CLK ein Taktsignal mit einer Zykluszeit von 30 ns oder darunter für eine kontinuierliche Eingabe und Ausgabe, das in den Zählabschnitt 5 geliefert wird.
• Ein Signal ist ein Signal, das die aktive Periode der Speichervorrichtung 1 anzeigt. Die Operation der Speichervorrichtung 1 wird mittels des Werts des Signals CLK während der Periode gesteuert, zu der ein Signal auf dem "L"-Pegel ist. In Fig. 2 tritt das Signal beim Anstieg des anfänglichen Taktsignals CLK (ZYKLUS 1) in den "L"-Pegel ein und wird der Wert eines Adressensignals Add als Zeilenadresse R zum Spezifikationsabschnitt 3 geholt. Danach wird beim Anstieg des Taktsignals CLK des fünften CLK-Zyklus (ZYKLUS 5), der Wert des Adressensignals Add zum Spezifikationsabschnitt 3 als eine Spaltenadresse CN geholt. Die Daten der Spaltenadresse CN werden zum Daten-I/O- Abschnitt 4 ab dem achten aktiven Taktzyklus (ZYKLUS 8) ausgegeben, der das dritte Taktsignal ist, nachdem die Spaltenadresse CN geholt worden ist.
• Gemäß dem Fortschreiten der Taktsignale 9, 10, 11, ..., werden die Daten aus einer Reihenfolge von Adressen CN+1, CN+2, CN+3, ..., über welche zuvor entschieden ist, seriell zum Daten-I/O-Abschnitt 4 ausgegeben. Wenn das Signal zum "H"-Pegel umgeschaltet wird, wird eine feste Anzahl von Taktzyklen ignoriert, nachdem das Signal beim Anstieg des Taktsignals CLK in den "H"-Zyklus eintritt, und der Speicher tritt in den inaktiven Zustand ein. In Fig. 2 erfolgt der Anstieg des Taktsignals nach dem 14-ten Taktzyklus (ZYKLUS 14).
• Bei einem Steuerverfahren für diese Art von Speicher sind mehrere Variationen überlegt worden, weshalb Beispiele dieser Variationen dargestellt werden. In den Fig. 3 bis 5 sind spezifische Beispiele von Zeitgabewellenformen gezeigt. Zusätzlich sind gleichzeitig auch repräsentative Werte festgesetzter Zeitgabezeiten in den Fig. 3 bis 5 gezeigt.
• Ein Signal CE/RL in den Fig. 3 bis 5 entspricht dem Signal in Fig. 2. Jedoch basiert das Signal auf der negativen Logik und das Signal CE/RL auf der positiven Logik. Die Logik des Signals unterscheidet sich von der Logik des Signals CE/RL.
• Ein Signal R/W liefert Befehle diesbezüglich, ob der Speicher für ein Auslesen oder für ein Einschreiben arbeitet oder nicht. A0 bis A9 (in den Fig. 3 und 4 gezeigt) und A0 bis A19 (in Fig. 5 gezeigt) sind Adressensignale. Ein Signal CM zeigt an, daß der Speicher kein Taktsignal empfängt, während das Signal cm "H" ist.
• DOUT/IN zeigt Daten an, die aus einer zugegriffenen Speicherzelle ausgelesen sind, oder Daten, die in diese Speicherzelle geschrieben sind.
• Ein Signal ist ein Steuersignal. Wenn das Signal "L" ist, werden Daten in DOUT/IN ausgegeben, und wenn es "H" ist, ist die auf DOUT/IN bezogene Speicherausgabe in einem Zustand hoher Impedanz.
• Fig. 3 ist ein Diagramm, das zusätzlich zu dem Fall in Fig. 2 die spezifische Holzeit eines Signals R/W für einen Auslesebefehl zeigt. In Fig. 3 wird die Spaltenadresse bei dem Taktsignal zum Spezifikationsabschnitt 3 geholt, das mit CLK (3) bezeichnet ist, und es beginnt eine Ausgabe der Speicherzellendaten zum Daten-I/O-Abschnitt 4 bei dem Taktsignal, das mit CLK (6) bezeichnet ist.
• Fig. 4 ist ein Zeitdiagramm in dem Fall, in welchem ein Taktzyklus, in welchem die Adresse geholt wird, durch ein Taktsignal unabhängig von der Zeitgabe zum Holen der Zeilenadresse angezeigt werden kann. In Fig. 4 wird, nachdem die Zeilenadresse zum Spezifikationsabschnitt 3 geholt ist, wenn ein Signal CL in den "H"-Pegel eintritt, wenn das Taktsignal ansteigt, die Spaltenadresse während dieses Taktes zum Spezifikationsabschnitt 3 geholt, und ein Zugriff zu den Zellen beginnt. Während dieses Holzyklus werden die Daten, die den Spaltenadressen CN, CN+1, CN+2, CN+3, CN+4 ab dem Taktzyklus (CLK 3), der in Fig. 4 gezeigt ist, folgen, was eine feste Anzahl von Zyklen ist, in einer seriellen Reihenfolge ausgegeben.
• Fig. 5 ist ein Zeitdiagramm von I/O-Operationen für die Speichervorrichtung, wobei das Signal R/W basierend auf einer Pegeländerung eines Signals RWL gesteuert wird. Diese Figur zeigt das Zeitdiagramm in dem Fall, in welchem das Taktsignal, das die Adresse holt, unabhängig und frei eingestellt werden kann. Dies ist der Fall, in welchem die Adresse geholt wird, ohne daß sie in Zeilen- und Spaltenteile unterteilt wird (genauer gesagt die Adresse nicht multiplext wird). In Fig. 5 wird dann, wenn das Signal RWL beim Anstieg des Taktsignals CLK auf dem "H"-Pegel ist, das Signal R/W, das bestimmt, ob es ein Auslesen oder ein Einschreiben ab dem Taktzyklus gibt, geholt. Die Ausgabe von Daten beginnt bei CLK 3, was dem oben angegebenen Zyklus mit einer festen Anzahl von Zyklen folgt. Auslesungen sind bei den obigen drei Zeitgabebeispielen in den Fig. 3 bis 5 gezeigt, aber es ist auch möglich, durch Einstellen des Signals R/W eine Schreiboperation durchzuführen. In einem solchen Fall werden externe Daten von DOUT/IN zum Speicher eingegeben.
• Zusätzlich sind bei den obigen Beispielen auch viele Kombinationen von Steueroperationsverfahren möglich. Beispielsweise ist es möglich, das Signal RWL und das Signal CL zu einem Signal zu kombinieren. Es ist auch möglich, die Spaltenadresse und das Signal R/W gleichzeitig zu holen, die Zeilenadresse, die Spaltenadresse und das Signal R/W unabhängig voneinander zu holen, und die Lese/Schreiboperation bei dem Zyklus zu beginnen, der einer festen Anzahl von Taktsignalen folgt und der der letzte Holzyklus geworden ist.
• Zusätzlich ist es anstelle des oben angegebenen Verfahrens möglich, die externen Signale, wie beispielsweise das Signal R/W und ähnliches, während einer festen Periode zwischen Zyklen zu holen, wie beispielsweise zwischen dem M-ten Zyklus und dem N-ten Zyklus. Es muß nicht gesagt werden, daß dieselbe Daten-Lese/Schreiboperation während einer festen Periode zwischen Zyklen ebenso fortgeführt werden kann.
• In Fig. 6 ist das Steuerverfahren bei dem oben beschriebenen ersten Ausführungsbeispiel auf einen verschachtelten Typ von Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung angewendet. Dieses Diagramm zeigt die Hauptkonfiguration einer Speichervorrichtung, für die das oben angegebene Steuerverfahren effektiv funktioniert.
• In Fig. 6 weist eine Speichervorrichtung 10 eine Speicherzellengruppe 11, einen Auswahlabschnitt 12, einen Spezifikationsabschnitt 13 und einen Steuerabschnitt 4 auf.
• Die Funktionen der Komponenten in Fig. 6, die dieselben Bezugszeichen haben wie Komponenten in Fig. 1, haben dieselben Funktionen wie diese Komponenten. Daher ist eine weitere Erklärung hier weggelassen. In der Speicherzellengruppe 11 ist beispielsweise eine Speicherzelle vom dynamischen Typ als Block ausgebildet und in einer Matrixform angeordnet. Diese Speicherzelle enthält auch einen Spaltendecodierer. Ein Beispiel einer spezifischen Konfiguration der Speicherzellengruppe 11 wird später beschrieben. Der Auswahlabschnitt 12 basiert auf einem Teil eines externen Basis-Taktsignals und eines Adressensignals. Die jeweiligen Blöcke der Speicherzelle in der Speicherzellengruppe 1 sind miteinander verschachtelt, und eine aufeinanderfolgende Auswahl wird aktiviert.
• Der Auswahlabschnitt 12 liefert eine Reihe von Auswahl- Aktivierungssignalen φA, φB, φC und φD zur Speicherzellengruppe 11. Der Spezifikationsabschnitt 13 spezifiziert die Zeilenadresse basierend auf einem Adressensignal und spezifiziert die Spaltenadresse des selektiv aktivierten Blocks basierend auf einem Signal, das ein Teil des Adressensignals und ein Teil von Auswahl- Aktivierungssignalen ist.
• Spezifische Beispiele der Konfiguration des Auswahlabschnitts 12 und des Spezifikationsabschnitts 13 werden später beschrieben. Der Steuerabschnitt 14 steuert die Operationen des Auswahlabschnitts 12 und des Spezifikationsabschnitts 13 basierend auf der Anzahl von Zyklen eines externen Basis- Taktsignals.
• Fig. 7 ist ein Diagramm, das den Aufbau einer Speicherzellenfeldmatrix (eines Speicherzellenfeldes) der Speicherzellengruppe 11 zeigt. In Fig. 7 weist die Speicherzelle eine Gesamtheit von 16 Speicherzellenfeldmatrizen auf. Eine Vielzahl von Spaltendecodierern nimmt bis zu acht Spalten ein, wobei jeder Spaltendecodierer zwischen zwei Speicherzellenfeldmatrizen angeordnet ist. Dieses Speichersystem führt vier getrennte Operationen durch. Wenn beispielsweise eine bestimmte Zeilenadresse ausgewählt wird, werden die Zellenfeldmatrizen 1, 2, 9 und 10, die in Fig. 7 von fetten Linien umgeben sind, aktiviert. Insbesondere wird ein Viertel der Speicherzellengruppe 11 entsprechend Zeilenadressen aktiviert. In Fig. 7 gibt es vier Kombinationen von Teilen der Speicherzellenfeldmatrizen, nämlich (1, 2, 9, 10), (3, 4, 11, 12), (5, 6, 13, 14) und (7, 8, 15, 16).
• Fig. 7 zeigt die Bedingungen, unter welchen die erste Kombination (1, 2, 9, 10) aktiviert wird. Ein Teil der Speicherzellen, die gleichzeitig aktiviert werden, wie es in dem Beispiel in Fig. 7 gezeigt ist, wird in gleiche Teil- Zellenfeldblöcke aufgeteilt, und ein serieller Zugriff wird in der für dieses Feld vorbestimmten Reihenfolge ausgeführt.
• Das Beispiel der Fig. 7 ist in vier Zellenblöcke unterteilt, und diese Auswahl wird mittels der Auswahl- Aktivierungssignale φA, φB, φC, φD durchgeführt.
• Bei dem in Fig. 7 gezeigten Beispiel entspricht die Zellenfeldmatrix dem Zellenfeldblock in einer Eins-zu-Eins- Beziehung. Zusätzlich ist der Spaltenrichtungszugriff seriell. Demgemäß ist die Eingabe zum Spaltendecodierer die Ausgabe vom seriellen Zähler. Weil die Speicherfelder 1, 2, 9, 10 in einer seriellen Reihenfolge miteinander verschachtelt sind und in dieser auf sie zugegriffen wird, ist auch die Zählerausgabe vom seriellen Zähler, die zu den Spaltendecodierern 1 und 5 eingegeben wird, verschachtelt. Diese Verschachtelungsoperation wird später erklärt.
• Fig. 8 zeigt ein spezifisches Beispiel einer Konfiguration eines Spaltendecodierers, der bei der in Fig. 6 gezeigten Halbleiterspeichervorrichtung verwendet wird. Die Konfiguration des in Fig. 8 gezeigten Spaltendecodierers zeigt Teile der Spaltendecodierer 1, 5 aus Fig. 7 kombiniert. Zusätzlich ist angenommen, daß DOUT/IN, das in den Fig. 2 bis 5 gezeigt ist, I/O von vier Bits ist, und die mit dieser Eingabe/Ausgabe-Schaltung verbundenen Datenübertragungswege sind als I/O1 bis I/O4 gezeigt. Zusätzlich sind eine aus einem komplementären Signalpaar aufgebaute Bitleitung und die oben angegebene I/O-Leitung der Einfachheit halber als eine Leitung gezeigt.
• In Fig. 8 wird ein aus einem NAND-Gatter gebildeter Spaltendecodierer C/Dn mittels einer seriellen Zählerausgabe ausgewählt. Darauffolgend werden dann, wenn die Decodiererausgabe auf einem "L"-Pegel ist und das Signal φA ansteigt, die Bitleitungen B1 bis B4 mit den I/O-Leitungen verbunden und ein Datenzugriff beginnt. Dies ist eine Latch- Schaltung, so daß dieser Auswahlzustand selbst dann beibehalten wird, wenn das Signal φA in den "L"-Pegel eintritt, und beibehalten wird, bis das Signal φA beim nächsten Mal ansteigt.
• Als nächstes werden dann, wenn das Signal φB ansteigt, die Bitleitungen B1' bis B4' mit den I/O-Leitungen I/O1' bis I/O4' verbunden. Auf diese Weise werden Datenelemente aufeinanderfolgend von den Speicherfeldern 1, 2, 9, 10 durch das aufeinanderfolgende Ansteigen der Signale φA, φB, φC, φD übertragen. Zusätzlich können die Daten durch die I/O- Leitungen auf die umgekehrte Weise eingeschrieben werden.
• Demgemäß kann das Taktsignal dann, wenn die Signale φA, φB, φC, φD verschachtelt sind, drei Zyklen ab der Initiierung eines Zugriffs bis zur Ausgabe der Daten verwenden, wie es im unteren Teil der Zeitgabewellenformen der Fig. 9 dargestellt ist. Demgemäß können die Daten zu drei Zeiten mit der durch die Schaltungsoperation eingestellten Geschwindigkeit ausgegeben werden. Zusätzlich können deshalb, weil drei Zyklen verstreichen, bis wieder auf dasselbe Speicherzellenfeld zugegriffen werden kann, die von einer externen Quelle empfangenen Daten mit einem Hochgeschwindigkeitszyklus für ein Einschreiben auf dieselbe Weise wie für ein Auslesen übertragen werden.
• Fig. 9 zeigt das Zeitgabediagramm für die internen Signale mit einer Verschachtelungsoperation, und sie stellt den Fall dar, bei welchem eine Verschachtelung basierend auf vier Phasen der Taktsignale angenommen ist. In Fig. 9 ist ein externes Taktsignal CLK in ein Vierfaches der Anzahl von Zyklen aufgeteilt, und die internen Basis-Taktsignale φ1, φ2, φ3, φ4, die zu dem externen Taktsignal um einen Zyklus phasenversetzt sind, werden durch den Auswahlabschnitt 12 erzeugt. Diese Taktsignale werden geeignet ausgewählt, und die Signale φA, φB, φC, φD werden erzeugt. Das Verfahren für eine Auswahl wird später erklärt.
• Ein Signal CNT1 und ein Signal CNT2 zeigen die Ausgaben vom seriellen Fehler, die zu den Spaltendecodierern 1 und 5 eingegeben wird, die in Fig. 7 gezeigt sind. CNT1 wird zuerst durch eine Aufwärtszähloperation unter Verwendung eines Taktsignals mit vier Zyklen ausgeführt. Ein Verzögerungssignal CNT2 mit zwei Zyklen wird dann auf dieselbe Weise aufwärtsgezählt. Dieser Zustand ist in Fig. 9 durch Zahlen angezeigt, die an die Wellenformen des Signals CNT1 und des Signals CNT2 angebracht sind. Als nächstes wird das Verfahren zum Auswählen des Felds in chronologischer Reihenfolge erklärt.
• In Fig. 9 ändert sich in einem bestimmten Zyklus des Taktsignals 1, beispielsweise CLK 1, die Ausgabe des Signals CNT1, und C/Dn des Spaltendecodierers 1 wird ausgewählt. In einem nächsten Zyklus CLK 2 wird die in Fig. 7 gezeigte Seite des Speicherzellenfelds 1 mit der I/O-Leitung ab dem Anstieg des Signals φA verbunden. Bei einem nächsten Zyklus CLK 3 wird die Seite des Speicherzellenfelds 2 ab dem Anstieg des Signals φB mit der I/O-Leitung verbunden. In diesem Zyklus ändert sich die Ausgabe dies Signals CNT2 gleichzeitig und wird dieselbe wie die Ausgabe des Signals CNT1. Als Ergebnis wird C/Dn des Spaltendecodierers 5 ausgewählt.
• Im folgenden Zyklus CLK 4 wird der Auswahlzustand des Speicherzellenfelds 1 durch die Latch-Schaltung beim Abfall des Signals φA zwischengespeichert. Dieser Zustand wird selbst dann beibehalten, wenn sich der Zustand des Spaltendecodierers C/Dn ändert. Ebenso wird die Seite des Speicherzellenfeldes 9 beim Anstieg des Signals φC mit der I/O-Leitung verbunden. Diese I/O-Leitung ist natürlich eine andere Leitung als diejenige, mit welcher der Spaltendecodierer 1 verbunden ist. Das Signal φB fällt im nächsten Zyklus CLK 5 ab, das Signal φD steigt an und der Aufwärtszählzustand der Ausgabe des Signals CNT1 wird geändert. Als Ergebnis ist C/Dn des Spaltendecodierers 1 im nicht ausgewählten Zustand. Jedoch fällt das Signal φA ab, und das Signal φB fällt auch ab, so daß keine Änderung in bezug auf die Verbindungszustände der I/O-Leitung und der I/O'-Leitung der Speicherzellenfelder 1, 2 auftritt. Ebenso wird die Seite des Speicherfeldes 10 beim Anstieg des Signals φD mit der I/O'-Leitung verbunden. Diese I/O'-Leitung ist natürlich eine andere Leitung als diejenige, mit welcher der Spaltendecodierer 1 verbunden ist.
• Dann werden in diesem Zyklus die zur I/O-Leitung des Spaltendecodierers 1 übertragenen Daten durch den Daten-I/O- Abschnitt 4 vom Speicher ausgegeben. Im nächsten Zyklus CLK 6 steigt das Signal φA wiederum an und das Signal φC fällt ab. Die Bitleitungen B1 bis B4 werden von den I/O-Leitungen beim Ansteigen des Signals φA getrennt. Dies ist so, weil die Ausgabe des Spaltendecodierers C/Dn auf dem "H"-Pegel ist und die Übertragungstransistoren der Bitleitungen und der I/O- Leitungen in den AUS-Zustand eintreten. Gleichzeitig tritt die Ausgabe von C/D der anderen Spaltendecodierer in den "L"- Pegel ein. Die Bitleitungen auf der Seite des Speicherzellenfeldes 1, die zum Spaltendecodierer C/D gehört, werden mit den I/O-Leitungen verbunden. In diesem Zyklus werden die zur I/O'-Leitung des Spaltendecodierersystems I übertragenen Daten durch den Daten-I/O-Abschnitt 4 vom Speicher ausgegeben. Weiterhin wird die durch das Spaltendecodierersystem I darauffolgend erzeugte Operation durch den Abfall des Signals φC auch im Spaltendecodierersystem 5 ausgeführt. Eine Erklärung ist daher weggelassen. Als nächstes werden die Gründe erklärt, warum das System, das die internen Basis-Taktsignale φ1 bis φ4 mit den Taktsignalen φA bis φD verbindet, die tatsächlich die Speichervorrichtung treiben, keine feste Verbindung sein kann, wie es die Verbindungslogik sein wird.
• Weil die Zeit, zu welcher der Speicher aktiviert wird, optional ist, ist der Zustand des internen Basis-Taktsignals nicht jedesmal festgelegt, bei welchem ein Zugriff begonnen wird. Andererseits ist es bei der Auswahl der jeweiligen Bitleitungen und des Spaltendecodierers C/D für die Signale CNT1, CNT2 und die Signale φA, φB, φC, φD nötig, daß sie feste Signale sind.
• Demgemäß muß dann, wenn die Spaltenadresse eingestellt worden ist und ein Zugriff begonnen ist, der Verbindungszustand der Basis-Taktsignale und der Signale φA, φB, φC, φD gemäß dem Zustand der Basis-Taktsignale φ1 bis φ4 und der Adresse bestimmt werden, und die Signale φA, φB, φC, φD müssen ab dem richtigen Zustand beginnen. Insbesondere ist es nötig, daß die Operation normalerweise mit einer festen inneren Operationsphasenbeziehung ausgeführt wird. In dem Abschnitt auf der rechten Seite der Fig. 9 ist eine Verbindung gezeigt, die sich von dem Abschnitt auf der linken Seite unterscheidet. In Fig. 9 ist die Verbindung auf der linken Seite, wie sie in der Zeichnung gezeigt ist, φ4 - φA, φ1 - φB, φ2 - φC, φ3 - φD, und auf der rechten Seite φ2 - φA, φ3 - φD, φ4 - φC, φ1 - φD; und Verbindungsbeziehungen existieren für weitere zwei Wege. Zusätzlich gibt es in Fig. 9 ein aufeinanderfolgendes Ansteigen beim Signal φA, aber ein aufeinanderfolgendes Ansteigen ist auch in bezug auf die Signale φB, φC, φD akzeptierbar. Diese Verbindungszustände werden gemäß den Zuständen der Basis-Taktsignale φ1 bis φ4 bei dem Taktzyklus bestimmt, der den Zugriff zur Spaltenadresse beginnt.
• Als nächstes werden spezifische Konfigurationen der Schaltungen erklärt, die die oben beschriebenen Taktsignale und ähnliches erzeugen.
• Fig. 10 ist ein Konfigurationsdiagramm, das eine Schaltung zeigt, die einen doppelten Zyklus eines Taktsignals φ2 aus dem externen Basis-Taktsignal CLK erzeugt.
• In Fig. 10 ist ein Paar von Takt-Invertern 20, 21 dargestellt. Der Taktinverter 21 funktioniert beispielsweise als Inverter, wenn das Taktsignal auf dem "H"-Pegel ist und eine Ausgabe hoher Impedanz tritt beim "L"-Pegel auf. Bei der in Fig. 10 gezeigten Schaltungskonfiguration kann der Zustand des Signals φ2 durch zweimaliges Umschalten des Taktsignals zwischen "H" und "L" geändert werden.
• Fig. 11 ist ein Konfigurationsdiagramm, das eine Schaltung zeigt, die die Basis-Taktsignale φ1, φ2, φ3, φ4 erzeugt. Die Operation der in Fig. 11 gezeigten Schaltung ist grundsätzlich dieselbe wie diejenige der in Fig. 10 gezeigten Schaltung. Jedoch werden in dieser Schaltung das Signal φ2 und das invertierte Signal φ2 anstelle des Taktsignals und des invertierten Taktsignals verwendet. Daher wird von den Taktsignalen aus gesehen ein Taktsignal mit vier Zyklen erzeugt. Die Phasenbeziehung der Signale φ1, φ2, φ3, φ4 wird aus der Schaltungskonfiguration klar.
• Fig. 12(a) ist ein Konfigurationsdiagramm, das eine Schaltung zeigt, die die tatsächlichen Schaltungssteuerungs-Taktsignale φ1, φ2, φ3, φ4 aus den internen Basis-Taktsignalen erzeugt.
• In Fig. 12(a) ist die Art, wie die vier Signale φ1, φ2, φ3, φ4 mit den Signalen φA, φB, φC, φD zu verbinden sind, gemäß den Werten einer Vielzahl von Auswahlsignalen X1 bis X4 gezeigt. In dieser Schaltung existieren tatsächlich vier Ausgaben Ys in Abhängigkeit von den Signalen φA, φB, φC, φD.
• Fig. 12(b) zeigt die Beziehung zwischen den Auswahlsignalen A, B, C, D, die die Signale X1 bis X4 sind, und den Signalen φA, φB, φC, φD, die die Ausgaben Y sind. Beispielsweise dann, wenn Y = φA gilt, entsprechen die Schaltungen X1 = A, X2 = B, X3 = C und X4 = D. Wenn das Signal A auf dem "H"-Pegel ist und die Signale B bis D auf dem "L"-Pegel sind, kann es aus den in Fig. 12(b) gezeigten Kombinationen und der Schaltungskonfiguration verstanden werden, daß die entsprechenden Beziehungen zu φ1 - φA, φ2 - φB, φ3 - φC, φ4 - φD werden.
• Fig. 13(a) ist eine Schaltung, die die Signale A, B, C, D aus dem Zustand der Basis-Taktsignale φ1, φ2, φ3, φ4 erzeugt. Wie es aus Fig. 9 verstanden werden kann, ist das Signal φ3 die invertierte Phase des Signals φ1 und ist das Signal φ4 die invertierte Phase des Signals φ2.
• Daher wird die Eingabe der in Fig. 13(a) gezeigten Schaltung die Signale φ1, φ2, das invertierte Signal φ1 und das invertierte Signal φ2. Alle Zustände des Basis-Taktsignals werden durch vier Kombinationen der Zustände der Signale φ1, φ2 bestimmt. Vier solche Schaltungen existieren tatsächlich mit der Ausgabe X1 in Abhängigkeit vom Signal A, B, C und D. Fig. 13(b) zeigt die Beziehung zwischen den Auswahlsignalen α, β, γ, δ, die aus den Zugriffs-Anfangsadressen bestimmt werden, die die Signale x1 bis x4 sind, und den Signalen A, B, C und D, die die Ausgabe Xi sind. Beispielsweise entspricht die Ausgabe Xi = A den Schaltungen, für welche x1 = α, x2 = β, x3 = γ und x4 = δ gilt. Aus dem Zustand der Anfangsadressen sind dann, wenn β = "H" ist, α, γ und δ "L". Wenn der Zustand des Basis-Taktsignals zu dieser Zeit so ist, daß das Signal φ1 auf dem "H"-Pegel ist und das Signal φ2 auf dem "L"-Pegel ist, wird von den Kombinationen und der Schaltungskonfiguration, die in Fig. 13(b) gezeigt sind, nur das Signal A zu "H".
• Fig. 14 zeigt eine Schaltungskonfiguration, die die Signale α, β, γ, δ aus den zwei niederwertigeren Bits A0c und A1c der Anfangsadresse erzeugt.
• In Fig. 14 entsprechen die zwei niederwertigeren Bits dem Speicherfeld, auf das in Fig. 7 in einer seriellen Weise aufeinanderfolgend zugegriffen wird, und zwar insbesondere den Signale φA, φB, φC, φD. Das Speicherzellenfeld, von welchem aus der serielle Zugriff begonnen wird, und der Zustand der Basis-Taktsignale zu dieser Zeit bestimmen das Verfahren zum Verbinden der Signale φA, φB, φC, φD und der Basis-Taktsignale φ1, φ2, φ3, φ4. Demgemäß ist die Schaltung, die die Auswahlsignale in Fig. 14 aus den Anfangsadressen erzeugt, wesentlich. Dies ist zuvor diskutiert worden.
• In der in Fig. 14 gezeigten Schaltung ist dann, wenn das Adressensignal für die Anfangsadresse geholt wird, ein Steuersignal S temporär auf dem "H"-Pegel, und gemäß dem Zustand der Adresse tritt eines der Signale α, β, γ, δ temporär in den "H"-Pegel ein. Irgendeines der Signale A bis D kann in Abhängigkeit von diesem Signal in den "H"-Pegel eintreten. Aus der in Fig. 13(a) gezeigten Schaltungskonfiguration ergibt sich der Grund für das Zwischenspeichern der Ausgabe X1, weil die Signale α, β, γ, δ entsprechend den Signalen x1 bis x4 nur temporär in den "H"- Pegel eintreten, so daß selbst dann, wenn dieser Zyklus verstrichen ist, der Zustand der Signale A bis D beibehalten wird.
• Wie es oben erklärt ist, wird dann, wenn die Signale φA, φB, φC, φD aus den Basis-Taktsignalen erzeugt werden, die Phasenbeziehung der internen Steuerung ohne irgendeine Beziehung zur Anfangsadresse fest.
• Als nächstes ist in Fig. 15 ein Beispiel der Konfiguration einer Zählerschaltung gezeigt, die im Spezifikationsabschnitt 13 zur Verwendung beim seriellen Zugriff enthalten ist.
• Der Zähler der Fig. 15 weist eine Halbaddiererschaltung 21 und eine Latch-Schaltung 22 auf. Zusätzlich zu diesen Komponenten sind auch eine Steuerschaltung 23 zum Einstellen der Anfangsadresse im Zähler und eine Latch-Schaltung 24 für das Signal CNT2, das die Eingabe zu dem in Fig. 7 gezeigten Spaltendecodierer 5 ist, vorgesehen. Die Halbaddiererschaltung 21 und die Latch-Schaltungen 22, 24 enthalten nur die Anzahl ihrer für die Spaltenadresse erforderlichen.
• Die Adresse, die die Ausgabe der Halbaddiererschaltung 21 in der Form von Bits hält, ist die Eingangsadresse (die Adresse, die IAis in der Form von Bits hält) + 1. Dies ist aus der Tatsache offensichtlich, daß der Übertragseingang T&submin;&sub1; für das niederwertigste Bit i = 0 für VDD auf einem "H"-Pegel ist. Die Latch-Schaltung 22 und die Steuerschaltung 23 speichern diese inkrementierte Ausgabe zwischen und geben sie aus, und zwar in einer geeigneten Zeitperiode.
• Wenn das Signal D ansteigt, wird die Ausgabe von der Halbaddiererschaltung 21 als IAis zur Latch-Schaltung 22 ausgegeben, was das Adressenbit des Signals CNT1 ist. Als nächstes bleibt die Adresse in diesem Zustand zwischengespeichert, bis das Signal D wiederum ansteigt.
• Die Steuerschaltung 23 steuert so, daß die Spaltenadresse von der Latch-Schaltung 22 als das Signal CNT1 ausgegeben wird, ohne daß das Signal D zur Latch-Schaltung 22 übertragen wird, wenn die Anfangsadresse im Zähler eingestellt wird.
• Das Adressenbit IAis des Signals CNT1 wird verzögert und wird beim Ansteigen des Signals φB als das Adressenbit des Signals CNT2 zur Latch-Schaltung 24 ausgegeben. Die Adresse bleibt in diesem Zustand zwischengespeichert, bis das Signal φB wieder ansteigt. Die in Fig. 9 gezeigten Signale CNT1, CNT2 werden bei diesem Typ von Schaltungskonfiguration erhalten.
• Als nächstes wird eine Halbleiterspeichervorrichtung als ein drittes Ausführungsbeispiel der vorliegenden Erfindung erklärt. Die Halbleiterspeichervorrichtung ist eine Speichervorrichtung vom Paketübertragungstyp, die Daten in eine oder aus einer festen Anzahl von Speicherzellen unter Verwendung eines seriellen Registers gleichzeitig übertragen kann.
• Fig. 16 zeigt ein Blockdiagramm der Halbleiterspeichervorrichtung vom Paketübertragungstyp als das dritte Ausführungsbeispiel, auf welches das Speicher-I/O- Operations-Steuerverfahren gemäß der vorliegenden Erfindung angewendet wird. Zwischen Speicherzellengruppen 162 und einem Daten-I/O-(Eingabe/Ausgabe-)Abschnitt 164 ist ein serieller Registerabschnitt 167 mit einer Vielzahl von seriellen Registern (bei der in Fig. 16 gezeigten Speichervorrichtung ist die Anzahl der seriellen Register acht) in einer Speichervorrichtung 161 eingebaut. Eine Datenübertragungsoperation zwischen den Speicherzellengruppen 162 und dem Daten-I/O-Abschnitt 164 wird durch die acht seriellen Register gleichzeitig durchgeführt.
• Eine Datenübertragungsoperation zwischen dem seriellen Registerabschnitt 67 und dem Daten-I/O-Abschnitt 164 wird pro seriellem Register basierend auf der Periode des externen Basis-Taktsignals durchgeführt. Ein Datenübertragungs- Steuerabschnitt 168 steuert zwei Typen der Datenübertragungsoperationen, die oben angegeben sind. Bei der Konfiguration der in Fig. 16 gezeigten Speichervorrichtung 161 werden Acht-Bit-Daten auf einmal zwischen den Speicherzellengruppen 162 und dem seriellen Registerabschnitt 167 übertragen. Die Acht-Bit-Daten werden bitweise zwischen dem Daten-I/O-Abschnitt 164 und dem seriellen Registerabschnitt 167 seriell übertragen.
• Fig. 17 ist ein Zeitdiagramm, das eine Operation einer Halbleiterspeichervorrichtung vom Paketübertragungstyp zeigt, die in Fig. 16 gezeigt ist. Im selben Diagramm beginnt, nachdem das Signal ein L-Pegel wird, die Zähloperation des Basis-Taktsignals CLK ab einem bestimmten Zyklus, der durch ein von einem externen Abschnitt gelieferten Steuersignal bestimmt wird.
• Bei diesem Ausführungsbeispiel ist der bestimmte Zyklus mit CLK 1 bezeichnet, bei welchem eine Zeilenadresse geholt wird, und dann eine Spaltenadresse bei CLK 3, CLK 11 und CLK 19 geholt wird. Die Spaltenadresse bedeutet eine Anfangsadresse der Ziel-Speicherzellen von 8 Bits als eine Paket- Speicherzelle, die auf einmal zu holen ist.
• Der Unterschied zwischen der zuvor beschriebenen Speichervorrichtung vom Verschachtelungstyp und der Speichervorrichtung dieses Ausführungsbeispiels ist im folgenden erklärt:
• Bei der zuletzt genannten kann das Einstellen von Anfangsadressen in zu holenden Zielpaket-Speicherzellen, von welchen jede eine feste Anzahl von auf einmal zu holenden Speicherzellen aufweist, nicht frei bestimmt werden, und ein Anfangszyklus in zum Übertragen aller Bits in einer auf einmal zu übertragenden Paket-Speicherzelle erforderlichen Taktzyklen wird im voraus in den Zyklen bei Intervallen von Zyklen bestimmt, die durch die Anzahl von Bits in einer Paket-Speicherzelle bestimmt sind. Weiterhin muß bei der letztgenannten zum Fortführen der seriellen Zugriffsoperation eine nächste Spaltenadresse zur Verfügung gestellt werden, nachdem die Anzahl von Taktzyklen, die zum Übertragen der Bits als die Paket-Daten erforderlich sind, vorübergegangen sind. Diese nächste Spalten-Anfangsadresse kann durch einen Zähler im Chip automatisch erzeugt werden, um die serielle Zugriffsoperation fortzuführen. In Fig. 17 bezeichnet Dout eine serielle Zugriffsoperation für eine Datenausgabe. In diesem Fall beginnt die Datenausgabeoperation bei CLK 8.
• Andererseits bezeichnet Din die serielle Zugriffsoperation für eine Dateneingabe zu den Speicherzellengruppen 162. In diesem Fall beginnt die Dateneingabeoperation bei CLK 1. Das bedeutet, daß bei diesem Ausführungsbeispiel eine Speicherzellengruppe zum Speichern von Daten während der Dateneingabeoperation zum seriellen Registerabschnitt 167 bestimmt werden kann, und dann alle Daten im seriellen Registerabschnitt 167 als paketierte Daten zur Speicherzellengruppe auf einmal übertragen werden können.
• Fig. 18 ist ein Blockdiagramm einer Konstruktionsschaltung einer Speichervorrichtung als ein viertes Ausführungsbeispiel gemäß der vorliegenden Erfindung, welches zum Durchführen einer aufeinanderfolgenden seriellen Zugriffsoperation durch Zählen der Anzahl von Zyklen des Basis-Taktsignals durch einen seriellen Registerabschnitt mit einer vorbestimmten Anzahl von Bits erforderlich ist. Im selben Diagramm weist ein Spezifikationsabschnitt zum Spezifizieren einer Speicherzellengruppe 182 einen Zeilen-Spezifikationsabschnitt 183 und einen Spalten-Spezifikationsabschnitt 181 auf. Eine Vielzahl von Spalten wird auf einmal als ein Paket- Speicherzellenabschnitt durch den Spalten- Spezifikationsabschnitt 181 ausgewählt. Beispielsweise bezeichnet jedes Symbol (1), (2) oder (3) in der Speicherzellengruppe 182 einen Speicherzellenabschnitt mit einer konstanten Anzahl von Speicherzellen mit einer aufeinanderfolgenden Adresse. Alle Inhalte der Speicherzellen in jedem Speicherzellenabschnitt (1), (2) oder (3) werden gleichzeitig zu den seriellen Registerabschnitt 187 oder 188 übertragen.
• Der Grund, warum es zwei Registerabschnitt 187 und 188 als den seriellen Registerabschnitt gibt, ist derjenige, wie es in Fig. 17 gezeigt ist, daß eine serielle Zugriffsoperation für Bit-Daten mit der Anzahl von Bits, die größer als diejenige von Bit-Daten für die Paketübertragungsoperation ist. In diesem Fall werden dann, wenn die Ausleseoperation durchgeführt wird, Zellendaten gemäß einer Spaltenadresse CA, die bei CLK 3 unter der Steuerung eines Zählabschnitts 185 und eines Steuerabschnitts 186 ausgelesen wird, beispielsweise Paketdaten mit allen der im Speicherzellenabschnitt (1) gespeicherten Zellendaten gleichzeitig zum seriellen Registerabschnitt 187 übertragen.
• Eine Spaltenadresse wird geholt, und dann werden beispielsweise Paketdaten entsprechend dieser Spaltenadresse mit allen im Speicherzellenabschnitt (3) gespeicherten Zellendaten zum seriellen Registerabschnitt 188 übertragen, während auf die Paketdaten des Speicherzellenabschnitts (1) zugegriffen wird. Als nächstes wird eine Ausgabe der letzten Daten im seriellen Registerabschnitt 187 beendet, und auf Daten im seriellen Registerabschnitt 188 wird seriell zugegriffen. Somit steuert der Steuerabschnitt 186 die Daten- I/O-Operationen zwischen der Speicherzellengruppe 182 und den seriellen Registerabschnitt 187, 188, und den seriellen Registerabschnitt 187, 188 und dem Daten-I/O-Abschnitt 184.
• Durch Wiederholen der oben beschriebenen Operationen kann die serielle Zugriffsoperation ausgeführt werden.
• Andererseits werden in dem Fall der Einschreiboperation beispielsweise sequentielle Daten in den seriellen Registerabschnitt 187 gemäß dem Basis-Taktsignal geschrieben. In dem Fall der in Fig. 17 gezeigten Takt-Zeitgabe beginnen zuerst das Zählen der Anzahl des Taktsignals CLK1 und die Dateneinschreiboperation.
• Die Anfangsadresse CA in den Speicherzellen im zu speichernden Speicherzellenabschnitt wird geholt, während die Daten in den seriellen Registerabschnitt 187 geliefert werden (bei CLK 3).
• Nachdem der Zyklus des Taktsignals CLK der Anzahl der Register, die den seriellen Registerabschnitt 187 bilden, verstrichen ist, werden Daten in den seriellen Registerabschnitt 188 geholt, und dann werden die Paketdaten im seriellen Registerabschnitt 187 in den Speicherzellenabschnitt (1) übertragen, der durch die Spaltenadresse CA adressiert ist, in der Speicherzellengruppe 182. Als nächstes werden die Paketdaten im seriellen Registerabschnitt 188 auch in den Speicherzellenabschnitt übertragen. Dadurch geht die aufeinanderfolgende serielle Operation weiter.
• Wie es in Fig. 17 durch das Symbol bzw. Zeichen Din gezeigt ist, gibt es einen Fall, in welchem die Daten in einem seriellen Registerabschnitt in einen Speicherzellenabschnitt übertragen werden müssen, bevor eine Datenübertragungsoperation für alle Register im seriellen Registerabschnitt beendet ist. Zusätzlich gibt es, wie es in Fig. 19 gezeigt ist, auch einen Fall, in welchem Daten in einem Register in einen seriellen Registerabschnitt nicht unter der Steuerung eines Eingangsfreigabesignals übertragen werden müssen.
• Wie es in einem Zeitgabediagramm der Fig. 19 gezeigt ist, können Daten im Taktsignal CLK nicht in ein Register übertragen werden, wenn im H-Pegel ist. In diesem Fall ist der Inhalt des Registers undefiniert. Wenn Paketdaten einschließlich der undefinierten Daten in einen Speicherzellenabschnitt übertragen werden, kann eine Datenübertragungsoperation nicht richtig beendet werden. Dieses Problem wird durch eine Schaltung eines seriellen Registerabschnitts in der Halbleiterspeichervorrichtung als ein fünftes Ausführungsbeispiel gemäß der vorliegenden Erfindung gelöst, das in Fig. 20 gezeigt ist.
• Fig. 20 ist ein Blockdiagramm, das eine Konstruktion bzw. einen Aufbau des seriellen Registerabschnitts in einer Halbleiterspeichervorrichtung des fünften Ausführungsbeispiels gemäß der vorliegenden Erfindung zeigt.
• Wie es in Fig. 20 gezeigt ist, ist ein Registergatterabschnitt 205 zwischen einem seriellen Registerabschnitt 206 und einem Datenbus 201 eingebaut. Der Registergatterabschnitt 205 weist viele Gatter auf, die den Registern im seriellen Registerabschnitt 206 mit einer Einszu-Eins-Beziehung entsprechen.
• Der Registergatterabschnitt 205 wird aktiviert, wenn ein Schreibsignal 209 angelegt wird, und dann tritt jedes Registergatter im Registergatterabschnitt 205 durch ein Schreibfreigabesignal 207 in einen EIN-Zustand ein, das vom Steuerabschnitt 203 geliefert wird. Jedes Registergatter im EIN-Zustand entspricht dem seriellen Register mit effektiven Daten, die in eine Speicherzelle in einer Speicherzellengruppe zu übertragen sind. Dadurch ist ein Datenübertragungspfad zwischen dem seriellen Register mit den effektiven Daten und dem Datenbus 201 offen. Andererseits ist ein Datenübertragungspfad zwischen einem seriellen Register mit nicht effektiven Daten und dem Datenbus 201 geschlossen.
• Das Schreibfreigabesignal wird beispielsweise basierend auf einem Zustand des Signals durch einen Steuerabschnitt 203 erzeugt. Somit kann der Inhalt einer Speicherzelle richtig gehalten werden, weil durch ein Sperren der Übertragung der Daten in einem Register mit nicht effektiven Daten die Speicherzelle durch ein Registergatter geschützt werden kann, wenn eine Paketübertragungsoperation durchgeführt wird.
• Andererseits werden bei der Ausleseoperation in einem Speicherzellenabschnitt gespeicherte Paketdaten durch den Datenbus 202 zu einem seriellen Registerabschnitt 206 übertragen. In diesem Fall wird der Registergatterabschnitt 205 nicht aktiviert.
• Mit einem Steuersystem von diesem Typ und einer Speichervorrichtung mit dieser Konfiguration kann ein Zugriff ohne die Notwendigkeit für eine kritische Zeitgabe und ohne Verwendung einer großen Anzahl von Steuersignalen durch Verwendung des Hochgeschwindigkeits-Modezustands durchgeführt werden. Aufgrund dieser Tatsache kann es klar verstanden werden, daß alle Operationen mit einem seriellen Taktsignal CLK hoher Geschwindigkeit gesteuert werden können, und daß diese Steuerungen einfach durchgeführt werden können. Zusätzlich können deshalb, weil eine Verschachtelung bei irgendwelchen dieser Steuersignale in der internen Operation ausgeführt werden kann, die internen Operationen durch Verdoppeln der Anzahl von Hochgeschwindigkeits-Zugriffszyklen durchgeführt werden. Keine spezielle Schaltungstechnologie ist erforderlich, um zu einer hohen Geschwindigkeit zu wandeln.
• Zusätzlich ist die Phase des Zugriffs der internen Schaltungsabschnittsoperation ohne Abhängigkeit vom Zugreifen auf die Anfangsadresse fest. Demgemäß verschwinden Beschränkungen in bezug auf die Anfangsadresse.
• Weiterhin ist keine spezielle Schaltung zum Umwandeln einer hohen Geschwindigkeit erforderlich, weil durch die vorliegende Erfindung das Paketübertragungsverfahren, durch welches eine interne Operation in einer Halbleiterspeichervorrichtung in jedem mehrerer Zyklen eines Taktsignals durchgeführt werden kann, auf die Halbleiterspeichervorrichtung angewendet werden kann.
• Verschiedene Modifikationen werden für Fachleute auf dem Gebiet nach einem Aufnehmen der Lehren der vorliegenden Offenbarung möglich werden, ohne vom Schutzumfang davon abzuweichen, wie er in den beigefügten Ansprüchen definiert ist.
• Bezugszeichen in den Ansprüchen sind für ein besseres Verstehen beabsichtigt und sollen den Schutzumfang nicht beschränken.

Claims (60)

1. Halbleiterspeichervorrichtung (1, 10, 161), die folgendes aufweist:

a) eine Speicherzellengruppe (2, 11, 162, 182), die eine Vielzahl von in einer Matrix angeordneten Speicherzellen aufweist,

b) eine Spezifikationseinrichtung (3, 12, 13, 163, 181, 183), die dazu geeignet ist, ein Adressensignal zu empfangen und in der Speicherzellengruppe eine Vielzahl von durch aufeinanderfolgende Adressen adressierten Speicherzellen zur Aktivierung der Speicherzellen zu spezifizieren,

c) eine Daten-Eingabe/Ausgabe-Einrichtung (4, 164, 184), die dazu geeignet ist, eine Daten-Einschreib/Auslese- Operation in bezug auf die durch die Spezifikationseinrichtung (3, 12, 13, 161, 181, 183) spezifizierten Speicherzellen gesteuert auf der Basis eines von einem externen Abschnitt gelieferten Einschreib/Auslese-Signals durchzuführen,

d) eine Zähleinrichtung (5, 165, 185), die dazu geeignet ist, die Anzahl von Zyklen eines von einem externen Abschnitt kontinuierlich gelieferten Grundtaktsignals (CLK) zu zählen, und

e) eine Steuereinrichtung (6, 14, 166, 186), die mit der Zähleinrichtung (5, 165, 185) verbunden ist und die dazu geeignet ist

e.1) ein von einem externen Abschnitt geliefertes Spezifikationssignal (CE, CL, RWL) zum Spezifizieren eines Zyklus des Grundtaktsignals (CLK) zu empfangen,

e.2) in Antwort auf das Spezifikationssignal (CE, CL, RWL) ein Steuersignal zur Zähleinrichtung (5, 165, 185) auszugeben, woraufhin die Zähleinrichtung (5, 165, 185) die Anzahl von Taktzyklen des Grundtaktsignals (CLK) beginnend mit dem spezifizierten Zyklus zählt,

e.3) von der Zähleinrichtung (5, 165, 185) die Zahl der Anzahl von Zyklen des Grundtaktsignals (CLK) zu empfangen, und

e.4) eine Spezifikationsoperation der Spezifikationseinrichtung (3, 12, 13, 163, 181, 183) und die Daten-Einschreib/Auslese-Operation der Daten-Eingabe/Ausgabe-Einrichtung (4, 164, 184) gemäß der Anzahl von durch die Zähleinrichtung (5, 165, 185) gezählten Zyklen des Grundtaktsignals (CLK) zu steuern.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Einschreib/Auslese-Signal Befehle diesbezüglich liefert, ob die Halbleiterspeichervorrichtung (1) für eine Auslese- oder für eine Einschreib-Operation arbeitet.

3. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 2, wobei die Speicherzellen eine Zugriffszeit von 30 ns haben.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Spezifikationseinrichtung (3) ein Zeilenadressensignal (RAS) holt und dann eine Reihe von Spaltenadressensignalen (CAS) für eine Kette von durch das Zeilenadressensignal spezifizierten Speicherzellen holt.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Spezifikationseinrichtung (3) eine Reihe von Speicherzellen mittels des Spaltenadressensignals aufeinanderfolgend spezifiziert.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Grundtaktsignal (CLK) mit einer im wesentlichen festen Frequenz kontinuierlich zur Zähleinrichtung (5) eingegeben wird.

7. Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Zykluszeit des Grundtaktsignals (CLK) kleiner als die Zugriffszeit der Speicherzellen ist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, wobei die Spezifikationsoperation der Spezifikationseinrichtung (3) das Holen des Adressensignals in der Spezifikationseinrichtung (3) und die interne I/O-Operation der Daten im Daten-I/O- Abschnitt (4) aufweist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, wobei durch die Steuereinrichtung (6) auf eine Adresse und Daten einer Speicherzelle nach wenigstens zwei oder mehreren Zyklen des Grundtaktsignals, die ab dem bestimmten Zyklus gezählt werden, zuerst zugegriffen wird.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, wobei das Spezifikationssignal ein erstes Signal (CE) aufweist, das die aktive Periode der Speichervorrichtung (1) anzeigt.

11. Halbleiterspeichervorrichtung nach Anspruch 10, wobei die Halbleiterspeichervorrichtung (1) in einen inaktiven Zustand eintritt, nachdem das erste Signal (CE) in einen hohen Pegel (H) eintritt.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 9 bis 11, wobei die Spezifikationsoperation der Spezifikationseinrichtung (3) und die Daten- Einschreib/Auslese-Operation der Daten-Eingabe/Ausgabe- Einrichtung (4) gemäß der spezifizierten festen Anzahl von Zyklen während der Periode gesteuert werden, wenn das erste Signal (CE) auf einem niedrigen Pegel (L) ist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 9 bis 12, wobei das erste Signal (CE) auf einer negativen Logik basiert.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 9 bis 12, wobei das erste Signal (CE/RL) auf einer positiven Logik basiert.

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 14, wobei die Steuereinrichtung (6) steuert, daß eine Zeilenadresse der Speicherzellengruppe (2) nach einer festen Anzahl von Zyklen bestimmt wird, gezählt ab einem bestimmten Zyklus des Grundtaktsignals, das durch ein erstes Spezifikationssignal in den Spezifikationssignalen erhalten wird, und eine Spaltenadresse der Speicherzelle nach einer festen Anzahl von Zyklen bestimmt wird, gezählt ab einem bestimmten Zyklus des Grundtaktsignals, das durch ein zweites Spezifikationssignal in den Spezifikationssignalen erhalten wird, um einen Inhalt einer durch die Zeilenadresse und die Spaltenadresse adressierten Speicherzelle zu erhalten.

16. Halbleiterspeichervorrichtung nach Anspruch 15, wobei der Wert eines Adressensignals (Add) durch die Spezifikationseinrichtung (3) beim Anstieg des anfänglichen Taktzyklus (ZYKLUS1) der spezifizierten festen Anzahl von Taktzyklen als Zeilenadresse (R) geholt wird.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 15 -16, wobei der Wert eines Adressensignals (Add) durch die Spezifikationseinrichtung (3) beim Anstieg des fünften CLK-Zyklus (ZYKLUS 5) der spezifizierten festen Anzahl von Taktzyklen als Spaltenadresse (CN) geholt wird.

18. Halbleiterspeichervorrichtung nach einem der Ansprüche 15 -17, wobei die Daten der Spaltenadresse (CN) beim Anstieg des achten Taktzyklus (ZYKLUS 8) der spezifizierten festen Anzahl von Taktzyklen, der äquivalent zum dritten Taktzyklus ist, nachdem die Spaltenadresse (CN) geholt worden ist, zur Daten- Eingabe/Ausgabe-Einrichtung (4) ausgegeben werden.

19. Halbleiterspeichervorrichtung nach einem der Ansprüche 15 -18, wobei gemäß dem Fortschreiten der Taktzyklen (ZYKLUS 9, 10, 11, ...) die Daten aus einer zuvor entschiedenen Reihenfolge von Adressen (CN+1, CN+2, CN+3, ...) seriell zur Daten-Eingabe/Ausgabe-Einrichtung (4) ausgegeben werden.

20. Halbleiterspeichervorrichtung nach einem der Ansprüche 15 -19, wobei die Daten der Spaltenadresse beim Anstieg des dritten Taktzyklus (ZYKLUS 3) der spezifizierten festen Anzahl von Taktzyklen geholt werden.

21. Halbleiterspeichervorrichtung nach Anspruch 20, wobei die Speicherzellendaten beginnen, beim Anstieg des sechsten Taktzyklus (ZYKLUS 6) der spezifizierten festen Anzahl von Taktzyklen zur Daten-Eingabe/Ausgabe-Einrichtung (4) ausgegeben zu werden.

22. Halbleiterspeichervorrichtung nach einem der Ansprüche 15 -21, wobei ein Taktzyklus, in welchem die Spaltenadresse geholt wird, durch das Grundtaktsignal (CLK) unabhängig von der Zeitgabe zum Holen der Zeilenadresse angezeigt werden kann.

23. Halbleiterspeichervorrichtung nach Anspruch 22, wobei, nachdem die Zeilenadresse zur Spezifikationseinrichtung (3) geholt ist, dann, wenn ein zweites Signal (CL) in den hohen Pegel (H) eintritt, wenn das Grundtaktsignal (CLK) ansteigt, die Spaltenadresse während jenes Taktzyklus zur Spezifikationseinrichtung (3) geholt wird.

24. Halbleiterspeichervorrichtung nach Anspruch 23, wobei während des Holzyklus eine feste Anzahl von Taktzyklen spezifiziert wird, und wobei die Daten, die den Spaltenadressen (CN, CN+1, CN+2, CN+3, CN+4) ab dem dritten Taktzyklus (CLK 3) der festen Anzahl von Taktzyklen folgen, in einer seriellen Reihenfolge ausgegeben werden.

25. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, wobei das Einschreib/Auslese-Signal basierend auf einer Pegeländerung des dritten Signals (RWL) gesteuert wird, so daß das Grundtaktsignal, das die Adresse holt, unabhängig und frei eingestellt werden kann, um die Adresse zu holen, ohne in Zeilen- und Spaltenteile geteilt zu werden.

26. Halbleiterspeichervorrichtung nach Anspruch 25, wobei dann, wenn das dritte Signal (RWL) beim Anstieg des Taktsignals (CLK) auf einem hohen Pegel (H) ist, das Einschreib/Auslese-Signal geholt wird.

27. Halbleiterspeichervorrichtung nach Anspruch 26, wobei die Ausgabe von Daten beim Anstieg des dritten Taktzyklus (ZYKLUS 3) der spezifizierten festen Anzahl von Taktzyklen beginnt.

28. Halbleiterspeichervorrichtung nach einem der Ansprüche 23 -27, wobei die Steuerung der Spezifikationsoperation auf einem vierten Signal basiert, das eine Kombination des zweiten Signals (CL) und des dritten Signals (RWL) ist.

29. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 -28, wobei die Spaltenadresse und das Einschreib/Auslese-Signal gleichzeitig geholt werden.

30. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 -28, wobei die Zeilenadresse und die Spaltenadresse und das Einschreib/Auslese-Signal unabhängig geholt werden.

31. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 -30, wobei die Daten-Einschreib/Auslese-Operation der Daten-Eingabe/Ausgabe-Einrichtung (4) bei dem Zyklus beginnt, der der festen Anzahl von Taktzyklen folgt, welche der letzte Holzyklus geworden sind.

32. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 -31, wobei die Signale des externen Abschnitts während einer festen Periode zwischen Zyklen geholt werden.

33. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 -32, wobei die Daten-Einschreib/Auslese-Operation der Daten-Eingabe/Ausgabe-Einrichtung (4) während einer festen Periode zwischen Zyklen fortgeführt wird.

34. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung (10) ein verschachtelter Typ von Speicher ist, wobei eine aufeinanderfolgende Auswahl aktiviert wird.

35. Halbleiterspeichervorrichtung nach Anspruch 34, wobei eine Auswahleinrichtung (12) zum Ausgeben eines gelieferten Auswahlsignals auf einem Grundtaktsignal basiert, das aufeinanderfolgend von einem externen Abschnitt geliefert wird, und einem Adressensignal zum Spezifizieren einer Adresse des Zellenblocks, um den Zellenblock durch aufeinanderfolgendes Verschachteln der Speicherzellenblöcke auszuwählen und zu aktivieren.

36. Halbleiterspeichervorrichtung nach einem der Ansprüche 34 -35, wobei die Spezifikationseinrichtung (13) die durch aufeinanderfolgende Adressen adressierten Speicherzellen im Speicherzellenblock gemäß dem Adressensignal und dem Auswahlsignal zum Aktivieren und zum Eintretenlassen des Zellenblocks in einen aktiven Zustand durch die Auswahleinrichtung (12) sequentiell spezifiziert und aktiviert.

37. Halbleiterspeichervorrichtung nach Anspruch 36, wobei unter der Steuerung der Steuereinrichtung (14) eine Holoperation für Daten in einem y-ten Speicherzellenblock (x = i - m (mod n), Modulus n) vor m Zyklen ab einem Zyklus des Grundtaktsignals gestartet wird, gezählt ab einem Anfangszyklus, um auf den i-ten Speicherzellenblock zuzugreifen, und den Inhalt des x-ten Speicherzellenblocks ausgibt, wenn aufeinanderfolgende Daten aus den n (n ≥ 2) Speicherzellenblöcken geholt werden.

38. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -37, wobei

die Speicherzellengruppe (11) aus kleinen Gruppen von n Speicherzellenblöcken besteht,

die k (n > k) Speicherzellenblöcke aus einem Speicherzellenblock gebildet sind, die N (n > k > N) großen Speicherzellenblöcke aus den kleinen Speicherzellengruppen (n = k · N) gebildet sind,

ein Spaltendecodierer für jeden großen Speicherzellenblock vorgesehen ist,

die k Speicherzellenblöcke in jedem großen Speicherzellenblock durch denselben Spaltendecodierer gesteuert werden,

jeder Spaltendecodierer in jedem n-ten Zyklus des Grundtaktsignals zum aufeinanderfolgenden Spezifizieren der Speicherzellen in den k Speicherzellenblöcken unter der Steuerung der Spezifikationseinrichtung (13) aktiviert wird, und

jeder der N Spaltendecodierer eine Spezifikation für den während wenigstens 2k Zyklen des Grundtaktsignals spezifizierten großen Speicherzellenblock halten kann.

39. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -38, wobei die Auswahleinrichtung eine Vielzahl von internen Grundtaktsignalen liefert, die nur in bezug auf die Phase vom Grundtaktsignal unterschiedlich sind, die Vielzahl der Speicherzellenblöcke durch aufeinanderfolgendes Verschachteln von ihnen in einer festen Reihenfolge unter Verwendung der internen Grundtaktsignale und eines Teils eines Adressensignals zum Spezifizieren eines Anfangs-Speicherzellenblocks, auf den zuzugreifen ist, ausgewählt und aktiviert wird, trotz des Zustandes des internen Grundtaktsignals, bei welchem auf den Speicherzellenblock durch das interne Grundtaktsignal zuerst zugegriffen wird.

40. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -39, wobei die Halbleiterspeichervorrichtung (10) eine Auswahleinrichtung (12) aufweist, die eine Reihe von Auswahl-Aktivierungssignalen (φA, φB, φC, φD) zur Speicherzellengruppe (11) zum Auswählen der Zellenblöcke basierend auf einem Teil eines externen Grundtaktsignals und eines Adressensignals liefert.

41. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -40, wobei der Spaltenrichtungszugriff seriell ist.

42. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -41, wobei die Spezifikationseinrichtung (13) die Zeilenadresse basierend auf dem Adressensignal spezifiziert und die Spaltenadresse des selektiv aktivierten Blocks basierend auf einem Teil des Adressensignals und einem Teil der Auswahl- Aktivierungssignale spezifiziert.

43. Halbleiterspeichervorrichtung nach einem der Ansprüche 36 -42, wobei der Steuerabschnitt (14) die Operation der Auswahleinrichtung (12) und der Spezifikationseinrichtung (13) basierend auf der Anzahl von Zyklen eines externen Grundtaktsignals (CLK) steuert.

44. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Speicherzellengruppe aus einer Paket-Speicherzelle besteht, die weiterhin folgendes aufweist:

eine Spezifikationseinrichtung (12) zum Spezifizieren und zum Aktivieren einer festen Anzahl der Speicherzellen auf einmal, die durch aufeinanderfolgende Adressen in den Speicherzellen gemäß einem Grundtaktsignal und einem von einem externen Abschnitt gelieferten Adressensignal adressiert sind, und

eine Speichereinrichtung (167) zum temporären Speichern von Daten ab oder bis zu der festen Anzahl der gleichzeitig durch die Spezifikationseinrichtung (163) spezifizierten Speicherzellen.

45. Halbleiterspeichervorrichtung nach Anspruch 44, wobei die Steuereinrichtung (166) auf einmal eine Datenübertragungsoperation zwischen der festen Anzahl der durch die Spezifikationseinrichtung (163) spezifizierten Speicherzellen und der Speichereinrichtung (167) gemäß dem Grundtaktsignal und dem Spezifikationssignal ausführt,

die Daten-Eingabe/Ausgabe-(I/O)-Einrichtung (164, 168) eine Daten-Auslese/Einschreib-Operation (eine Daten-I/O- Operation) für die Speichereinrichtung gemäß dem Grundtaktsignal sequentiell ausführt, und

die Zähleinrichtung (165) die Anzahl von Zyklen eines Grundtaktsignals zählt.

46. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 bis 45, wobei die Steuereinrichtung (166) wenigstens eines oder mehrere Spezifikationssignale empfängt, die von einem externen Abschnitt geliefert werden,

ein Steuersignal pro Spezifikationssignal zum Spezifizieren eines bestimmten Zyklus als Startzyklus ausgibt, um die Anzahl der Zyklen des Grundtaktsignals zu zählen,

der Zähleinrichtung (165) befiehlt, die Anzahl von Zahlen des Grundtaktsignals basierend auf dem Steuersignal zu zählen,

eine durch die Spezifikationseinrichtung (163) ausgeführte Spezifikationsoperation und die Daten-I/O- Operation der Daten-I/O-Einrichtung (164, 168) basierend auf der Anzahl der Zyklen einschließlich der Anzahl der Zyklen von wenigstens zwei oder mehreren ab dem bestimmten Zyklus, gezählt durch die Zähleinrichtung (165), steuert,

so daß die Steuereinrichtung (166) die Speicherzugriffsoperationen für die Speicherzellengruppe (162) steuert.

47. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 bis 46, wobei die Speichereinrichtung eine Vielzahl von Teilen (187, 188) aufweist, die jeweils denselben Aufbau haben, und Daten in der festen Anzahl der Speicherzellen speichert, und

die Steuereinrichtung (186) so arbeitet, daß, während Daten zwischen einem Teil (187 oder 188) in der Speichereinrichtung und einem externen Abschnitt gemäß dem Grundtaktsignal übertragen werden, Daten zwischen der Speicherzellengruppe (182) und dem anderen Teil (187 oder 188) in der Speichereinrichtung übertragen werden.

48. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 bis 47, wobei die Speichereinrichtung (206) eine Vielzahl von Registern und eine Vielzahl von Gattern (205) aufweist, wobei die Anzahl von Gattern (205) gleich der Anzahl von Registern ist, die Register (206) alle Daten in der festen Anzahl der Speicherzellen speichern und jedes Gatter zum Umschalten fähig ist, gleichgültig ob Daten im Register zur Speicherzelle übertragen werden oder nicht, wenn alle Daten in der Speichereinrichtung (206) auf einmal in die Speicherzellengruppe übertragen werden.

49. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 bis 48, wobei die Halbleiterspeichervorrichtung (161) eine serielle Registereinrichtung (167) mit einer Vielzahl von seriellen Registern aufweist.

50. Halbleiterspeichervorrichtung nach Anspruch 49, wobei eine Datenübertragungsoperation zwischen der Speicherzellengruppe (162) und der Daten-Eingabe/Ausgabe- Einrichtung (164) durch die serielle Registereinrichtung (167) gleichzeitig durchgeführt wird.

51. Halbleiterspeichervorrichtung nach einem der Ansprüche 49 -50, wobei eine Datenübertragungsoperation zwischen der seriellen Registereinrichtung (167) und der Daten- Eingabe/Ausgabe-Einrichtung (164) pro seriellem Register basierend auf der Periode des externen Grundtaktsignals (CLK) durchgeführt wird.

52. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 -51, wobei die Steuereinrichtung (166) die Datenübertragung zwischen der Speicherzellengruppe (162) und der seriellen Registereinrichtung (167) so steuert, daß die gegenwärtig in der seriellen Registereinrichtung (167) gespeicherten Daten auf einmal übertragen werden.

53. Halbleiterspeichervorrichtung nach einem der Ansprüche 44 -52, wobei die Steuereinrichtung (166) die Datenübertragung zwischen der Daten-Eingabe/Ausgabe- Einrichtung (164) und dem seriellen Registerabschnitt (167) derart steuert, daß die Daten sequentiell übertragen werden.

54. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung eine aufeinanderfolgende serielle Zugriffsoperation durch Zählen der Anzahl von Zyklen des Grundtaktsignals (CLK) durch eine serielle Registereinrichtung (187, 188) durchführt, die eine vorbestimmte Anzahl von Bits aufweist.

55. Halbleiterspeichervorrichtung nach Anspruch 54, wobei die Spezifikationseinrichtung zum Spezifizieren einer Speicherzellengruppe (182) geeignet ist, die einen Zeilenspezifikationsabschnitt (183) und einen Spaltenspezifikationsabschnitt (181) aufweist.

56. Halbleiterspeichervorrichtung nach Anspruch 55, wobei eine Vielzahl von Spalten auf einmal als ein Paket- Speicherzellenabschnitt durch den Spaltenspezifikationsabschnitt (181) ausgewählt wird.

57. Halbleiterspeichervorrichtung nach Anspruch 56, wobei die serielle Registereinrichtung aus einem Abschnitt (187) und (188) besteht, um eine serielle Zugriffsoperation für Bitdaten durchzuführen, die die Anzahl von Bits haben, die größer als diejenige von Bitdaten für die Paket- Übertragungsoperation ist.

58. Halbleiterspeichervorrichtung nach Anspruch 57, wobei Paketdaten, die alle der in einem Zellenabschnitt der Speicherzellengruppe (182) gespeicherten Zellendaten aufweisen, in dem Fall auf einmal zum seriellen Registerabschnitt (187) übertragen werden, in welchem eine Ausleseoperation durchgeführt wird.

59. Halbleiterspeichervorrichtung nach einem der Ansprüche 54 -58, wobei die Steuereinrichtung (186) die Daten- Einschreibe/Auslese-Operation zwischen der Speicherzellengruppe (182) und den seriellen Registerabschnitten (187, 188) und der seriellen Registereinrichtung (187, 188) und der Daten- Eingabe/Ausgabe-Einrichtung (184) steuert.

60. Halbleiterspeichervorrichtung nach Anspruch 59, wobei Zellendaten entsprechend einer Spaltenadresse (CA) beim Ansteigen des dritten Taktzyklus (CLK 3) unter der Steuerung der Zähleinrichtung (185) und der Steuereinrichtung (186) ausgelesen werden.