JP4708389B2 - クロック同期型メモリ装置及びそのスケジューラ回路 - Google Patents
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前記内部動作コマンド信号を格納し、クロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給することを特徴とする。
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラムアドレスに応答して動作するコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路とを有することを特徴とする。
前記コラムアクセス信号を格納し、該コラムアクセス信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力されるコラムアクセス信号を、前記コラム系内部回路に供給することを特徴とする。
それぞれメモリセルアレイを有する複数のメモリバンクと、
前記メモリバンクそれぞれに対応し、前記コラムアドレス及びバンクアドレスに対応して動作し、前記バンクアドレスに対応するメモリバンクへのアクセスを有効にするコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記バンクアドレス及びコラムアドレスと共に、前記コラム系内部回路に供給するスケジューラ回路とを有し、
異なる前記バンクアドレスを有するリクエスト・パケット信号に応答して、前記バンクアドレスに対応する異なるメモリバンクへのアクセスを可能にすることを特徴とする。
図5は、第1の実施の形態例のスケジューラ回路を示す図である。このスケジューラ回路は、パケット解読回路1からの解読されたコマンド、ページリード(Page-Read)、バンクリード(Bank-Read)、ページライト(Page-Write) 、バンクライト(Bank-Write) が供給されるレイテンシコントロール回路20を有する。このレイテンシコントロール回路20には、モードレジスタ21からレイテンシコントロール信号22も供給される。レイテンシコントロール回路20は、供給されたコマンドと、レイテンシコントロール信号22に基づいて、それぞれのコマンドの最適の長さのレイテンシを設定し、そのレイテンシに対応したセット端子SET<0> 〜SET<12>に、レイテンシセット信号SETを出力する。
図7は、第2の実施の形態例のスケジューラ回路を示す図である。図5のスケジューラ回路は、4組のシフトレジスタ21〜24を有する。しかしながら、クロックclkのエッジに同期して右シフト動作を行うシフトレジスタは、それ自体で多くの電流を消費する。そこで、第2の実施の形態例のスケジューラ回路では、レイテンシの管理を行う内部動作コマンド信号用のシフトレジスタ21を第1の実施の形態例と同様のクロックclkのエッジで右シフト動作するシフトレジスタ構成とし、バンクアドレスBA、コラムアドレスCA及び読み出し・書き込み選択信号等の制御データの保持回路は、クロックにより右シフト動作しない複数のレジスタで構成する。また、ポインタアドレスを格納して右シフト動作するシフトレジスタ50が更に設けられる。
図8は、第3及び第4の実施の形態例を説明する為の分周クロックを利用したシフトレジスタを示す図である。上側のシフトレジスタ60は、図6に示したシフトレジスタと同じである。即ち、シフトレジスタ60は、マスタ・スレーブフリップフロップで、1つのレジスタ単位となるように構成され、外部クロックCLKと同じ200MHzのクロックの立ち下がりエッジと立ち上がりエッジとに同期して右シフトする。但し、セット信号に応答して取り込まれる外部からの制御データは、クロックの立ち下がりエッジに同期してマスタフリップフロップ側からしか取り込まれない。従って、レイテンシの制御単位は、クロックの2ティック(2T)である。
3 ローコントロール回路
4 コラムコントロール回路
Bank メモリバンク
5 I/O制御部
6 DB選択回路
20 レイテンシコントロール回路
21 シフトレジスタ
22,23,24 シフトレジスタ、制御データ保持回路
Claims (3)
- 外部クロックに同期してコラム系コマンドと共にコラムアドレスとが供給されるメモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラム系コマンドに対応するコラムアクセス信号とコラムアドレスに応答して動作するコラム系内部回路と、
前記コラム系コマンドが供給されてから該コラム系コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させる前記コラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路と、
レジスタセットコマンドにより前記レイテンシが設定され、レイテンシコントロール信号を出力するモードレジスタとを有し、
前記スケジューラ回路は、前記コラムアクセス信号を格納しクロックに同期してシフト動作する第1のシフトレジスタと、前記コラムアドレスを格納しクロックに同期してシフト動作する第2のシフトレジスタと、前記レイテンシコントロール信号に基づいてレイテンシセット信号を前記第1、第2のシフトレジスタに供給して前記第1、第2のシフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号、コラムアドレスをそれぞれを格納させるレイテンシコントロール回路とを有し、前記レイテンシに対応するクロック数後に前記第1、第2のシフトレジスタの最終段から前記コラムアクセス信号、コラムアドレスをそれぞれ前記コラム系内部回路に出力することを特徴とするメモリ装置。 - 請求項1において,
前記メモリ装置は、前記コラム系コマンド及びコラムアドレスと共にバンクアドレスを供給され、
前記スケジュール回路は、更に、前記バンクアドレスを格納しクロックに同期してシフト動作する第3のシフトレジスタを有し、前記レイテンシコントロール回路は前記レイテンシセット信号を供給して前記第3のシフトレジスタの前記レイテンシに対応する位置のレジスタに前記バンクアドレスを格納し、前記レイテンシに対応するクロック数後に前記第3のシフトレジスタの最終段から前記バンクアドレスを前記コラム系内部回路に出力することを特徴とするメモリ装置。 - 請求項1において、
前記コラム系コマンドとコラムアドレスが連続して供給された場合、前記レイテンシコントロール回路は,当該コラム系コマンドとコラムアドレスの連続する供給に応答して,それぞれの供給に対応する前記レイテンシセット信号を前記第1、第2のシフトレジスタに供給して、前記コラムアクセス信号とコラムアドレスを前記第1、第2のシフトレジスタの前記レイテンシセット信号に対応する位置のレジスタに格納し、
前記コラム系内部回路は,前記第1、第2のシフトレジスタの最終段から出力される前記コラムアクセス信号とコラムアドレスを入力して動作を行うことを特徴とするメモリ装置。
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