JP4708389B2 - クロック同期型メモリ装置及びそのスケジューラ回路 - Google Patents

Description

本発明は、メモリコントローラからコマンドとローアドレス、バンクアドレス及びコラムアドレス等がパケット形式で与えられるメモリ装置に関し、特にコマンドの供給からコラム側の動作開始等の内部回路の動作開始までのレイテンシの制御を可能にするスケジュール回路を有するクロック同期型のメモリ装置に関する。

最近高速メモリとして普及しているＳＤＲＡＭ（Syncronous Dynamic RandumAccess Memory)は、外部クロックに同期してコマンドとアドレスあるいはデータが供給され、所定の時間後に外部クロックに同期して読み出しデータの出力を行う。かかるＳＤＲＡＭは、コマンド信号を入力するコマンド入力端子とローアドレスまたはコラムアドレスを入力するアドレス入力端子とが別々に設けられる。そして、コマンド信号とそのコマンドに必要なアドレス信号とが同時に与えられる。

主なコマンドには、ローアドレスに対応するワード線を駆動するアクティブ（Active）コマンド、コラムアドレスに対応するコラムからデータを読み出すリード（Read）コマンド、コラムアドレスに対応するコラムにデータを書き込むライト（Write)コマンド、ワード線を閉じてビット線をプリチャージするプリチャージ（Precharge ）コマンド、リフレッシュを行うリフレッシュコマンド等がある。メモリ装置の制御を行うメモリコントローラは、これらのコマンドをそれに従属するアドレスやデータと共にメモリ装置に供給することで、種々の制御を行う。

例えば、メモリのデータを読み出す場合は、先ずアクティブコマンドをローアドレスと共に供給し、所定の時間（レイテンシ）後にリードコマンドをコラムアドレスと共に供給し、最後にプリチャージコマンドを供給する。また、複数ビットを連続的に読み出すバーストモードでは、アクティブコマンドをローアドレスと共に供給した後に、所定のタイミングでリードコマンドと連続して変化するコラムアドレスとを順次供給する。また、メモリにデータを書き込む場合は、アクティブコマンドをローアドレスと共に供給し、所定の時間（レイテンシ）後にライトコマンドをコラムアドレス及び書き込みデータと共に供給する。
特表平９−５００７５１号公報 特開平５−２５８５８９号公報

しかしながら、上記のコマンドは、ロー側の動作が要求されるコマンドと、コラム側の動作が要求されるコマンドとが別々であり、メモリコントローラは、動作モードに応じてそれらの複数のコマンドを規格されたレイテンシのもとでメモリ装置に供給する必要がある。特に、メモリ装置内部の動作によれば、ロー側の動作を開始してから所定のレイテンシ後にコラム側の動作を開始する必要があり、その為のメモリコントローラによる制御の負担が大きくなりがちである。

一方、上記のメモリコントローラの制御の負担を軽くする為に、シンクリンクＤＲＡＭが新たに提案されている。未だその全貌は不明瞭であるが、その基本的な規格は、メモリコントローラが、外部クロックに同期してコマンド信号、ローアドレス信号、コラムアドレス信号、書き込みデータ信号、そしてローアドレスの一種であるバンクアドレス信号等をパケット化してメモリ装置に供給し、上記のＳＤＲＡＭの如くコラム制御の為のレイテンシの管理を不要にする、というものである。その為に、上記のパケット化された信号は、例えば８本の共通入力端子に４回に時分割されて供給されることが検討されている。

上記のシンクリンクＤＲＡＭは、メモリコントローラの負担を軽くすることはできるが、メモリ装置側では、一度に与えられたコマンドとローアドレス及びコラムアドレスに対して、所定のレイテンシで内部動作を制御する必要がある。例えば、コマンドとローアドレス及びコラムアドレスが同時に供給される読み出し或いは書き込み動作では、コマンドが与えられてからロー側の動作終了後のコラム側の動作の開始までのレイテンシを制御する必要がある。また、ＳＤＲＡＭにおけるバーストモードのように、同一のローアドレスに対して異なるコラムアドレスのデータを連続してアクセスすることができる、リードコマンドやライトコマンド等もサポートする必要があり、かかるコマンドの場合は、コマンドが供給されてからコラム系の動作開始までのレイテンシは、上記の読み出し・書き込み動作とは異なり短い。この様に、レイテンシは供給されるコマンドに応じて変更できることが必要である。

更に、レイテンシは、メモリ装置の実力（動作速度）と駆動されるクロックの周波数に依存して決められる場合もある。即ち、メモリ装置の初期値が設定されるモードレジスタによっても、種々の動作コマンドに対応するレイテンシを変更できることが要求される。また、上記のコラム系の内部回路の動作以外の動作においても、コマンドが与えられたタイミングから所定の内部動作までのレイテンシの制御を、内部で行う必要がある。

従って、メモリ装置内で、上記のリクエストパケット入力に対する内部動作のスケジュールを管理するスケジューラ回路が必要である。しかしながら、現時点では、上記スケジューラ回路の提案は未だなされていない。そして、大容量で高速化されたメモリ装置は、消費電流を抑えることが避けられず、かかるスケジューラ回路を設けるにあたり、消費電流の抑制を考慮する必要がある。

そこで、本発明の目的は、上記の課題を解決し、シンクリンクＤＲＡＭの如きクロック同期型のメモリ装置であって、適切なスケジューラ回路を内蔵したメモリ装置を提供することにある。

更に、本発明の別の目的は、消費電流を抑えて回路規模を少なくしたスケジューラ回路を内蔵したメモリ装置を提供することにある。

更に、本発明の別の目的は、シンクリンクＤＲＡＭ等に利用可能なスケジューラ回路を提供することにある。

本発明は、スケジューラ回路内に、外部クロックまたはそれから生成されたクロックに同期してシフト動作するシフトレジスタを設ける。そして、例えばコマンドが供給されてからコラム系の動作開始までのレイテンシを制御する場合は、コマンドが供給された時にシフトレジスタのレイテンシに対応する位置にコラムアクセス信号を格納する。シフトレジスタは、クロックに同期してシフト動作を行うので、レイテンシに対応したクロック数の後に、コラムアクセス信号を出力する。コラム制御回路は、このコラムアクセス信号が出力されるタイミングに応答して、コラムアドレス等のコラム系回路の動作に必要なデータを取得し、コラム系回路の動作を開始する。かかる構成にすることで、スケジューラ回路の動作は、単純化される。上記シフトレジスタには、所定の内部動作を開始する内部動作コマンド信号をセットすることで、任意の内部動作の開始までのレイテンシを容易に管理することができる。

また、本発明のスケジューラ回路は、メモリ装置の動作開始時にメモリコントローラから与えられるレジスタセットコマンドによりモードレジスタにセットされた各動作モード毎のレイテンシに応じて、上記のシフトレジスタ内の所定の位置にコラムアクセス信号等の内部動作コマンド信号を格納する。即ち、本発明によれば、シフトレジスタ内の最初にセットすべき位置をフレキシブルに変更することができ、メモリ装置或いはシステムに最適のレイテンシに柔軟に対応できるスケジューラ回路を提供することができる。

本発明のスケジューラ回路は、上記の内部動作コマンド信号が格納されるシフトレジスタに加えて、コラムアドレス、バンクアドレス、書き込み・読み出しビット等の内部動作に必要なデータも、同様のシフトレジスタ構成にする。そして、内部動作コマンド信号が格納されるシフトレジスタと同じレイテンシの位置に、上記の必要なデータをセットすることで、所定のレイテンシ後に上記の内部動作コマンド信号と同時に必要なデータも取り出すことができる。

また、本発明のスケジューラ回路は、内部動作に必要なデータを複数のレジスタ内に順番に格納し、そのレジスタのアドレスデータをシフトレジスタの所定の位置にセットする。そして、所定のレイテンシ後に上記の内部動作コマンド信号がシフトレジスタから出力される時に、それと同時に出力されるレジスタのアドレスに対応するレジスタから内部動作に必要なデータを取り出すこともできる。

上記の目的を達成する為に、本発明は、供給されるコマンド或いは初期値に応じたレイテンシ後に、内部回路の動作を指令する内部動作コマンド信号を生成するスケジューラ回路において、
前記内部動作コマンド信号を格納し、クロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給することを特徴とする。

上記の発明によれば、レイテンシコントロール回路が、コマンド或いは初期値に応じたレイテンシに対応する位置のレジスタを選択し、そのレジスタに内部動作コマンド信号を格納させるだけで、スケジューラ回路は、レイテンシに対応したクロック数後に、前記内部動作コマンド信号を出力することができる。従って、レイテンシの変更に柔軟に対応することができ、パイプライン動作も可能にする。

上記の目的を達成する為に、第２の本発明は、外部クロックに同期してコマンドと共にローアドレスとコラムアドレスとが供給されるメモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラムアドレスに応答して動作するコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路とを有することを特徴とする。

上記の発明によれば、メモリ装置をコントロールするメモリコントローラは、コマンドとローアドレス及びコラムアドレスを同時に与えるだけでよく、メモリ装置の制御の負担が軽くなる。

更に、上記の第２の発明において、前記スケジューラ回路は、
前記コラムアクセス信号を格納し、該コラムアクセス信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力されるコラムアクセス信号を、前記コラム系内部回路に供給することを特徴とする。

更に、上記の目的を達成するために、本発明は、外部クロックに同期してコマンド、バンクアドレス及びコラムアドレスとを有するリクエスト・パケット信号が供給されるメモリ装置において、
それぞれメモリセルアレイを有する複数のメモリバンクと、
前記メモリバンクそれぞれに対応し、前記コラムアドレス及びバンクアドレスに対応して動作し、前記バンクアドレスに対応するメモリバンクへのアクセスを有効にするコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記バンクアドレス及びコラムアドレスと共に、前記コラム系内部回路に供給するスケジューラ回路とを有し、
異なる前記バンクアドレスを有するリクエスト・パケット信号に応答して、前記バンクアドレスに対応する異なるメモリバンクへのアクセスを可能にすることを特徴とする。

メモリ装置をコントロールするメモリコントローラは、バンクアドレスを異ならせてページリードやページライトコマンドを連続して与えることで、異なるローアドレスのメモリへのアクセスを可能にすることができる。

以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。

図１は、本発明の実施の形態例のメモリ装置におけるリクエスト・パケットのフォーマット例を示す図である。図１に示される通り、パケットの情報は、外部クロックＣＬＫの立ち上がりエッジ（rising edge またはpositive edge)と立ち下がりエッジ(falling edge またはnegative edge)の両エッジに同期して、入力端子Ｃ 0 〜Ｃ 7 に、４回に時分割されて供給される。その場合、メモリ装置側は、外部クロックのどの立ち上がりエッジから有効なパケット情報が供給されたかを判別する為に、フラグ信号ＦＬＡＧをメモリコントローラから供給される。即ち、フラグ信号ＦＬＧは、パケット情報の開始のタイミングを示す信号であり、有効なパケット情報が供給される最初の外部クロックＣＬＫの立ち上がりエッジでＨレベルとなる。

入力端子Ｃ 0 〜Ｃ 7 は、マルチプレクス化された入力端子であり、その入力端子にシリアルに供給される入力信号は、メモリ内部にシリアルに取り込まれてパラレルに変換される。

パケットの情報の、メモリデバイスＩＤデータＩＤ 0 〜ＩＤ 3 は、メモリコントローラに接続される複数のメモリデバイスのＩＤアドレスである。メモリコントローラは、制御対象のメモリデバイスのＩＤを供給し、メモリデバイス側では、パケット内のＩＤデータとメモリ内部のＩＤレジスタ内に格納されている自分のＩＤとを比較し、リクエスト・パケットが自分に対して発行されたものか、他のメモリデバイスに対して発行されたものかを判別する。

４ビットからなるコマンドＣＭＤ 0 〜ＣＭＤ 3 には、後述する種々のコマンドに応じたデータが与えられる。それ以外に、パケットの情報には、３ビットのバンクアドレスＢＡ 0 〜ＢＡ 2 、１１ビットのローアドレスＲＡ 0 〜ＲＡ 10 、６ビットのコラムアドレスＣＡ 0 〜ＣＡ 5 が含まれる。かかるアドレスのビット数は、メモリデバイス内の容量、構成によって異なることはいうまでもない。

尚、本実施の形態例では、リスエスト・パケットのデータは、外部クロックＣＬＫの立ち上がりエッジから開始されることを前提とする。

図２は、本実施の形態例におけるコマンドの真理値表の例を示す図である。図２には、本実施の形態例を説明するに必要と思われる一部のコマンドの例が示される。バンクリード（Ｂａｎｋ−Ｒｅａｄ）は、コマンドＣＭＤ 0 〜ＣＭＤ 2が（１００）からなるコマンドであり、ロー系の回路の活性化から始まるリードアクセスコマンドである。即ち、メモリデバイスは、内部でアクティブコマンドを出してロー系の回路を活性化し、ローアドレスに従ってワード線を駆動する。その後、メモリデバイスは、内部でリードコマンド（読み出しを伴うコラムアクセス信号）を出してコラム系の回路を活性化し、コラムアドレスに従って選択コラムのデータを読み出す。バンクリードの場合に、コマンドＣＭＤ 3 が０の場合はローアクティブ動作後にコラムリード動作が行われるのに対して、コマンドＣＭＤ 3 が１の場合はローアクティブ動作後にコラムリード動作が行われ、最後にプリチャージが行われる。読み出し後に、同じアドレスのメモリに対して書き込みを行ったりベージモード読み出しを行ったりすることができるように、プリチャージなしと付きとが準備される。

バンクライト（Ｂａｎｋ−Ｗｒｉｔｅ）は、コマンドＣＭＤ 0 〜ＣＭＤ 2が（１０１）からなるコマンドであり、バンクリードと同様にロー系の回路の活性化から始まるライトアクセスコマンドである。バンクライトの場合に、コマンドＣＭＤ 3 が０の場合はローアクティブ動作後にコラムライト動作が行われるのに対して、コマンドＣＭＤ 3 が１の場合はローアクティブ動作後にコラムライト動作が行われ、最後にプリチャージが行われる。

ローアクティブ（Ｒｏｗ−Ａｃｔｉｖｅ）は、ロー系の活性化動作のみを行うコマンドである。プリチャージ（Ｐｒｅｃｈａｒｇｅ）は、ワード線と非活性化しメモリセルのデータを保持し、ビット線を所定の電圧レベルにプリチャージするプリチャージ動作を行うコマンドである。ページリード（Ｐａｇｅ−Ｒｅａｄ）及びページライト（Ｐａｇｅ−Ｗｒｉｔｅ）は、コラム系回路の活性化のみを行い、それぞれリード、ライト動作を行うコマンドである。ＳＤＲＡＭにおけるバーストモード動作に適したコマンドである。そして、リフレッシュ（Ｒｅｆｒｅｓｈ）は、ロー系の活性化動作を行った後にローアドレスレイテンシ（ｔＲＡＳ）相当の遅延後にワード線を非活性化してプリチャージ動作を行うコマンドである。

以上の通り、図２に示されれたコマンドの中で、コマンドの入力から所定のレイテンシの後にコラム系の動作を開始する必要があるコマンドは、バンクリード、バンクライト、ページリード及びページライトである。この点については、後で詳述する。

図３は、本実施の形態例のメモリ装置の全体の構成を示すブロック図である。このメモリ装置は、パケット解読回路１、スケジューラ回路２、８個のメモリバンクＢａｎｋ０〜７、それらのローコントロール回路３、コラムコントロール回路４、データバス選択回路６及びＩ／Ｏ制御部５を有する。メモリバンクＢａｎｋ０〜７内には、図示されないメモリセルアレイ、ローデコーダ、ロードライバ、センスアンプ、コラムデコーダ等がそれぞれ設けられる。それらのメモリバンクには、ローコントロール回路３からローアドレスを含むローコントロール信号８が供給され、また、コラムコントロール回路４からコラムアドレスを含むコラムコントロール信号９が供給される。

従って、ローコントロール回路３，メモリバンク内のローデコーダ、ロードライバ等がロー系内部回路に該当する。また、コラムコントロール回路４，メモリバンク内のコラムデコーダ、ＤＢ選択回路６等がコラム系内部回路に該当する。

パケット解読回路１は、外部クロックＣＬＫの両エッジのタイミングで、フラグ信号ＦＬＧ、８ビットの入力端子の信号Ｃ 0:7 をラッチし、フラグ信号ＦＬＧにより有効なリクエスト・パケットが発行されているか否かを判定し、パケット情報内のデバイスＩＤが自分のＩＤを示しているかを判定し、更に、コマンドＣＭＤ 0:3 をデコードする。そして、パケット解読回路１による解読結果に従って、スケジューラ回路２は、解読されたコマンドに必要な動作のスケジュールを設定する。より具体的には、例えばコマンド及びモードレジスタにセットされたデータに応じたレイテンシの設定を行う。

コマンドがバンクリード（Bank-Read ）、バンクライト（Bank-Write) 、ローアクティブ（Row-Active) の場合は、パケットの情報のバンクアドレスＢＡ 0:2で指定されるバンクＢａｎｋに対応したローコントロール回路３が、パケットの情報のローアドレスなどのローコントロール信号８を供給し、ロー系の活性化動作を行う。

また、コマンドが、バンクリード（Bank-Read)、バンクライト（Bank-Write)、ページリード（Page-Read)及びページライト（Page-Write) である場合は、コラムアクセス動作を伴うので、スケジューラ回路２が、コマンドの入力から所定のレイテンシ後に、コラムコントロール回路４にバンクアドレスＢＡ 0:2 、コラムアドレスＣＡ 0:5 などの制御データを有するコラムコントロール信号９を供給し、コラムコントロール回路４が、そのタイミングでコラム系の活性化動作を行って、読み出しまたは書き込み動作を行わせる。

読み出し動作では、Ｉ／Ｏ制御部５が、指定されたバンクからデータバス選択回路６を経由して、６４ビットのデータを転送され、図示しないパラレル・シリアル変換回路により変換し、外部クロックＣＬＫの両エッジに同期して１６本の入出力端子ＤＱ 0:15 にそれぞれ４ビットのシリアルデータを出力する。また、書き込み動作では、Ｉ／Ｏ制御部５が、入出力端子ＤＱ 0:15 に供給される各４ビットのシリアルデータを、外部クロックＣＬＫの両エッジに同期してラッチし、シリアル・パラレル変換して得られた６４ビットの並列データを選択されたメモリバンク内のメモリに書き込む。

外部クロックＣＬＫの周波数が２００ＭＨｚとすると、上記の読み出し動作及び書き込み動作において、入出端子ＤＱとメモリコントローラとの間では、データの転送レートは４００ＭＨｚ／ｓｅｃ／ｐｉｎとなる。しかし、シリアルパラレル変換或いはパラレルシリアル変換回路により、メモリ装置内部での動作は１００ＭＨｚ（１０ｎｓサイクル）となる。

上記のメモリ装置は、バンクリードのコマンドを有するリクエスト・パケットを供給されて、ロー系内部回路を動作させてワード線を駆動し、所定のレイテンシ後にコラム系内部回路を動作させてメモリセルのデータを読み出す。その後、バンクアドレスの異なるページリードのコマンドを有するリクエスト・パケットを供給されて、同じコラムアドレスに対応するが異なるメモリバンク内のあるメモリセルからのデータを読み出すことができる。従って、かかるページリードによりバンクアドレスを変更することで、実質的に異なるローアドレスのメモリへのアクセスを可能にする。同様に、バンクライトの後でページライトを供給されることで、異なるメモリバンクへの書き込みを連続して行うことができる。

図４は、コマンドが供給されてからコラム系の活性化までのレイテンシの例を示す図である。本発明のスケジューラ回路は、コラム系の活性化までのレイテンシに限定されず、何らかの内部動作のタイミングを与えるレイテンシの制御に広く利用できるが、以下、一例としてコマンドが供給されてからコラム系の活性化までのレイテンシを例にして説明する。

図４に示されたレイテンシは、具体的にはリクエスト・パケットの終了からコラム系回路の活性化までのレイテンシをいう。図４中、コラム系回路の活性化開始はＣＡＳstart と表示され、プリチャージ動作の開始はＰＲＥstart と表示される。また、外部クロックの半波長幅、レベルＨの長さまたはレベルＬの長さをティックＴと称する。

例えば、コマンドがページリード（Page-Read)の場合は、即座にコラム系回路の活性化を開始することができるので、レイテンシは０ティック（０Ｔ）である。一方、バンクリード（Bank-Read)の場合は、先ずロー系回路を活性化してワード線を駆動し、メモリのデータがビット線に十分伝わった後にコラム系回路の活性化を行う必要があるので、レイテンシは例えば８ティック（８Ｔ）である。更に、ページライト(Page-Write)の場合は、パケットのコマンドを解読してから書き込みと判明してから上記した通り書き込みデータをラッチする必要がある。従って、レイテンシは例えば１６ティック（１６Ｔ）である。そして、バンクライト（Bank-Write) の場合は、書き込みデータをラッチすると共にロー系回路を活性化した後にコラム系回路の活性化が行われるので、そのレイテンシは例えば最長の２４ティック（２４Ｔ）である。上記のレイテンシはあくまでも一例である。

図４に例示した各コマンド毎に異なるレイテンシは、それぞれ外部クロックＣＬＫの周波数及びメモリ装置の速度にも依存する。従って、後述するモードレジスタにセットされる初期値に応じて、これらのコマンド毎のレイテンシの長さも設定される。

［第１の実施の形態例］
図５は、第１の実施の形態例のスケジューラ回路を示す図である。このスケジューラ回路は、パケット解読回路１からの解読されたコマンド、ページリード（Page-Read)、バンクリード（Bank-Read)、ページライト（Page-Write) 、バンクライト（Bank-Write) が供給されるレイテンシコントロール回路２０を有する。このレイテンシコントロール回路２０には、モードレジスタ２１からレイテンシコントロール信号２２も供給される。レイテンシコントロール回路２０は、供給されたコマンドと、レイテンシコントロール信号２２に基づいて、それぞれのコマンドの最適の長さのレイテンシを設定し、そのレイテンシに対応したセット端子ＳＥＴ<0> 〜ＳＥＴ<12>に、レイテンシセット信号ＳＥＴを出力する。

スケジューラ回路は、更に、４組の１２ビットのシフトレジスタ回路２１〜２４を有する。シフトレジスタ２１には、コラムアクセスを指示する内部動作コマンド信号が格納される。また、シフトレジスタ２２には、読み出し・書き込み選択信号が格納される。シフトレジスタ２３にはバンクアドレスＢＡ 0:2 が格納され、シフトレジスタ２４にはコラムアドレスＣＡ 0:5 が格納される。バンクアドレスが３ビットあるので、シフトレジスタ２３は３組設けられ、その出力も３ビットとなる。同様に、コラムアドレスは６ビットあるので、シフトレジスタ２４も６組設けられ、その出力も６ビットとなる。

即ち、上記のレジスタ２１は、コラムアクセス信号を格納してシフト動作するシフトレジスタであり、シフトレジスタ２２，２３，２４は、制御データ保持回路である。

これらのシフトレジスタの各レジスタは、セット端子ＳＥＴがＨレベルの時は内部クロック２８のエッジに同期してそれぞれの対応するデータをラッチする。また、レジスタは、セット端子ＳＥＴがＬレベルの時は、内部クロック２８のエッジに同期して前段のデータをラッチすることで、右側に１ビットづつシフト動作する。但し、コラムアクセス信号を格納するシフトレジスタ２１は、セット端子ＳＥＴがＨレベルの時、Ｈレベルを格納するよう電源Ｖｃｃに接続される。また、全てのシフトレジスタの右端にある初段レジスタの入力端子は、グランドに接続され前段のデータとしてＬレベルをラッチする。

上記のシフトレジスタ２１〜２４の最終段のレジスタ（図中番号０の右端のレジスタ）の出力は、コラムコントローラ回路４に供給される。コラムコントローラ回路は、内部動作コマンド信号であるコラムアクセス信号が、シフトレジスタ２１の最終段から供給されるタイミングで、それに対応する読み出し・書き込み選択信号２５、バンクアドレス２６及びコラムアドレス２７を供給されて、動作を開始する。

今仮に、コマンドとしてバンクライト（Bank-Write) が連続して供給されたとする。バンクライトの場合は、図４で示した通りコラムアクセスのレイテンシが２４Ｔである。従って、レイテンシコントロール回路２０は、セット端子ＳＥＴ<12>にＨレベルを出力することで、シフトレジスタ２１の１２番目のレジスタにコラムアクセス信号のＨレベルをラッチさせる。また、セット端子ＳＥＴ<12>のＨレベルに応答して、シフトレジスタ２２の１２番目のレジスタには、読み出し・書き込み選択信号２５がラッチされ、シフトレジスタ２３の１２番目のレジスタには、バンクアドレスＢＡがラッチされ、シフトレジスタ２４の１２番目のレジスタには、コラムアドレスＣＡがラッチされる。バンクライトが連続して供給される場合も、バンクライトコマンドのパケットが終了するたびに、シフトレジスタの１２番目のレジスタに、対応する制御データがラッチされる。

そして、これらのシフトレジスタは、クロックｃｌｋのエッジに同期してラッチされたデータを順に右シフトするので、レイテンシコントロール回路２０がセットしたレイテンシのクロック数（またはチック数後）後に、コラムコントロール回路４は、コラムアクセスを指示する内部動作コマンド信号を、シフトレジスタ２１の右端のレジスタから受信する。コラムコントローラ回路４は、そのコラムアクセスの指示信号に応答して、同時に他のシフトレジスタ２２，２３，２４から受信する制御データを利用して、コラム系回路の活性化を開始する。

上記のように、連続して供給されるバンクライトモードに対して、供給される時にレイテンシに応じた位置のレジスタ２１にコラムアクセス信号を格納することで、コラム系内部回路をパイプライン動作させることが可能になる。

従って、レイテンシコントローラ回路２０は、コマンドを有するリクエスト・パケットを供給された時点で、適切なレイテンシに対応する位置のセット端子信号を出力するだけで良く、制御が簡単である。しかも、コマンド毎に或いはモードレジスタからのレイテンシコントロール信号２２に応じてレイテンシを異ならせる場合は、単にセット端子の位置を変更するだけで良く、かかる変更に柔軟に対応できる。

図５において、コマンドがページリードの場合は、コラムアクセスのレイテンシが０Ｔであるので、０番目のセット端子ＳＥＴ<0> が活性化（Ｈレベル）されて、０番目のレジスタにデータをラッチする。コマンドがバンクリードの場合は、レイテンシが８Ｔであるので、４番目のセット端子ＳＥＴ<4> が活性化される。更に、ページライトの場合は、レイテンシが１６Ｔであるので、８番目のセット端子ＳＥＴ<8> が活性化される。

図６は、スケジューラ回路におけるシフトレジスタの例を示す回路図である。図６の下側に示される通り、この例ではシフトレジスタは、マスタ・スレーブ型のフリップフロップを直列接続して構成される。マスタフリップフロップ３０は、クロックｃｌｋがＬレベルの時に入力を受け付けて出力が変化し、クロックがＨレベルになる期間はその入力情報を保持する。また、スレーブフリップフロップ３１は、クロックｃｌｋがＨレベルの時に入力を受け付けて出力が変化し、クロックがＬレベルになる期間はその入力情報を保持する。従って、図５に示されたスケジューラ回路のシフトレジスタは、外部データの入力は全てマスタフリップフロップ３０側の入力から取り込み、出力は全てスレーブフリップフロップ３１側の出力から出力する。図６の下側に示される通り、かかる構成では、レイテンシはクロックｃｌｋの２ティック（２Ｔ）単位で制御可能となる。

図６のマスタフリップフロップ３０は、クロックｃｌｋがＬレベルの時に導通するＰチャネルトランジスタ３７とＮチャネルトランジスタ３８からなる入力ゲートと、インバータ３９，４０からなるラッチ回路と、インバータ４１とを有する。また、マスタフリップフロップ３０の入力側には、ＮＡＮＤゲート３４，ＮＯＲゲート３５，３６からなる入力回路が設けられ、セット信号ＳＥＴにより外部データ端子３２からのデータあるいは前段からのデータ端子３３からのデータのいずれかが、クロックｃｌｋのＬレベル期間中にマスタフリップフロップ３０にラッチされる。

一方、スレーブフリップフロップ３１は、クロックｃｌｋがＨレベルの時に導通するＰチャネルトランジスタ４２とＮチャネルトランジスタ４３からなる入力ゲートと、インバータ４４，４５からなるラッチ回路と、インバータ４６とを有する。

図６のシフトレジスタ２１の場合は、外部データ端子３２は電源Ｖｃｃに接続されて、常にＨレベルが供給される。また、初段のレジスタの前段データ端子３３は、グランドに接続されてＬレベルが供給される。

［第２の実施の形態例］
図７は、第２の実施の形態例のスケジューラ回路を示す図である。図５のスケジューラ回路は、４組のシフトレジスタ２１〜２４を有する。しかしながら、クロックｃｌｋのエッジに同期して右シフト動作を行うシフトレジスタは、それ自体で多くの電流を消費する。そこで、第２の実施の形態例のスケジューラ回路では、レイテンシの管理を行う内部動作コマンド信号用のシフトレジスタ２１を第１の実施の形態例と同様のクロックｃｌｋのエッジで右シフト動作するシフトレジスタ構成とし、バンクアドレスＢＡ、コラムアドレスＣＡ及び読み出し・書き込み選択信号等の制御データの保持回路は、クロックにより右シフト動作しない複数のレジスタで構成する。また、ポインタアドレスを格納して右シフト動作するシフトレジスタ５０が更に設けられる。

即ち、バンクアドレスＢＡ（２６）は、８個のバンクアドレスレジスタＢＡ−ＲＥＧに、コラムアドレスＣＡ（２７）は、８個のコラムアドレスレジスタＣＡ−ＲＥＧに、そして、読み出し・書き込み選択信号２５は、レジスタＲＷＳ−ＲＥＧにそれぞれ格納される。それぞれのレジスタは、それぞれのビット幅を有する。これら８個のレジスタは、入力ポインタデコーダ５２と出力ポンタデコーダ５３からの入力ポインタｐｉ０〜ｐｉ７と出力ポインタｐｏ０〜ｐｏ７により選択される。但し、入力ポインタデコーダ５２と出力ポンタデコーダ５３とは、独立してポインタアドレスを供給され、両ポインタは独立して制御される。

カウンタ５１は、パケット解読回路１からバンクリード、バンクライト、ページリード及びページライトのいずれかのアクセスコマンドを判別した時のアクセスパルスに応答して、カウント値をサイクリックにインクリメントする。そのカウント値は、ポインタアドレスＰＡ 2:0 として、入力ポインタデコーダ５２に供給される。

最初は、ポインタアドレスＰＡは（０００）であり、その状態でバンクリード、バンクライト、ページリード及びページライトのいずれかのアクセスコマンドが入力されると、入力ポインタデコーダ５２はポインタｐｉ０を活性化する。それに応答して、それぞれ０番目のレジスタにパケット内の制御データのバンクアドレスＢＡ、コラムアドレスＣＡ、書き込み・読み出し選択信号２５がラッチされる。それと同時に、ポインタアドレスＰＡが、レイテンシコントロール回路２０からのセット信号ＳＥＴに応答して、ポインタアドレス用のシフトレジスタ５０のレイテンシに対応した位置のレジスタにラッチされる。コラムアクセス用のシフトレジスタ２１のレイテンシに対応した位置のレジスタに、Ｈレベルがラッチされるのは、第１の実施の形態例と同じである。そして、カウンタ５１は、入力用ポインタアドレスを１つカウントアップする。

次にアクセスコマンドが入力されると、今度はポインタｐｉ１が活性化され、１番目のレジスタにパケット内の各制御データがラッチされる。以下、順番に入力用のポインタアドレスＰＡ 2:0 がカウントアップして、後続のリクエスト・パケットの制御データが各レジスタに格納される。

シフトレジスタ２１，５０は、クロックｃｌｋのエッジに同期して右シフト動作を行う。そして、レイテンシコントロール回路２０がセットしたレイテンシに対応するクロックｃｌｋ数後に、シフトレジスタ２１の０番目のレジスタがコラムアクセス信号をコラムコントロール回路４に出力すると共に、ポインタアドレス用のシフトレジスタ５０の０番目のレジスタも、それに対応する３ビットのポインタアドレスを出力する。

出力ポインタデコーダ５３は、このポインタアドレスを供給され、対応するポインタｐｏ０〜ｐｏ７を活性化し、格納していたバンクアドレスＢＡ、コラムアドレスＣＡ及び読み出し・書き込み選択信号を、それぞれコラムコントロール回路４に出力する。コラムコントロール回路４は、それらの制御データを利用してコラム系回路の活性化し、動作を開始させる。

第２の実施の形態例では、バンクアドレスＢＡ、コラムアドレスＣＡ及び読み出し・書き込み選択信号等の制御データを格納するレジスタは、クロックｃｌｋに同期して右シフト動作を行わないので、その分消費電流を抑えることができる。但し、ポインタアドレスについては、シフトレジスタ５０に格納して、右シフト動作をさせる必要がある。

第２の実施の形態例においても、シフトレジスタ２１，５０は、図６に示したマスタ・スレーブフリップフロップを利用して構成することができる。

［第３及び第４の実施の形態例］
図８は、第３及び第４の実施の形態例を説明する為の分周クロックを利用したシフトレジスタを示す図である。上側のシフトレジスタ６０は、図６に示したシフトレジスタと同じである。即ち、シフトレジスタ６０は、マスタ・スレーブフリップフロップで、１つのレジスタ単位となるように構成され、外部クロックＣＬＫと同じ２００ＭＨｚのクロックの立ち下がりエッジと立ち上がりエッジとに同期して右シフトする。但し、セット信号に応答して取り込まれる外部からの制御データは、クロックの立ち下がりエッジに同期してマスタフリップフロップ側からしか取り込まれない。従って、レイテンシの制御単位は、クロックの２ティック（２Ｔ）である。

シフトレジスタ６０の構成では、クロックの両エッジでシフト動作を行うので、消費電流が大きくなる。しかも、レイテンシの制御は２Ｔ単位である。そこで、図８の下側のシフトレジスタ６２の如く、外部クロックを１／２に分周した１００ＭＨｚとし、シフトレジスタは、マスタフリップフロップ及びスレーブフリップフロップを１つのレジスタ単位とする。こうすることで、回路規模は半減し、右シフト動作も半分となり、消費電流を大幅に抑えることが可能になる。即ち、外部からの制御データは、セット信号に応答して対応するフリップフロップ（ＭまたはＳ）がそれぞれラッチ可能となる。そして、駆動クロックは、外部クロックを１／２分周して生成される。

但し、シフトレジスタ６２の構成では、分周クロックの立ち上がりエッジからリクエスト・パケットの入力が開始される場合と、分周クロックの立ち下がりエッジからリクエスト・パケットの入力が開始される場合とに対応できない。

即ち、図４で示した通り、リクエスト・パケットは、外部クロックＣＬＫの立ち上がりエッジから開始される。そして、所定のレイテンシ後の外部クロックＣＬＫの立ち上がりエッジに同期して、内部のコラム系回路の活性化が行われる。従って、シフトレジスタ６０の構成の場合は、駆動クロックが外部クロックＣＬＫと同じ周波数であるので、外部クロックＣＬＫの立ち上がりエッジに同期して、最終段のスレーブフリップフロップからデータが出力される。

一方、シフトレジスタ６２の構成では、駆動クロックが外部クロックを１／２分周している。従って、分周クロックの立ち上がりエッジからリクエスト・パケットの入力が開始される場合は、分周クロックの立ち上がりエッジで内部動作を開始する必要があり、分周クロックの立ち下がりエッジからリクエスト・パケットの入力が開始される場合は、分周クロックの立ち下がりエッジで内部動作を開始する必要がある。そのためには、シフトレジスタ６２は、分周クロックの立ち上がりエッジ（奇数サイクルと称する）から内部動作を開始するパケット入力に対しては、最終段のスレーブフリップフロップＳの出力ノードａ<0> からデータを出力することが必要となる。更に、シフトレジスタ６２は、分周クロックの立ち下がりエッジ（偶数サイクルと称する）から内部動作を開始するパケット入力に対しては、最終段のマスタフリップフロップＭの出力ノードａ<1> からデータを出力することが必要となる。

図９は、第３の実施の形態例のスケジューラ回路に使用されるシフトレジスタを示す図である。第３の実施の形態例のスケジューラ回路は、図５の第１の実施の形態例の各シフトレジスタ２１，２２，２３，２４を、図９に示した奇数サイクルと偶数サイクルに対応可能なシフトレジスタに置き換えた構成となる。従って、図９のシフトレジスタは、コラムアクセス用、読み出し・書き込み選択信号用、バンクアドレスＢＡ用、コラムアドレスＣＡ用のシフトレジスタとして使用される。

シフトレジスタ７０は、分周クロックｓＣＣＬＫｚの立ち下がりエッジで内部回路の動作開始を行う偶数サイクル用のシフトレジスタ７２と、分周クロックｓＣＣＬＫｚの立ち上がりエッジで内部回路の動作開始を行う奇数サイクル用のシフトレジスタ７４とを有する。偶数サイクル用のシフトレジスタ７２は、初段がスレーブフリップフロップＳで始まり、最終段がマスタフリップフロップＭで終了するシフトレジスタであり、分周された駆動クロックの立ち下がりエッジに同期して、いずれかのマスタフリップフロップＭが制御データをラッチし、所定のレイテンシ後の分周クロックの立ち下がりエッジに同期して、最終段のマスタフリップフロップＭがノードｃｎ<0> にラッチした制御データを出力する。

奇数サイクルのシフトレジスタ７４は、初段がマスタフリップフロップＭで始まり、最終段がスレーブフリップフロップＳで終了するシフトレジスタであり、分周された駆動クロックの立ち上がりエッジに同期して、いずれかのスレーブフリップフロップＳが制御データをラッチし、所定のレイテンシ後の分周クロックの立ち上がりエッジに同期して、最終段のスレーブフリップフロップＳがノードｃｐ<0> にラッチした制御データを出力する。

レイテンシコントロール回路２０からのセット信号ＳＥＴは、偶数サイクル用のシフトレジスタ７２には、図中上部に示される通りの対応で供給され、奇数サイクル用のシフトレジスタ７４には、図中下部に示される通りの対応で供給される。

そこで、仮にアクセスコマンドとしてページライトが入力された場合で説明すると、ページライトのレイテンシは１６ティック（１６Ｔ）であるので、レイテンシコントロール回路２０は、セット信号ＳＥＴ<8> をＨレベルに活性化する。セット信号ＳＥＴ<8> は、偶数サイクル用のシフトレジスタ７２に対してはマスタフリップフロップＭに供給され、奇数サイクル用のシフトレジスタ７４に対してはスレーブフリップフロップＳに供給される。従って、偶数サイクルの場合は、分周クロックの立ち下がりエッジに同期してセット信号ＳＥＴ<8> で活性化されたマスタフリップフロップＭにページライト用のコラムアクセス信号等がラッチされる。そして、１６Ｔのレイテンシ後の分周クロックの立ち下がりエッジに同期して最終段のマスタフリップフロップＭからノードｃｎ<0> に、右シフトされてきたコラムアクセス信号等が出力される。従って、分周クロックの立ち下がりエッジからコラム系回路の活性化が開始される。

一方、奇数サイクルの場合は、分周クロックの立ち上がりエッジに同期してセット信号ＳＥＴ<8> で活性化されたスレーブフリップフロップＳにページライト用のコラムアクセス信号等がラッチされる。そして、１６Ｔのレイテンシ後の分周クロックの立ち上がりエッジに同期して最終段のスレーブフリップフロップＳからノードｃｐ<0> に、右シフトされてきたコラムアクセス信号等が出力される。従って、分周クロックの立ち上がりエッジからコラム系回路の活性化が開始される。

以上の通り、レイテンシコントロール回路２０は、リクエスト・パケットの入力されたタイミングに応じたタイミングでレイテンシに対応するセット信号ＳＥＴをＨレベルにするだけでよく、そのタイミングが分周クロックの立ち下がりエッジか、或いは立ち上がりエッジかにより、偶数サイクル用シフトレジスタ７２か、或いは奇数サイクル用シフトレジスタ７４かに外部データがラッチされる。

上記の第３の実施の形態例では、シフトレジスタを偶数サイクル用と奇数サイクル用とに２系統設ける必要がある。従って、回路規模は単純に倍になるので、図８で示した回路規模の半減はできない。しかし、少なくとも駆動クロックは１／２に分周されているので、その分の消費電流の抑制はできる。

図１０は、第４の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。本実施の形態例では、コラムアクセス用のシフトレジスタ７０は、図９に示したシフトレジスタと同じ構成であり、偶数サイクル用のシフトレジスタ７２と奇数サイクル用のシフトレジスタ７４で構成される。一方、それ以外のシフトレジスタ７６は、初段スレーブフリップフロップから始まり最終段スレーブフリップフロップで終了する構成である。そして、偶数サイクルと奇数サイクルとでセット信号ＳＥＴを与える位置をずらすようにする。シフトレジスタ７６は、読み出し・書き込み選択信号、バンクアドレスＢＡ、コラムアドレスＣＡの制御データが格納され、分周クロックｃＣＣＬＫｚに同期して右シフト動作する。

従って、図５に示されたスケジューラ回路のシフトレジスタ２１は、図１０においてシフトレジスタ７０に置き換えられ、図５のシフトレジスタ２２，２３，２４は図１０のシフトレジスタ７６にそれぞれ置き換えられる。

そこで、仮にコマンドがページライトの場合、レイテンシコントロール回路２０は、セット信号ＳＥＴ<8> をＨレベルに活性化する。分周クロックの立ち上がりエッジでリクエストパケットのコマンドＣＭＤが入力された場合は、分周クロックの立ち上がりエッジに同期して、コラムアクセス信号（Ｈレベル）が奇数サイクル用のシフトレジスタ７４のスレーブフリップフロップＳにラッチされ、また、読み出し・書き込み選択信号、バンクアドレス、コラムアドレス等の制御データは、シフトレジスタセット７８のスレーブフリップフロップＳにラッチされる。

そして、１６ティックのレイテンシの後に、分周クロックの立ち上がりに同期して、シフトレジスタ７４の最終段のスレーブフリップフロップＳの出力端子ｃｎ<0> からコラムアクセス信号が出力され、コラムコントロール回路４に供給される。また、ＡＮＤゲート８３を介して、フリップフロップ７８の最終段のスレーブフリップフロップの出力端ａ<0> からの制御データもコラムコントロール回路４に供給される。

一方、分周クロックの立ち下がりエッジでリクエストパケットのコマンドＣＭＤが入力された場合は、分周クロックの立ち下がりエッジに同期して、コラムアクセス信号（Ｈレベル）が偶数サイクル用のシフトレジスタ７２のマスタフリップフロップＭにラッチされ、また、読み出し・書き込み選択信号、バンクアドレス、コラムアドレス等の制御データは、シフトレジスタセット７７のマスタフリップフロップＭにラッチされる。

そして、１６ティックのレイテンシの後に、分周クロックの立ち上がりに同期して、シフトレジスタ７２の最終段のマスタフリップフロップＭの出力端ｃｐ<0> からコラムアクセス信号が出力され、コラムコントロール回路４に供給される。また、ＡＮＤゲート８２を介して、フリップフロップ７７の最終段のマスタフリップフロップの出力ａ<1> からの制御データもコラムコントロール回路４に供給される。

上記の第４の実施の形態例では、コラムアクセス用のシフトレジスタだけ偶数用と奇数用の２系統のシフトレジスタを設けるので、第３の実施の形態例よりも回路規模を小さくすることができる。

第５の実施の形態例として、図７に示した第２の実施の形態例のスケジューラ回路のコラムアクセス用のシフトレジスタ２１を、図１０の如く偶数サイクル用と奇数サイクル用のシフトレジスタを有するシフトレジスタ７０に置き換え、ポインタアドレス用のシフトレジスタ５０を、図１０のシフトレジスタ７６に置き換えることで、シフトレジスタの回路規模を最小限に抑えることができる。しかも、その場合に駆動クロックは分周クロックとなるので、シフトレジスタの右シフト動作の頻度が半分になり、消費電流も抑えることができる。

以上、実施の形態例では、内部回路動作としてコラム系回路の活性化動作を例にして説明した。しかしながら、かかるコラム系の回路活性化のスケジューラ回路だけでなく、例えばオートプリチャージ動作におけるプリチャージ回路の活性化のタイミングを管理するスケジューラ回路として利用することもできる。

以上説明した通り、本発明によれば、シンクリンクＤＲＡＭの様なクロック同期型のメモリ装置において、コマンドを有するパケット信号を受信してから所定のレイテンシ後に内部回路の動作を開始する場合に、その内部動作の開始までのレイテンシの管理を行うスケジューラ回路を提供することができる。従って、メモリコントローラは、単にコマンドとバンクアドレス、ローアドレス、コラムアドレス等の必要な制御データを一度に供給するだけで良く、メモリコントローラの負担を軽くすることができる。

また、本発明のスケジューラ回路は、内部回路の動作開始のタイミング信号を格納するシフトレジスタを有し、レイテンシコントロール回路がコマンドに応じて或いは初期設定値に応じて最適のレイテンシに対応する位置のレジスタに内部動作の開始を指示する内部動作コマンド信号を格納するだけで、レイテンシに対応するクロックのティック数後に、内部動作コマンド信号を非制御回路に供給することができる。しかも、初期設定値の変更に伴うレイテンシの変更に対しては、シフトレジスタ内の格納されるレジスタの位置を変更するだけで対応でき、フレキシビリティを高くすることができる。

本発明によれば、バンクリード、バンクライトのコマンドに加えて、ページリード、ページライトのコマンドもスケジュール管理可能であるので、それらのモードを利用することにより、バンクリード後に異なるバンクアドレスとページリードのコマンドを有するリクエスト・パケットを与えるだけで、ローアドレスの異なるメモリのデータを連続して読み出すことができる。または、バンクライト後に異なるバンクアドレスとページライトのコマンドを有するリクエスト・パケットを与えるだけで、ローアドレスの異なるメモリにデータを連続して書き込むことができる。

本発明の実施の形態例のメモリ装置におけるリクエストパケットのフォーマット例を示す図である。 本実施の形態例におけるコマンドの真理値表の例を示す図である。 本実施の形態例のメモリ装置の全体の構成を示すブロック図である。 コマンドが供給されてからコラム系の活性化までのレイテンシの例を示す図である。 第１の実施の形態例のスケジューラ回路を示す図である。 スケジューラ回路におけるシフトレジスタの例を示す回路図である。 第２の実施の形態例のスケジューラ回路を示す図である。 分周クロックを利用したシフトレジスタを示す図である。 第３の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。 第４の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。

符号の説明

２ スケジューラ回路
３ ローコントロール回路
４ コラムコントロール回路
Ｂａｎｋ メモリバンク
５ Ｉ／Ｏ制御部
６ ＤＢ選択回路
２０ レイテンシコントロール回路
２１ シフトレジスタ
２２，２３，２４ シフトレジスタ、制御データ保持回路

Claims (3)

1. 外部クロックに同期してコラム系コマンドと共にコラムアドレスとが供給されるメモリ装置において、
   メモリセルアレイと、
   前記メモリセルアレイに対応し、前記コラム系コマンドに対応するコラムアクセス信号とコラムアドレスに応答して動作するコラム系内部回路と、
   前記コラム系コマンドが供給されてから該コラム系コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させる前記コラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路と、
   レジスタセットコマンドにより前記レイテンシが設定され、レイテンシコントロール信号を出力するモードレジスタとを有し、
   前記スケジューラ回路は、前記コラムアクセス信号を格納しクロックに同期してシフト動作する第１のシフトレジスタと、前記コラムアドレスを格納しクロックに同期してシフト動作する第２のシフトレジスタと、前記レイテンシコントロール信号に基づいてレイテンシセット信号を前記第１、第２のシフトレジスタに供給して前記第１、第２のシフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号、コラムアドレスをそれぞれを格納させるレイテンシコントロール回路とを有し、前記レイテンシに対応するクロック数後に前記第１、第２のシフトレジスタの最終段から前記コラムアクセス信号、コラムアドレスをそれぞれ前記コラム系内部回路に出力することを特徴とするメモリ装置。
2. 請求項１において，
   前記メモリ装置は、前記コラム系コマンド及びコラムアドレスと共にバンクアドレスを供給され、
   前記スケジュール回路は、更に、前記バンクアドレスを格納しクロックに同期してシフト動作する第３のシフトレジスタを有し、前記レイテンシコントロール回路は前記レイテンシセット信号を供給して前記第３のシフトレジスタの前記レイテンシに対応する位置のレジスタに前記バンクアドレスを格納し、前記レイテンシに対応するクロック数後に前記第３のシフトレジスタの最終段から前記バンクアドレスを前記コラム系内部回路に出力することを特徴とするメモリ装置。
3. 請求項１において、
   前記コラム系コマンドとコラムアドレスが連続して供給された場合、前記レイテンシコントロール回路は，当該コラム系コマンドとコラムアドレスの連続する供給に応答して，それぞれの供給に対応する前記レイテンシセット信号を前記第１、第２のシフトレジスタに供給して、前記コラムアクセス信号とコラムアドレスを前記第１、第２のシフトレジスタの前記レイテンシセット信号に対応する位置のレジスタに格納し、
   前記コラム系内部回路は，前記第１、第２のシフトレジスタの最終段から出力される前記コラムアクセス信号とコラムアドレスを入力して動作を行うことを特徴とするメモリ装置。

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