JPH01182996A

JPH01182996A - メモリ制御回路

Info

Publication number: JPH01182996A
Application number: JP63004722A
Authority: JP
Inventors: Mitsuo Nakajima; 満雄中嶋; Kazuo Kondo; 和夫近藤; Hisanobu Tsukasaki; 塚崎　久暢; Eiko Sasaki; 佐々木　詠子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-14
Filing date: 1988-01-14
Publication date: 1989-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路の製造プロセスのばらつきや周囲温
度の変動を考慮しても設計の容易は、メモリの制御回路
に関する。

〔従来の技術〕

メモリの読み出し、書き込み動作の一例を第２図及び第
３図を用いて説明する。第２図は、メモリセルとその周
辺回路の構成を示す一例である。

２１ａから２１ｄはメモリセル、２２はビット線。

２３ａから２３ｄはワード線、２４ａ、２４ｂ。

２６．２７．２９ａ　、２９ｂはＮ型ＭＯ８ランジスタ
（以下ＮＭＯ８と記す）、２５はセンスアンプ、２８ａ
、２８ｂはラッチ回路である。第３図はその動作を示す
タイミングチャートであ）（Ａ）が読み出し、（Ｂ）が
書き込みの時の動作である。

まず第３図（Ａ）に示す読み出しの動作を時刻ｔ。

から順番に説明する。

ｔ、・・・　φア。が立ち下がる時刻。ｔ、マでのφ、
。のハイレベルでＮＭＯ９２６がオンしてビット線２２
をシｍ−）Ｌ、ビット線電位を電源電圧ｖｃｃの了にす
る。

ｔ２・・・　φｌ、が立ち上がる時刻。ＮＭＯ８２４ａ
がオンして左側のメモリセルを選択する。

ｔ５・・・　φＷ、が立ち上がる時刻。メモリセル２１
ａが選択され読み出された信号がビット線２２に伝わシ
、ビット線２２の電位をＶＣＣのＴから微小に変化させ
る。

ｔ４・・・φ、Ａが立ち上がる時刻、センスアンプ２５
がオンしてビット線に読み出されたデータを増幅する。

ｔ、・・・　φ８１が立ち上がる時刻、ＮＭＯ８２７が
オンする。

ｔ６・・・　−ＲＬが立ち上がる時刻、ＮＭＯＳ２９ｂ
がオンして、読み出しデータがラッチ回路２８ｂにラッ
チされる。

以上の順番で読み出しの動作が行なわれる０次に第３図
（Ｂ）に示す書き込みの動作を同様に説明する。

ｔｌ・・・　φＰＧが立ち下がる時刻。ｔ、までのφ１
゜のハイレベルでＮＭＯ８２６がオンして、ビット線２
２のシ璽−トし、ビット線電位を電源電圧ｖｃａのＴに
する。

ｔ８・・・　φ□、が立ち上がる時刻、ＮＭＯ８２４ａ
がオンして左側のメモリセルを選択する。

ｔ、・・・　φＷ、が立ち上がる時刻、メモリセル２１
ａが選択され、読み出された信号がビット線２２に伝わ
シビット線２２の電位をＶＣＣの一÷から微小に変化さ
せる。

ｔｌ。・・・φ８ｗ、φｗＸ、が立ち上がる時刻。ＮＭ
Ｏ８２７及びＮＭＯＳ２９ｂがオンし、ラッチ回路２８
ａｌＣラツチされている書き込みデータをビット線に伝
える。メモリセル２１ａから読み出された信号は、新し
い書き込みデータに書き換えられる。

ｔ、ｌ・・・−３Ａが立ち上がる時刻、ビット線２２に
伝わった書き込みデータが増幅されメモリセル２１ａＫ
書き込まれる。

以上がメそリセル忙データを書き込む動作である。これ
まで説明した様にメモリの読み出し、書き込みには第３
図に示す制御信号が必要である。

この説明では、リフレッシ為の動作について省略したが
、同様な制御が必要である。

従来、この様な制御信号を得る為に、インバータの入出
力における遅延を利用して、インバータを何段も直列に
接続し、所望のタイミングを作っていた。第４図及び第
５図にその一例を示し説明する。第４図はタイミングチ
ャートであ、９　ＣＬ　Ｋで示す基準信号からφ、、φ
８の２種類の信号を得たいとする。それを実現する回路
を第５図に示す。

５１はインバータ、５２はＮＯＲゲート、５３はＮＡＮ
Ｄゲートである。最初のインバータの入力信号がＣＬＫ
であ）、インバータを４段通った後の信号がＣＬＫｌ、
更にその後インバータを４段違シ遅延した信号をそれぞ
れＣＬＫ２からＣＬＫ５とする。第４図にはＣＬＫｌか
らＣＬＫ５の波形を示す、この状態でＣＬＫｌとＣＩ、
に５（ＣＬＫ５を反転した信号）を用いＮＯＲゲート５
２に加えるとその出力にφ、を得る。またＣＬＫ２　（
ＣＬＫ２を反転した信号）とＣＬＫ４を用いＮＡＮＤゲ
ート５３に加えるとその出力にφ、を得る。同様にして
メモリの制御信号を得ているものに特開昭６０−１８２
５９５号公報、同じく特開昭６１−２４６９９４号公報
が挙げられる。

ところでインバータの遅延時間はインバータを構成スる
ＭＯＳ）ランジスタのオン抵抗とインバータの負荷容量
の積に比例する。そしてＭＯＳ　）ランジスタのオン抵
抗Ｒ８Ｎは次の式で表すことができる。

１／ＲＯ１ｌ＝（Ｗ／Ｌ）ＢＯ（Ｖ（１８Ｖｓｈ）Ｗは
ＭＯＳ　）ランジスタのゲート幅、Ｌはゲート長、Ｂｏ
は集積回路の製造プロセスで決まる定数、ＶＯ！Ｉはゲ
ート、ソース間電圧−Ｖｔｈはスレッシ１ルド電圧であ
る。ここで、プロセスばらつきにより”　＃　Ｌｍ　Ｂ
Ｑｐｖ％ｈがばらつき、周囲温度の変動でＶｔｈが変化
する。

従って、ＭＯＳ）ランジスタのオン抵抗は集積回路の製
造プロセスのばらつきや周囲温度の変動で大きくばらつ
くため、インバータの遅延時間も大きくばらつく、すな
わち、インバータの遅延を用いてメモリの制御回路を構
成した場合、遅延時間の変化は、制御信号のパルス幅の
変化、タイミングマージンの変化となって現れるため、
制御回路を設計する場合、各ばらつきに対する十分な検
討が必要であシ、たいへん複雑なものであシ、集積回路
の歩留〕低下の要因でもあった。

〔発明が解決しようとする課題〕

上記従来技術は、インバータのゲート遅延を用いてメモ
リの制御回路を構成しているため、プロセスばらつき、
周囲温度変動に対して制御信号の変動が大きく、設計が
複雑なものであり、集積回路の歩留シ低下の要因でもあ
った。

本発明の目的は集積回路の製造プロセスのばらつきや１
周囲源度の変動に対して影響が少々く、歩留シが向上す
るメモリの制御回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、メモリセルへその周辺回路を介してデータ
の書き込み又は読みだしを行うメモリ制御回路において
、複数個のＤタイプ７リツプ７０ッグの直列接続回路と、
前記複数個のＤタイプフリップフロップのうち、一つ置
きのフリップフロップをクロックの立ち上がシで、残る
一つ置きのフリップフロップをクロックの立ち下が）で
、それぞれ動作させるクロック回路と、前記複数個のＤ
タイプフリップフロップのうちの何れか一つの出力から
セット入力を、他の何れか一つの出力からリセット入力
を得るセット・リセット・フリップフロップと、を具備
し、前記直列接続された複数個のＤタイプフリップフロ
ップの最初のフリップフロップに。

読みだし又は書き込みの要求信号を入力したとき。

前記セット・リセット・フリップフロップから得られる
出力信号を所要のメモリ制御信号とすることＫよ〕達せ
られる。

〔作用〕

メモリ制御回路は、クロック信号の立ち上がシ又は立ち
下がシに同期した複数のタイミングで順番だメモリセル
アレイの書き込み、読み出し又は書き込みと読み出しの
両方の１サイクルの制御を行なう、それによってメモリ
制御回路の発生するメモリセルアレイの前記制御をする
各信号のタイミングはクロック信号の周期によって決ま
り、集積回路の製造プロセスのばらつきや、周囲温度の
変動に対して影響が少なくなプ、集積回路の歩留シが向
上する。

〔実施例〕

以下、本発明の一実施例を第１図によシ説明する。第１
図は、クロック信号ＣＬＫの周期の半サイクル毎の時間
間隔を、各制御信号のタイミングマージンとして用い、
第３図（Ａ）に示したメそすの読み出し動作の制御信号
を発生する回路を構成した一例である。１１ａから１１
Ｌはクロック信号の立ち下が）で動作するＤタイプの７
リツプフロツク（以下ＤＦＦと記す）、１２ａから１２
６はＳ入力（セット入力）の立ち下がシでｑ出力をハイ
レベルにし、Ｒ入力（リセット入力）の立ち下が夛でＱ
出力をｇ−レベルにするＲＳフリップフロップ（以下Ｒ
５ＦＦと記す）％Ｂはインバータである。動作を第６図
のタイミングチャートに示す。ＣＬＫは動作クロック、
Ｒ、Ｒｅｑは読み出し動作の要求信号である。まずＲ、
ＲｅｑがＣＬＫの１サイクルの期間にハイレベルとなる
。ＤＦＦｌｌａはＣＬＫの立ち下がシで動作してＱ出力
はφ、となる。　ＤＦＦｌ　１　ｂＩＩｉｃＬＫが反転
してクロック入力となっているため、ＣＬＫの立ち上が
シで動作し、Ｑ出力は−２となる。以降ＤＦＦ１１Ｃか
らＤＩＰＦｌｌＡで同様に動作し、それぞれＱ出力はφ
３からφ１□となる。すなわちＤＦＦｌ　１　ａからＤ
ＦＦｌｌＡはＲ，ＲａｑｔＣＬＫの半周期ずつシフトす
るシフトレジスタを構成する０次ＩＣＲ８ＦＦ１２ａＯ
８入力にφ、２を、Ｒ入力にφ、を入力する。ｔ７’ｃ
Ｒ８ＦＦ１２ｂのＳ入力にφ２、Ｒ入力にφ１１　、　
ＲＳ　Ｆ　Ｆ　１２　ｏのＳ入力にφ３、Ｒ入力に＃、
。、ｌｌ５ＦＦ１２ｔｌＱ：）８人力にφ４．Ｒ入力に
φ１１、Ｒ８ＦＦ１２’ｅＯ８入力にφｓ、Ｒ入力にφ
９をそれぞれ入力　する、そして１８ＦＦ１２ｍから１
２ｓのＱ出力をそれぞれφｐａｔφｗ１．φ８ム、φ８
ｗとし、φ８をφ■とじて用いる。

これによシ、す。はφ１の立ち下がシのタイミングでリ
セットされローレベルとなシ、φ、２の立ち下がりのタ
イミングでセットされハイレベルとなる。以下φ□１．
φ１７．φｊＡｔφ８．も同様に得ることができ、第３
図（Ａ）と同一タイミングの制御信号が得られる。そし
てｔ、からｔ６のそれぞれの時間間隔はＣＬＫの半周期
となシ、集積回路の製造プロセスや周囲温度が変化して
も、ＣＬＫの周゛期が変わらない限夛この間隔はほとん
ど一定となシ、回路設計が容易になり、歩留シが向上す
る。

次に第３図（Ｂ）に示す書き込み動作の制御信号を発生
する回路を構成した一例を第７図に示す。

１１ａから１１ｔはＤＦＦ、１２ａから１２ｆはＲ８Ｆ
Ｆ、１３はインバータであシ第１図と同一符号のものは
同一機能を有する。ＤＦＦｌ　１　ａからＤＦ１’１１
　ｔで構成するシフトレジスタ及びＲ８ＦＦ１２ａから
Ｒ８ＦＦ１２Ｇの入出力信号は前の実施例と同様である
。Ｒ８ＦＦ１２ｄのＳ入力にφ６．Ｒ入力忙φ１１、Ｒ
８ＦＦ１２ｅＯ８入力にφ５．Ｒ入力にφ、、Ｒ８ＦＦ
１２ｆのＳ入力にφ５、Ｓ入力にφ、をそれぞれ加えＲ
８ＦＦ１２ｆのｑ出力をφｗ１とする。この回路によシ
得られる信号を第８図のタイミングチャートに示す。Ｗ
Ｊａｑは書き込み動作の要求信号である。ＤＦＦＩ　１
　ａからＤＦＦＩ　１　ｔの出力φ、からφ、２は、前
に説明した例と同じ動作である。この回路で第３図（Ｂ
）と同一タイミングの制御信号を得ることができる。

第９図には他の実施例を示す、１４はＡＮＤゲート、１
５はＯＲゲート１６ａ、１６ｂはＲ８ＦＦであシ、第１
図、第７図と同一符号のものは同一機能を有する。ＲＪ
ｅｑ　、　Ｗ、Ｒｅｑはそれぞれメモリの読み出しと書
き込みの要求信号である０回路の動作を第１０図に示す
タイミングチャートを用い説明する。まず時刻ｔ、に読
み出しの要求が出てＲ，Ｒｓｑがハイレベルになったと
する。Ｒ，Ｒｅｑがハイレベルになりた時以降のＤＦＦ
ｌ　１　ａから１１ｔの動作は第６図で示したものと同
様であシ省略しである。５ＲＦＦＩ　６ｎはＲ，Ｒｅｑ
の立ち下がシでセットされＱ出力（Ｒ、Ｃｙｏｌｅ　）
　ｕハイレベルとなる。また５ＲＦＦ１６ｂはセットさ
れずｑ出力（Ｗ、Ｃｙｏｌｅ）はローレベルのｉｔであ
る。？：、れによ！ＤＳＲＦＦ１２ｄのＳ入力にはφ４
が加えられ、″またＲ８ＦＦ１２ｆのＳ入力はローレベ
ル−定となシ、φ８がそのままφ□となる。　これＫよ
ｊ）Ｒ８ＦＦ１２ａから１２ｅに加えるＳ入力、Ｒ内力
は第１図と同様になシ同様の制御信号が得られる。

次に時刻ｔ２で書き込みの要求が出て、Ｗ　、Ｒｅｑが
ハイレベルになる。この時以降のＤＦＦｌ　１　ａから
１１ｔの動作は読み出し動作の時と同様であシ、第８図
で説明した書き込みの制御信号のみを発生する回路とも
同様である。Ｒ８ＦＦ１６ｂはＷ、Ｒａｑの立ち下がシ
のタイミングでセットされＱ出力（Ｗ、　Ｃ７ｏ１ａ　
）がハイレベルとなシ、Ｒ，Ｃ７ｏｌｅはローレベル一
定トナル。従ってＲ８ＦＦ１２ｄのＳ入力にはφ６が加
えられ、　Ｒ８ＦＦ１２ｆのＳ入力はφ５となる。また
φＲＥ、はローレベルとなる。

これによシＲ８ＦＦ１２ａから１２ｆに加えるＳ入力及
びＳ入力はＭ７図で説明した例と同様になシ、同様の制
御信号を得ることができる。

この例では、読み出しと書き込みの制御信号を発生する
回路について説明したが、リフレッシュの制御も必要で
あれば、容易に構成できるのは言うまでもない。以上説
明した実施例でも１、第１図に示した例と同様な効果が
得られる。

これまでの実施例においてメモリの制御信号を構成する
のに用いたφ、からφ、２の信号は、ＤＦＦｌｌａから
１１ｔでシフトレジスタを構成して得る例を示したが、
第１１図に別の回路で構成する例を示す。３１ａ、３１
ｂは入力の立ち下がシで出力が変化するＲＳフリップフ
ロップ、３２ａから３２ｏはリセット入力がローレベル
でクロック入力に関係なく出力をリセットしクロック入
力の立ち下がシで動作するＤＦＦ、３３ａからＳｅａは
ＮＯＲゲート、３４はインバータ、３５はＮＡＮＤゲー
トである０回路の動作を第１２図のタイミングチャート
に示す。ＣＬＫはり四ツク信号、Ｒ，Ｒｅｑ　、　Ｗ　
、　Ｒｅｑはそれぞれ読み出しと書き込みの要求信号で
ある。ｔずＲ＊　ＲｅｑがハイレベルとなｆｉＮＯＲゲ
ート３５ａを介してＤＦＦ３２ａから３２ｏのリセット
入力をローレベルにし、出力をリセットする。続いてＲ
、Ｒｅｑが立ち下がる時、ＳＲＦ’Ｆ３１ａをセットし
ｑ出力をハイレベルにし。

ＮＯＲゲート５３ｂ出力がローレベルとなシ、ＤＦＦ３
２ａのクロック入力（信号名Ｑ０）ＫＣＬＫを導く、こ
の状態でＣＬＫが立ち下がると、ＤＦＦ３２ａのＤ入力
にはＱが帰還されているためＱ出力は反転する。同様に
ＤＦＦ５２　ｂはＤＨ’Ｆ５２ａのＱ出力（Ｑ、）が立
ち下がるとＱ出力が反転する。ＤＦＦ３２ｏも同様であ
る。すなわちＤＦＦＳＱ＆から３２０で３ビツトのバイ
ナリカウンタを構成する。このＤｒＦ５２ａから３２ｏ
の出力Ｑ、からＱ３及びＤＦＦ５２ａのクロック信号を
Ｑｏとして用い４ビツトのカウンタ出力を得る。更にＱ
、からＱ４をインバータ３４を介してｑ、からＱ４を得
る。そして４人力０ＮＡＮＤゲート３５ａの入力に上記
Ｑ。ｗ　Ｑ、ｔ　Ｑ２　ｅ　ＱＳを接続してその出力を
φ、とする。以下同様にＮＡＮＤゲート５５ｂの入力に
Ｑ。ＩＱ、ＩＱ２＃Ｑ５を加え、ＨＡＮＤゲート５５０
の入力にＱｏ　ｅ　Ｑ、ｔ　Ｑ２　ｅ　Ｑｓを加え、Ｎ
ＡＮＤゲー）　３５　ｄｏ大入力：　Ｑｏ　ｔ　Ｑ、＋
　Ｑ２　ｔＱｉ、ＮＡＲＤゲート５５’ｅの入力１ｃＱ
ｏ　＃　Ｑ、ｐ　ＱＩ　Ｑｓ−ＮＡＮＤゲート３５ｆの
入力Ｋ　Ｑｏ　ｅ　Ｑ、ＩＱ２　Ｉ　Ｑｓ、ＮＡＮＤゲ
ート３５ｇの入力ＫＱＯ＃Ｑ１　ＩＱ２　ｔＱｉ、ＮＡ
ＮＤゲート３５ｈの入力にＱｏ−Ｑｌ、　Ｑ２　、Ｑｓ
、ＮＡＮＤゲート３５１の入力ＫＱｏ　ｔＱｌｔ　Ｑｚ
　ｔＱｓ、ＮＡＲＤゲート３５ｊの入力Ｋ　Ｑｏ　ｅ　
Ｑ、ｔ　Ｑ２　’ｔ　Ｑｓ、ＮＡＲＤゲート５５にの入
力ＫＱｏ　ｅＱ、ｅ　Ｑ２　＊　Ｑｓ、ＮＡＲＤゲート
３５１の入力にＱ。ｙＱｔ　ｐ　Ｑ２ｐ　Ｑｓをそれぞ
れ加え、ＮＡＲＤゲート３５ｂから３５ｔの出力をφ２
からφ１２とする。

この出力波形は第１２図に示した様にカウンタの動作に
合わせてφ、からφ、２へ変化がシフトする様になり、
ＣＬＫの半周期毎に出力信号がシフトするシフトレジス
タと同一の波形を得る。このφ。

からφ１２を前記した実施例（１１から（３）のφ１か
らφ１２として用いＲ８フリップフロップに加えること
によって同一の効果を得ることができる。また書き込み
の要求が出てＷ　、　Ｒｅｑが前記したＲ、Ｒｅｑと同
様に出た時にも同様に動作し、φ、からφ１２を得るこ
とができる。またこの他の回路でも構成は容易に可能で
ある。

ところで、これまで説明した実施例（１）から（３）に
於いて各制御信号は、φ、からφ、２をＲ５７リツププ
ロツプに加えて得ている。しかしＲ８フリップフロップ
だけでなく他の論理素子でも容易に構成できるのは言う
までもない。−例として実施例に示した制御信号φ、。

をリセット付のＴフリップフロップで構成した例を第１
３図、第１４図を用い説明する。

第１５図はφ、。の波形構成を示すタイミングチャート
で波形名は前記実施例（１）から（３）で示したものと
同一である。前記実施例では第１４図（ａ）に示ま様に
ＲＳフリップ７０ツブを用いてφ、とφ、２の立ち下が
シエッジで動作させφＰＧを得た。ところでφ１の立ち
下が）エツジはφ１の立ち上がりエツジと同一タイミン
グである。そこでリセット付のＴフリップフロップを用
いてφ、Ｃを得る接続を第１４図（ｂ）に示す、リセッ
ト付のＴフリップフロップはリセット入力のハイレベル
で出力をリセッ）Ｌ、’１’入力の立ち下がシで出力レ
ベルを反転させる様に動作する。そのためリセット入力
にφ５を加え、！入力にφ１．を加えると出力は（ａ）
　Ｋ示し九ＲＳフリップ７０ツブと同様となる。

以上の実施例（１）から（５）によシクロツク信号ＣＬ
Ｋの立ち上がり、立ち下がシを用いて各制御信号を構成
でき、ＣＬＫの７周期で１回、メモリへの書き込み又は
読み出しが可能となる。画像専用メモリ等の様に扱うデ
ータが連続性を有しているメモリでは、入力で入力デー
タのシリアル−パラレル変換（以下シリパラ変換と記す
）を行ない数十ビットをまとめてメモリに書き込み、出
力では逆にまとめて読み出したデータをパラレル−シリ
アル変換（以下バラシリ変換と記す）によシラビットず
つ出力する様な構成がよくとられる。この構成ではメモ
リに書き込み、読み出しを行なうのは、シリパラ変換、
パラシリ変換で入出力に用いるクロックの数十サイクル
九対し１回ずつである。従つイ実絶倒で示した７四ツ７
（！ＬＫをシリパラ変換、パラシリ変換に用いるクロッ
クと同一として用いれば、メ七りの制御信号が容易に得
られる。

また扱うデータの周期に対して十分に短かい周期（高い
周波数）のクロック信号を有する場合には、上記の様な
シリパラ、パラシリ変換を行なわなくても、同様の効果
が得られる。また、そのような高い周波数のクロック信
号がない場合には、ＰＬＬ回路等の逓倍回路を用いれば
高い周波数のクロック信号を得ることができる。この時
、実施例（１）から（５）において、クロック信号の７
周期で１回。

メモリへの書き込み又は読み出しが可能であると説明し
たが、クロックの何周期で１回、メモリへの書き込み又
は読み出しを可能にするかは、メモリの使い方に応じて
変えればよく、実施例（１）から（５）に限られたもの
ではない。

ところで本発明において構成するメモリの制御信号は実
施例（１）から（３）で説明した様に、タイミングの最
も狭い所でクロック信号ＣＬＫの半周期となる。（例え
ば第６図のφ璽、が立ち上がり、φ８Ａが立ち上がス噛
マの間隔、）本しとれよ）狭い間隔での制御が必要にな
った場合には、その部分にのみ従来のゲート遅延を用い
る方法で制御信号を構成すればよく、その時にも他の制
御信号との間隔はクロック信号の半周期以上あるため、
大きなマージンがあ）、設計に際して従来の様な複雑な
シミュレーシｌン検討は必要ない。またメモリの制御信
号の構成上の留意点として、動作時に大きな電流が流れ
る様な回路の動作によシミ源等に雑音が発生し他の回路
が誤動作する可能性を有するようなタイミング（例えば
出力バッファの動作により発生する電源の雑音がメモリ
セルから読み出した微小信号に影響を与える）が発生し
ない様忙しなければならない、その様な場合にも、本発
明において構成するメモリの制御回路と従来のゲート遅
延を用いた回路をくみ合わせて用いることにより、動作
のタイミングをずらすことは容易なものとなる。

〔発明の効果〕

本発明によれば、メモリの書き込み、読み出しの制御が
入力クロックに同期してシーケンシャルに制御を行ない
、プロセスばらつきや周囲温度の変動に対し影響が少な
くできるので歩留りが向上し、信頼性も向上する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はメモ
リ周辺回路の一例を示す回路図、第３図はメモリ周辺回
路の動作波形図、第４図は従来の制御信号の構成を示す
タイミングチャート、第５図は従来の制御回路を示す回
路図、第６図は本発明の一実施例の動作波形図、第７図
は本発明の第２の実施例を示す回路図、第８図は本発明
の第２の実施例の動作波形図、第９図は本発明の第３の
実施例を示す回路図、第１０図は本発明の第３の実施例
の動作波形図、第１１図は本発明の第４の実施例を示す
回路図、第１２図は本発明の第４の実施例の動作波形図
、第１３図はφＰＣの構成を示すタイミングチャート、
第１４図は本発明の第５の実施例を示す回路図、である
。符号の説明１１ａから１１ｔ・・・・・・Ｄフリップ７０ツブ、１
２ａから１２ｆ・・・・・・ＲＳフリップフロップ、３
２ｍから３２ｏ・・・・・・Ｄフリップフロップ、３５
ａから５５　ｔ・・・−・Ｎ　Ａ　Ｎ　Ｄゲート、４２
・・・・・・Ｔフリップ７０ツブ。第３図〆七９ｎこ回足各の動作板形（Ａ）　　客先２＋出し動イ竹（８）書ぎ人針動作 φ９−−−−針一１−−−−− 第４図市１１のホ′１ｗイ吉号のＪ＾、成第　　５　図　　　　　　　　　　　　　　　　５１　
インｌぐ゛−タイＬ束の＃、’ｌ呼卸回路　　　　　　
　　　　　　　　ｇｌ　　ＮＯＲグー←出　６図Ａ（イ牡ｇｉｄ）窄もｈヒイ１°１（Ｉ）璽カイ乍５月
（ヲｔ〉φ１２　　　　　　　　　　　“ 第８Ｌ￥１Ａ、発θ手へｄｌ　つ（絶イｆ’１（Ｚ）のう邑りイ乍
二刀しブを５中１□　　　　　　　　　　。第１１図本発明ｆ）天杷仕１（４）３３（Ａ−３Ｘ−ＮＯＲＩＴ″°−ト第１ｚ図縫目月切大ろ芭イラ’Ｉ　（４）すφ力作〃灸升シＱ３
　　　゛（Ｐ１１

Claims

【特許請求の範囲】１、メモリセルへその周辺回路を介してデータの書き込
み又は読みだしを行うメモリ制御回路において、複数個のＤタイプフリップフロップの直列接続回路と、
前記複数個のＤタイプフリップフロップのうち、一つ置
きのフリップフロップをクロックの立ち上がりで、残る
一つ置きのフリップフロップをクロックの立ち下がりで
、それぞれ動作させるクロック回路と、前記複数個のＤ
タイプフリップフロップのうちの何れか一つの出力から
セット入力を、他の何れか一つの出力からリセット入力
を得るセット・リセット・フリップフロップの複数個と
、を具備し、前記直列接続された複数個のＤタイプフリ
ップフロップのうちの最初のフリップフロップに、読み
だし又は書き込みの要求信号を入力したとき、前記セッ
ト・リセット・フリップフロップから得られる出力信号
を所要のメモリ制御信号とすることを特徴とするメモリ
制御回路。