JP2007200555A - クロック同期型メモリ装置及びそのスケジューラ回路 - Google Patents
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Abstract
【解決手段】スケジューラ回路2内に、外部クロックまたはそれから生成したクロックに同期しシフト動作するシフトレジスタを設け、コマンドの供給時からコラム系の動作開始までのレイテンシ制御時は、コマンドの供給時にシフトレジスタのレイテンシ対応位置にコラムアクセス信号を格納する。シフトレジスタは、クロックに同期してシフト動作を行うので、レイテンシ対応のクロック数後に、コラムアクセス信号を出力する。コラム制御回路4は、該コラムアクセス信号の出力タイミングに応答し、コラムアドレス等のコラム系回路の動作に必要なデータを取得し、動作を開始する。かくしてスケジューラ回路2の動作は、単純化される。シフトレジスタには、内部動作を開始する内部動作コマンド信号をセットして、任意の内部動作の開始までのレイテンシを容易に管理可能である。
【選択図】 図5
Description
前記内部動作コマンド信号を格納し、クロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給することを特徴とする。
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラムアドレスに応答して動作するコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路とを有することを特徴とする。
前記コラムアクセス信号を格納し、該コラムアクセス信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力されるコラムアクセス信号を、前記コラム系内部回路に供給することを特徴とする。
それぞれメモリセルアレイを有する複数のメモリバンクと、
前記メモリバンクそれぞれに対応し、前記コラムアドレス及びバンクアドレスに対応して動作し、前記バンクアドレスに対応するメモリバンクへのアクセスを有効にするコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記バンクアドレス及びコラムアドレスと共に、前記コラム系内部回路に供給するスケジューラ回路とを有し、
異なる前記バンクアドレスを有するリクエスト・パケット信号に応答して、前記バンクアドレスに対応する異なるメモリバンクへのアクセスを可能にすることを特徴とする。
図5は、第1の実施の形態例のスケジューラ回路を示す図である。このスケジューラ回路は、パケット解読回路1からの解読されたコマンド、ページリード(Page-Read)、バンクリード(Bank-Read)、ページライト(Page-Write) 、バンクライト(Bank-Write) が供給されるレイテンシコントロール回路20を有する。このレイテンシコントロール回路20には、モードレジスタ21からレイテンシコントロール信号22も供給される。レイテンシコントロール回路20は、供給されたコマンドと、レイテンシコントロール信号22に基づいて、それぞれのコマンドの最適の長さのレイテンシを設定し、そのレイテンシに対応したセット端子SET<0> 〜SET<12>に、レイテンシセット信号SETを出力する。
図7は、第2の実施の形態例のスケジューラ回路を示す図である。図5のスケジューラ回路は、4組のシフトレジスタ21〜24を有する。しかしながら、クロックclkのエッジに同期して右シフト動作を行うシフトレジスタは、それ自体で多くの電流を消費する。そこで、第2の実施の形態例のスケジューラ回路では、レイテンシの管理を行う内部動作コマンド信号用のシフトレジスタ21を第1の実施の形態例と同様のクロックclkのエッジで右シフト動作するシフトレジスタ構成とし、バンクアドレスBA、コラムアドレスCA及び読み出し・書き込み選択信号等の制御データの保持回路は、クロックにより右シフト動作しない複数のレジスタで構成する。また、ポインタアドレスを格納して右シフト動作するシフトレジスタ50が更に設けられる。
図8は、第3及び第4の実施の形態例を説明する為の分周クロックを利用したシフトレジスタを示す図である。上側のシフトレジスタ60は、図6に示したシフトレジスタと同じである。即ち、シフトレジスタ60は、マスタ・スレーブフリップフロップで、1つのレジスタ単位となるように構成され、外部クロックCLKと同じ200MHzのクロックの立ち下がりエッジと立ち上がりエッジとに同期して右シフトする。但し、セット信号に応答して取り込まれる外部からの制御データは、クロックの立ち下がりエッジに同期してマスタフリップフロップ側からしか取り込まれない。従って、レイテンシの制御単位は、クロックの2ティック(2T)である。
3 ローコントロール回路
4 コラムコントロール回路
Bank メモリバンク
5 I/O制御部
6 DB選択回路
20 レイテンシコントロール回路
21 シフトレジスタ
22,23,24 シフトレジスタ、制御データ保持回路
Claims (14)
- 供給されるコマンド或いは初期値に応じたレイテンシ後に、内部回路の動作を指令する内部動作コマンド信号を生成するスケジューラ回路において、
前記内部動作コマンド信号を格納し、クロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給することを特徴とするスケジューラ回路。 - 請求項1において、
更に、前記内部回路の動作に必要な制御データを保持する制御データ保持回路を有し、前記レイテンシに対応するクロック数後に前記制御データが前記内部回路に供給されることを特徴とするスケジューラ回路。 - 請求項2において、
前記制御データ保持回路は、前記制御データを格納し前記クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応するクロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給されることを特徴とするスケジューラ回路。 - 請求項2において、
前記制御データ保持回路は、前記制御データを順番に格納する複数の制御データレジスタと、前記制御データレジスタの格納されるレジスタのポインタアドレスを格納し前記クロックに同期してシフト動作するポインタアドレス用シフトレジスタとを有し、
前記レイテンシコントロール回路により選択された位置のレジスタに前記ポインタアドレスが格納され、前記レイテンシに対応するクロック数後に、前記ポインタアドレスが、前記ポインタアドレス用シフトレジスタの最終段から出力され、当該出力されたポインタアドレスに対応する前記制御データレジスタ内の制御データが前記内部回路に供給されることを特徴とするスケジューラ回路。 - 請求項1において、
外部クロックを分周した分周クロックにより前記シフトレジスタが駆動され、前記シフトレジスタは、
前記分周クロックの立ち下がりエッジに同期して、最終段のレジスタが、格納された信号を出力する偶数サイクル用シフトレジスタと、
前記分周クロックの立ち上がりエッジに同期して、最終段のレジスタが、格納された信号を出力する奇数サイクル用シフトレジスタとを有し、
前記レイテンシコントロール回路は、前記分周クロックの立ち下がりエッジに同期して、前記内部動作コマンド信号を、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させ、前記分周クロックの立ち上がりエッジに同期して、前記内部動作コマンド信号を、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させることを特徴とするスケジューラ回路。 - 請求項5において、
更に、前記内部回路の動作に必要な制御データを保持する制御データ保持回路を有し、前記レイテンシに対応するクロック数後に前記制御データが前記内部回路に供給されることを特徴とするスケジューラ回路。 - 請求項6において、
前記制御データ保持回路は、格納された前記制御データを前記分周クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応する分周クロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給され、
更に、前記制御データ用シフトレジスタは、
前記分周クロックの立ち下がりエッジに同期して、最終段のレジスタが、格納された制御データを出力する偶数サイクル用シフトレジスタと、
前記分周クロックの立ち上がりエッジに同期して、最終段のレジスタが、格納された制御データを出力する奇数サイクル用シフトレジスタとを有し、
前記レイテンシコントロール回路は、前記分周クロックの立ち下がりエッジに同期して、前記制御データを、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させ、前記分周クロックの立ち上がりエッジに同期して、前記制御データを、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させることを特徴とするスケジューラ回路。 - 請求項6において、
前記制御データ保持回路は、格納された前記制御データを前記分周クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応する分周クロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給され、
更に、前記制御データ用シフトレジスタは、前記分周クロックの立ち下がりエッジに同期して格納された制御データを出力する偶数側出力端子と、前記分周クロックの立ち上がりエッジに同期して、格納された制御データを出力する奇数側出力端子とを有することを特徴とするスケジューラ回路。 - 請求項1〜8のいずれかのスケジューラ回路を有するメモリ装置。
- 請求項9において、
更に、メモリセルアレイと、
前記メモリセルアレイに対応するコラム系回路とを有し、前記内部動作コマンド信号はコラムアクセス信号であり、前記レイテンシはコマンド信号を供給されてから前記コラム系回路が動作開始するまでの遅延時間であり、前記シフトレジスタの最終段から出力されるコラムアクセス信号に応答して、前記コラム系回路が動作開始することを特徴とするメモリ装置。 - 外部クロックに同期してコマンドと共にローアドレスとコラムアドレスとが供給されるメモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラムアドレスに応答して動作するコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路とを有するメモリ装置。 - 請求項11において、
更に、内部動作についての初期値が格納されるモードレジスタを有し、
前記スケジューラ回路は、前記初期値に応じて前記レイテンシを変更することを特徴とするメモリ装置。 - 請求項11または12において、
前記スケジューラ回路は、
前記コラムアクセス信号を格納し、該コラムアクセス信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力されるコラムアクセス信号を、前記コラム系内部回路に供給することを特徴とするメモリ装置。 - 外部クロックに同期してコマンド、バンクアドレス及びコラムアドレスとを有するリクエスト・パケット信号が供給されるメモリ装置において、
それぞれメモリセルアレイを有する複数のメモリバンクと、
前記メモリバンクそれぞれに対応し、前記コラムアドレス及びバンクアドレスに対応して動作し、前記バンクアドレスに対応するメモリバンクへのアクセスを有効にするコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記バンクアドレス及びコラムアドレスと共に、前記コラム系内部回路に供給するスケジューラ回路とを有し、
異なる前記バンクアドレスを有するリクエスト・パケット信号に応答して、前記バンクアドレスに対応する異なるメモリバンクへのアクセスを可能にすることを特徴とするメモリ装置。
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