JPS62231512A - クロツク発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にタイミング回路に関し、具体的には、
タイミング回路を駆動させるクロック発振器の周波数の
２倍の解像度を備えた複数のタイミング信号の発生に関
するものである。

Ｂ、従来技術 ］ンピュータ・システム及び他の比較的複雑な電子回路
では、複雑なタイミング信号を発生することがしばしば
必要になる。水晶発振器などクロック回路は１周期がＴ
ｃの２進りロック信号を発生する。比較的単純な回路の
タイミング制御には、クロック信号自体で十分だが、ｖ
ｉ雑な回路では、クロック信号を形態は異なるが、互い
に一定の位相関係を有する数個のタイミング信号に変換
する。

２相クロツクを発生するための従来技術で周知のかかる
クロック発生器の例が、第３図に示されている。マスタ
ー・スレーブ型の第１乃至第４フリツプ・フロップ１０
．１２．１４．１６がら。

リングが構成されている。第１フリツプ・フロップ１ｏ
の出力が、第２フリツプ・フロップ１２の入力に接続さ
れ、またタイミング信号Ａを出す。

同様に、第２フリツプ・フロップ１２が、第３フリップ
・フロップ１４に入力し、タイミング信号Ｂを出す。さ
らに、第３フリツプ・フロップ１４は、第４フリツプ・
フロップ１６を制御し、タイミング信号Ｃを出す。第４
フリツプ・フロップ１６は、タイミング信号りを出すと
共に、第１フリツプ・フロップ１０に入力することによ
って、ループを閉じる。クロック信号ＣＬＫの波形と４
個のタイミング信号Ａ、Ｂ、Ｃ，Ｄ、が第４図に示され
ている。タイミング信号Ａ、Ｂ、Ｃ，Ｄは、必要なタイ
ミング情報を出すが、制御されるシステムに分配する必
要のあるタイミング信号の数を減らすため、これらのタ
イミング信号は、組み合わせて２つの２相信号ＰＨ○と
ＰＨＩにされている。第１の２相りロック信号ＰＨ○は
、セット入力Ｓでタイミング信号Ａを受は取り、リセッ
ト入力Ｒでタイミング信号Ｃを受は取るＲ／Ｓフリップ
・フロップ１８によって生成される。同様に。

第２の２相りロック信号ＰＨＩは、当該の入力でタイミ
ング信号ＢとＤを受は取る、別のフリップフロップ２０
によって発生される。第３図の従来技術のクロック発生
器には、クロック信号ＣＬＫが必ずしも方形波形、すな
わち、５０％のデユーティ・サイクルをもたなくてもよ
いという利点がある。

第３図の回路は、３つのＯと１つの１を含む４段シフト
・レジスタとして動作し、クロック信号Ｃ，ＬＫによっ
て刻時される。ループまたはシフト・レジスタの初期化
については、ここでは、考察しない。その結果ＮＪすな
わち高レベル信号が。

クロック周期Ｔｃ当り１個、マスター・スレーブ型のフ
リップ・フロップ１０〜１６のうちの１つを通ってシフ
トする。

Ｃ０発明が解決しようとする問題点 第３図のクロック発生器の主要な欠点は、その速度であ
る。タイミング信号Ａ、Ｂ、Ｃ，Ｄならびに２相りロッ
ク信号ＰＨ○とＰＨＩの解像度は、クロックの周期Ｔｃ
に等しい。たとえば、１０ナノ秒の解像度が必要な場合
、１００ＭＨ２の水晶発振器が必要である。高速水晶発
振器が入手できるが、それらは高価であり、安定性と耐
久性に問題がある。

したがって、本発明の目的は１発生器を駆動させる駆動
信号の周期よりも秀れた解像度をもつクロック発生器を
提供することにある。

Ｄ０問題点を解決するための手段 本発明は、多段トランジスタ・シフト・レジスタの各段
の間にインバータを置き、各段のトランジスタを１つお
きにクロック信号又はその相補信号でクロックするよう
にした。

改良形では、２つのループ上で相補信号が発生されるよ
うに初期化された。かかる２つのトランジスタ・ループ
を設けた。このようにすると、遅延時間を伴うインバー
タを選択的に挿入することなくすべてのタイミング信号
を処理できる。

本発明は、クロック信号の真数バージョンと補数バージ
ョンを使って、１つおきにゲートを制御することにもと
づいている。真数クロック信号ＣＴを、たとえば、水晶
発振器の出力とすると、補数クロック信号ＣＣは、真数
クロック信号ＣＴの補数であり、第１図に示すように、
インバータ２１によってその真数信号から発生される。

Ｅ、実施例 本発明にしたがって構成される４段クロック発生器が、
第１図に示されている。４個のＮＭＯＳトランジスタ２
２．２４．２６．２８が、インバータ３ｏ、３２．３４
．３６を介して直列に接続されている。第１インバータ
３０の出力は、真数の第１タイミング信号Ａである。以
下、第２インバータ３２の出力は補数の第２タイミング
信号Ｂ。

第３インバータ３４の出力は真数の第３タイミング信号
Ｃ１第４インバータの出力は補数の第４タイミング信号
りである。真数信号と補数信号の違いは、後に述べる実
施例の説明で明らかになるであろう。ＮＡＮＤゲート３
８の入力に第４インバータの出力を接続することによっ
て、ループが完成する。ＮＡＮＤゲート３８の入力は、
第１トランジスタ２２の入力に接続されている。ＮＡＮ
Ｄゲート３８は、ループ内でインバータとして働く。

１つおきのトランジスタ２２と２６のゲート電極は、真
数タイミング信号ＣＴによって制御され、他のトランジ
スタ２４と２８のゲートは、補数クロック信号ＣＣによ
って制御される。ＮＡＮＤゲート３８の他の出力は、負
のリセット信号ＲＥＳＥＴに接続されている。この信号
は、高レベル状態へ遷移することによって１回路を起動
するのに使用できる。

負のリセット信号ＲＥＳＥＴが、２−３回以上のクロッ
ク・サイクルの間、低レベル状態に維持されているとき
、クロック発生器は、２つのクロック信号ＣＴとＣＣに
の無関係に、静的状態に維持される。この静的リセット
状態では、真数タイミング信号ＡとＣは低レベルに維持
され、補数タイミング信号ＢとＤは高レベルに維持され
る。

負のリセット信号ＲＥＳＥＴが、第２図のタイミング図
に示すように、高レベル状態に変ると、真数クロックＣ
Ｔが次に高レベルへ遷移するとき。

第１ゲート２２が負信号を通過させる。この負信号は、
インバータ３０によって反転されて、第１タイミング信
号Ａを高レベル状態に上げる。続いて、真数クロックＣ
Ｔの低レベルへの遷移に対応する補数クロックＣＣの高
レベルの遷移が起こるとき、第２フリツプ・フロップ２
４が第１タイミング信号Ａの高レベルの値を通過させる
。この信号Ａは、次いで、インバータ３２によって反転
されて、補数第２タイミング信号Ｂに対して低レベル状
態になる。しかし、注意すべき重要な点は、その２つの
タイミング信号ＡとＢの遷移が、第３図の回路のように
全クロック周期ではなくても半クロツク周期、すなわち
、Ｔ　ｃ　／　２だけ分離されることである。

トランジスタ２６と２８の交互プロセスが継続され、第
３および第４タイミング信号ＣとＤが発生される。補数
第４タイミング信号りが低レベル状態になると、ＮＡＮ
Ｄゲート３８は、リセット信号が高レベルであるにもか
かわらず、高レベル信号を出力する。次いで、真数クロ
ックＣＴが次に遷移するとき、真数第１タイミング信号
Ａが。

低レベル状態になる。この遷移は、その後、様々なトラ
ンジスタを介して、状態の反転を除いては、以前の通過
状態と同様に伝播していく。すなわち、遷移が元の状態
に戻るためには、ループを２周伝播しなければならない
。この２重通過は、ループ内で奇数回反転が起こるため
であり、４つのクロック・サイクル４Ｔｃを要するが、
この時間内に。

出力には８つの異なる組合せが生じる。重要なことは、
タイミング信号の遷移がクロック周期の半分子　ｃ　／
　２で分離され、そのため、半周波数クロック発振器と
して働くことができることである。

第１図の回路は、静的ではなく動的な回路であるという
ことに注意すべきである。トランジスタ２２乃至２８の
うちのどれかがオフになる（そのクロック信号が低レベ
ル状態になる）と、それに続くインバータ３０乃至３６
の入力が浮動状態のままになる。しかし、ＭＯ５技術で
は、トランジスタとインバータの間の線には、妥当なり
ロック周期の間その信号を保持するのに十分な電気容量
がある。

第１図の回路は、各フリップ・フロップごとに１つの出
力を備えた第１図のマスク・スレーブ式のフリップ・フ
ロップではなくて、マスク・マスタ式のレジスタのルー
プである。

タイミング信号Ａ、Ｂ、Ｃ，Ｄは通常、各４相りロック
信号ＰＨ０１ＰＨ１，ＰＨ２、ＰＨ３を用いて１つの４
相信号を形成するのに使用される。

こうした４相りロック信号は、組合せ論理がタイミング
信号を受は取り下記の論理演算を行うことにより発生さ
れる。その論理演算とは、ＰＨ１＝ＡＮＤ　（Ａ、Ｃ）
、ＰＨ１＝ＡＮＤ　（Ｂ、Ｄ）、ＰＨ２＝ＡＮＤ　（Ａ
、Ｃ）、ＰＨ３＝ＡＮＤ　（Ｂ。

Ｄ）である。ＡＮＤ、ＮＡＮＤ、ＯＲまたはＮ○Ｒゲー
トが４つの発生されたタイミングＡ、Ｂ。

Ｃ，Ｄに作用する状態で、こうした論理演算を実行すべ
き場合に、インバータが必要であることに注意すべきで
ある。

この方法の欠点は、インバータが必要であることである
。インバータは、反転を行なう際に必ず遅延をもたらす
。ＡＮＤゲートが１つの反転入力と１つの非反転入力を
もつ場合、遅延期間中に、信号の誤った組合せがＡＮＤ
ゲートに提示される可能性がある。その結果、ＡＮＤゲ
ートの出方にグリッチが生じることがあり得る。この問
題が起こるのは、任意の極性のタイミング信号が、イン
バータによる遅延のため、十分に同期されないからであ
る。さらに、望ましいタイミング出力信号を得るには、
指示された信号を受は取る排他的ＯＲ（ＥＸＯＲ）ゲー
トが必要である。排他適ＯＲゲートは、さらにグリッチ
を生じることが知られている。すなわち、第１図のタイ
ミング発生器には利点もあるが、欠点もいくつかある。

本発明は、第５図に示すように、十分に同期したクロッ
ク発生器に拡張することができる。第１カウンタ・ルー
プ４０は第１図のクロック発生器と同一であるが、負の
リセット信号ＲＥＳＥＴが、インバータ４２を通過する
正のリセット信号ＲＥＳＥＴによってもたらされる。第
２のカウンタ・ループ４４は、第１のカウンタ・ループ
と、下記の例外を除いて同じである。ＮＡＮＤゲート３
８の代わりに、ＮＯＲゲート４６が、帰還信号と正のリ
セット信号ＲＥＳＥＴを受は取る。すなわち、第２のカ
ウンタ・ループが正にリセットされる。

第２のカウンタ・ループ４４は、第１のカウンタ・ルー
プの対応するタイミング信号の補数である。

タイミング信号Ａ、Ｂ、Ｃ，Ｄをもたらす。特に真数ク
ロック遷移をブラケットするリセット・インバータ４２
の遅延を避けるには、リセット信号に関して若干の注意
を払わなければならない。元のリセット信号が非同期で
ある場合、その信号は、カウンタを駆動させるクロック
信号ＣＴとＣＣによって駆動される一連のクロック・マ
スク・スレーブ・レジスタを介して、同期すべきである
。最後のマスク・スレーブ・レジスタへのパルス中に、
リセット信号は、相補クロック・パルス中で安定化した
リセット信号が１次の真数クロック・パルスの間十分に
安定するように、スレーブ・ゲートとそれに関連するイ
ンバータ・リセット・インバータ４２とＡ　Ｎ　Ｄゲー
ト３８を介して伝播すべきである。

第５図のクロック発生器のタイミング図が、第６図に示
されている。このタイミング図は、第２図のそれに非常
によく似ているが、タイミング信号の真数バージョンと
補数バージョンがすべて含まれている。同じタイミング
信号の真数バージョンと補数バージョン、たとえば、タ
イミング信号ＡとＡ、の遷移が、同時に発生する。真数
と補数のタイミング信号のタイミングに差がある場合、
その差は、ゲート遅延ではなくてゲート・スキューに関
連づけられる。ゲート・スキューは、普通ゲート遅延の
１０分の１である。第７図のデコーダ４８によって示さ
れるように、４相りロック信号も、第５図のタイミング
信号から発生できる。

デコーダ４８は、タイミング信号の異なる組合せを受は
取る４つのＡＮＤゲートから構成されている。しかし、
この場合は、追加のインバータを使用することなく、Ａ
ＮＤゲートで必要なすべての入力信号が入手できるが、
それは、クロック発生器からすべてのタイミング信号の
真数値と補数値が入手できるからである。第６図の４相
りロック信号と同様に、タイミング信号の他の組合せに
対しても、同様のクロック信号が発生できる。さらに、
負論理を使用する場合、ＡＮＤゲートではなくてＮＯＲ
ゲートを使用するのが容易であるが、それは、入力値の
負の値が直接入手できるからである。

４相りロック信号の発生に使用される論理組合せは、論
理ゲート４９で組み合わされる両方の入力が、真数クロ
ックＣＴによって駆動されるゲート電極を備えた２つの
トランジスタまたは補数クロックＣＣによって駆動され
るゲートを備えた２つの１−ランジスタの出力によるも
のとなるように選ばれることに注意すべきである。この
選択が重要なのは、同じ極性のクロック信号によって駆
動されるトランジスタはすべて、ゲート・スキューの範
囲内で同時に遷移するからである。しかし、真数または
補数クロック信号ＣＴとＣＣのどちらかが確実に方形と
なる。すなわち、正確に５０％デユーティ・サイクルを
もつようにすることが困難なことがある。すなねち、そ
れぞれ真数および補数クロックＣＴとＣＣによって制御
される２つのタイミング信号の遷移は、クロック信号が
その２つの状態の一方にある時間の差だけ異なることが
ある、したがって、第７図のデコーダ４８は、クロック
信号ＰＨＩとＰＨ３からのＴｃ以外の周期だけ異なる遷
移を有する。クロック信号ＰＨＯとＰＨ２をもたらす。

とはいえ、ＡＮＤゲート４９への入力は、ゲート・スキ
ューの範囲内で同期される。ＡＮＤゲートは通常、その
ようなものとして製造されてはいないことに再度言及し
ておく。

代わりに、ＮＯＲまたはＮＡＮＤゲートが使用できる真
数および補数タイミング信号が入手できるためである。

第５図のクロック発生器メトランジスタ・レベルでの実
施形態は、２段クロックに限定されているものの、ＣＭ
Ｏ８技術のものが第８図に示されている。ＮＡＮＤゲー
ト３８は、２つのＰＲＯＳトランジスタ５０と５２およ
び２つのＮＭｏ５トランジスタ５４と５６によって実現
されている。

Ｎ　ＯＲグー１〜は、構成が異なるにもかかわらず。

同様に、２つのＦＲＯＭトランジスタ５８と６０および
２つのＮＭＯＳトランジスタ５４と５６によって実現さ
れる。たとえば、インバータ３０は、正電源に接続され
たＦＲＯＭトランジスタ６５と接地されたＮＭｏ５トラ
ンジスタ６６を直列に接続したものを備えている。それ
らの結合点はインバータ３ｏの出力端子であり、タイミ
ング信号Ａをもたらす。トランジスタ６５と６６のゲー
ト電極は、インバータ３０への入力によって制御される
。第１クロツク・ループ４０のＮＭＯ３）−ランジスタ
２２と２４および第２クロツク・ループ４４のそれに対
応するＮＭＯＳトランジスタが、第５図の対応するトラ
ンジスタと同様に接続されており、同じ機能をもたらす
。しかし、Ｆ　ＲＯＭ　トランジスタ６８と７０をＮＭ
Ｏ３）−ランジスタ２２と２４に並列に設置し、それぞ
れＮＭｏ５トランジスタ２２と２４を制御するクロック
信号の補数によってそれらのトランジスタを制御するの
が好ましい。こうした並列トランジスタでは、速度が増
大し、クロック信号の面位相が入手できる。

さらに、並列トランジスタではより良好な電圧振幅がも
たらされる。ＭＯＳゲートのしきい電圧は約１１八ボル
トである。したがって、Ｎ型ゲートの遷移は、０と３．
５ボルトの間であるが、Ｐ型ゲートの遷移は、１．５と
５ボルトの間である。

インピーダンスは、並列なＮ型とＰ型のゲートの遷移が
０と５ボルトの間となるように設定される。

本発明をクロック発生器について説明してきたが、別法
として、事象カウンタまたはパルス・プログラム発生器
として使用することができる。

事象カウンタでは、クロック信号が、事象の発生を示す
信号で置き換えられる。パルス・プログラム発生器では
、デコーダはより複雑な論理を有し、こ、の論理は、た
とえば、相互作用する要素の直接制御のために、タイミ
ング信号または制御信号の並列なシーケンス列を発生す
る。　　　　゛Ｆ０発明の効果 比較的簡単な回路構成により、安定した一定の位相関係
を有する複数個のタイミング信号を容易に得ることが出
来る。この回路はカウンタにも転用可能である。

【図面の簡単な説明】

第１図は本発明の単一ループによる実施例、第２図は第
９図のタイミング図、第３図は従来技術のクロック発生
器の構成図、第４図は第３図のクロック発生器のタイミ
ング図、第５図は本発明を拡張することによって構成さ
れたクロック発生器、第６図は第５図のタイミング図、
第７図はデコーダを示す図、第８図は第５図のクロック
発生器をＣＭＯ３技術で構成した具体例を示す図である
。 ２１・・・・インバータ、２２．２４．２６．２８・・
・・トランジスタ、３０．３２．３４．３６・・・・イ
ンバータ、３８・・・・ＮＡＮＤゲート。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人　　弁理士　　篠　　１）　文　　雄（外１名
） 本発明の実施例 第１図 硝采技術 第３図 第２図 Ｈ３ 第４図 従来枝材 Ｈ１ ９１０穴施例 第５図 第７図 才５己の回路吃ＣＭＯＳマー横ｊ＼し１；慨賂帛第８図

Claims (1)

【特許請求の範囲】
1. 第１、第２、第３のインバータと、上記第１及び第２の
   インバータの間に直列に接続された第１のトランジスタ
   と、上記第２及び第３のインバータの間に直列に接続さ
   れた第２のトランジスタと、上記第３のインバータの出
   力を上記第１のインバータの入力へ接続する接続線と、
   上記第１のトランジスタの制御電極へ第１の位相の制御
   電圧を供給する手段と、上記第２のトランジスタの制御
   電極へ上記第１の位相に対して反対の位相を有する制御
   電圧を供給する手段と、上記第２のインバータの出力へ
   接続された第１の出力端子と、上記第３のインバータの
   出力へ接続された第２の出力端子と、より成るクロック
   発生器。