JP2985484B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、特に半導体基板の面積
が大きくて、かつ多くの機能が一つのウエハの上に構成
されてなる半導体装置もしくは製作個数の少ない半導体
装置を構成するのに最適な半導体装置の構造と製造方法
及びその配線の構造と製造方法に関する。
が大きくて、かつ多くの機能が一つのウエハの上に構成
されてなる半導体装置もしくは製作個数の少ない半導体
装置を構成するのに最適な半導体装置の構造と製造方法
及びその配線の構造と製造方法に関する。
【０００２】
【従来の技術】これまで半導体装置においては、一つの
チップの上に演算機能、記憶機能、入出力機能、などの
複数の機能をもたせようとする要求があった。しかしな
がらチップ面積の増大は著しい歩留まりの低下をもたら
すことから、それぞれの機能を縮小し、それぞれの機能
の占有面積を小さくすることで対処してきた。
チップの上に演算機能、記憶機能、入出力機能、などの
複数の機能をもたせようとする要求があった。しかしな
がらチップ面積の増大は著しい歩留まりの低下をもたら
すことから、それぞれの機能を縮小し、それぞれの機能
の占有面積を小さくすることで対処してきた。
【０００３】このため、１チップ１機能の場合よりもそ
れぞれの機能を落として構成する方法がとられている。
この一例として、日立マイクロコンピュータ総合ユーザ
ーズガイド１９９１年２月号ページ１２１に記載のＨＤ
４０１２２０ ８ビットシングルチップマイクロコンピ
ュータがあげられる。
れぞれの機能を落として構成する方法がとられている。
この一例として、日立マイクロコンピュータ総合ユーザ
ーズガイド１９９１年２月号ページ１２１に記載のＨＤ
４０１２２０ ８ビットシングルチップマイクロコンピ
ュータがあげられる。
【０００４】このマイクロコンピュータチップは、２０
４８バイトＲＯＭ、３２バイトＲＡＭ、２５６バイトＥ
ＥＰＲＯＭ、タイマ、Ｄ／Ａコンバータ、Ｉ／Ｏポート
等の多彩な機能を有しているが、それぞれの機能は８ビ
ットマイクロコンピュータＨＤ６４１８０と４ＭＤＲＡ
Ｍ ＨＭ５１４１０２等で構成されたシステムより大幅
に劣る。
４８バイトＲＯＭ、３２バイトＲＡＭ、２５６バイトＥ
ＥＰＲＯＭ、タイマ、Ｄ／Ａコンバータ、Ｉ／Ｏポート
等の多彩な機能を有しているが、それぞれの機能は８ビ
ットマイクロコンピュータＨＤ６４１８０と４ＭＤＲＡ
Ｍ ＨＭ５１４１０２等で構成されたシステムより大幅
に劣る。
【０００５】また複数のチップを組み合わせて１枚の半
導体装置を作る技術が特開平２−１８４０６３号公報に
記載されている。
導体装置を作る技術が特開平２−１８４０６３号公報に
記載されている。
【０００６】
【発明が解決しようとする課題】前者の技術において
は、チップ面積の増大を防ぐため、１チップ１機能の場
合よりもそれぞれの機能を落として構成するので高機能
を要求する場合には不適当であった。
は、チップ面積の増大を防ぐため、１チップ１機能の場
合よりもそれぞれの機能を落として構成するので高機能
を要求する場合には不適当であった。
【０００７】後者の技術においては、チップ同士に必ず
隙間ができるので、この隙間を樹脂で埋めており、従っ
て高温プロセスに適用できない。この隙間のできる理由
は、等方性エッチングで各チップをエッチングしたもの
を組み合わせているからである。
隙間ができるので、この隙間を樹脂で埋めており、従っ
て高温プロセスに適用できない。この隙間のできる理由
は、等方性エッチングで各チップをエッチングしたもの
を組み合わせているからである。
【０００８】本発明の目的は複数の機能を一つのチップ
上に構成し、かつそれぞれの機能が１チップ１機能の場
合に劣らない半導体装置を提供することにある。
上に構成し、かつそれぞれの機能が１チップ１機能の場
合に劣らない半導体装置を提供することにある。
【０００９】また、生産量が少ない場合においても低い
コストで半導体装置を生産したいという要求に答え、そ
の機能を落とさず低いコストで生産できる半導体装置を
提供することにある。
コストで半導体装置を生産したいという要求に答え、そ
の機能を落とさず低いコストで生産できる半導体装置を
提供することにある。
【００１０】更に本発明の目的は複数チップから構成さ
れていても高温プロセスに適用できる半導体装置を提供
することにある。
れていても高温プロセスに適用できる半導体装置を提供
することにある。
【００１１】
【課題を解決するための手段】上記目的は、例えば、半
導体基板表面を半導体素子形成部とした複数の半導体チ
ップを、各素子形成部が同一面側になるように配置し
て、前記半導体チップの側面同士が面接触するように組
み合わせて、前記複数の半導体チップ同士を導電性膜で
電気的に接続することにより解決される。
導体基板表面を半導体素子形成部とした複数の半導体チ
ップを、各素子形成部が同一面側になるように配置し
て、前記半導体チップの側面同士が面接触するように組
み合わせて、前記複数の半導体チップ同士を導電性膜で
電気的に接続することにより解決される。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【作用】本発明においては、従来のチップサイズ以下の
大きさで要素チップを製造し、良品を選別したのち、こ
の要素チップの半導体基板同士を素子形成面が同一面内
にあるように接続する。このことにより従来の歩留まり
の範囲内で半導体装置が製造できる。
大きさで要素チップを製造し、良品を選別したのち、こ
の要素チップの半導体基板同士を素子形成面が同一面内
にあるように接続する。このことにより従来の歩留まり
の範囲内で半導体装置が製造できる。
【００２９】また、数種類の要素チップを製造し、顧客
の要求に応じて組合せを変えることにより多品種少量生
産が可能となる。
の要求に応じて組合せを変えることにより多品種少量生
産が可能となる。
【００３０】なお、ここで要素チップとは本発明による
半導体装置の構成要素たる半導体チップであって、半導
体基板と素子形成面の組合せよりなるものである。半導
体基板の表面層自体が半導体素子機能を分担するように
形成した場合と、半導体基板の表面上に別途半導体素子
機能部を形成した場合と、これらの両者を含む場合のい
ずれも含む概念である。
半導体装置の構成要素たる半導体チップであって、半導
体基板と素子形成面の組合せよりなるものである。半導
体基板の表面層自体が半導体素子機能を分担するように
形成した場合と、半導体基板の表面上に別途半導体素子
機能部を形成した場合と、これらの両者を含む場合のい
ずれも含む概念である。
【００３１】
【実施例】本発明の第一の実施例である半導体装置の構
造及び製造方法を図１、図２、図３、図４、図５を用い
て説明する。図２は製造工程のフロ−図である。
造及び製造方法を図１、図２、図３、図４、図５を用い
て説明する。図２は製造工程のフロ−図である。
【００３２】まず、図１の如く、その端部に他のチップ
と結線されるべき配線である５、５ａ、６、６ａを持つ
ＣＰＵ（中央演算処理装置。以下同じ。）チップ２と記
憶回路部を持つメモリーチップ３とを、夫々フォトリソ
グラフィ技術と成膜技術、エッチング技術等で構成され
た既知の半導体製造プロセスで各ウエハ１８に形成して
製造する（図２の工程Ｆ１，Ｆ４）。
と結線されるべき配線である５、５ａ、６、６ａを持つ
ＣＰＵ（中央演算処理装置。以下同じ。）チップ２と記
憶回路部を持つメモリーチップ３とを、夫々フォトリソ
グラフィ技術と成膜技術、エッチング技術等で構成され
た既知の半導体製造プロセスで各ウエハ１８に形成して
製造する（図２の工程Ｆ１，Ｆ４）。
【００３３】この後図３に示すように、ＣＰＵチップ２
やメモリーチップ３の如き要素チップ１７をウエハ１８
から異方性エッチングにより切り離す（図２の工程Ｆ
２，Ｆ５）。
やメモリーチップ３の如き要素チップ１７をウエハ１８
から異方性エッチングにより切り離す（図２の工程Ｆ
２，Ｆ５）。
【００３４】このエッチング時には素子形成面４（４
ａ，４ｂ）が侵されないように、素子形成面４のみにＳ
ｉＯ2，Ｓｉ3Ｎ4などのエッチングマスクを形成する。
ａ，４ｂ）が侵されないように、素子形成面４のみにＳ
ｉＯ2，Ｓｉ3Ｎ4などのエッチングマスクを形成する。
【００３５】エッチングには異方性が強く、エッチング
時に半導体基板９の原子の最密面、つまり｛１１１｝
（（１１１）、（１１−１）、（１−１１）（−１１
１）（１−１−１）（−１１−１）（−１−１１）（−
１−１−１）の各面を含む。以下同じ。）面が現れるも
の、例えばＫＯＨ、ＮａＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ等
を含むアルカリ溶液、或いはエチレンジアミン、ヒドラ
ジン、コリン等、或いは水酸化テトラメチルアンモニウ
ム、水酸化テトラエチルアンモニウム等の第４級水酸化
アンモニウム水溶液等を含む有機系の溶液等が望まし
い。
時に半導体基板９の原子の最密面、つまり｛１１１｝
（（１１１）、（１１−１）、（１−１１）（−１１
１）（１−１−１）（−１１−１）（−１−１１）（−
１−１−１）の各面を含む。以下同じ。）面が現れるも
の、例えばＫＯＨ、ＮａＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ等
を含むアルカリ溶液、或いはエチレンジアミン、ヒドラ
ジン、コリン等、或いは水酸化テトラメチルアンモニウ
ム、水酸化テトラエチルアンモニウム等の第４級水酸化
アンモニウム水溶液等を含む有機系の溶液等が望まし
い。
【００３６】このとき、たとえば素子形成面が｛１０
０｝であり、各要素チップ１７の長辺が＜１１０＞であ
るとすると、側面の｛１００｝の面もエッチングされる
ことから、得られる要素チップ１７は図３に示す様に角
が取れたような形状となる。
０｝であり、各要素チップ１７の長辺が＜１１０＞であ
るとすると、側面の｛１００｝の面もエッチングされる
ことから、得られる要素チップ１７は図３に示す様に角
が取れたような形状となる。
【００３７】しかし、あらかじめ角の取れる分だけ考慮
にいれてエッチングマスクを作成することにより、この
形状はある程度制御することができる。
にいれてエッチングマスクを作成することにより、この
形状はある程度制御することができる。
【００３８】また、後にＣＰＵチップ２とメモリーチッ
プ３の外側面を接触させて半導体装置１を形成するため
には一方のチップは素子形成面４がその裏面より面積が
大きくなるように形成し、他方のチップは素子形成面４
がその裏面より面積が小さくなるように形成せねばなら
ない。
プ３の外側面を接触させて半導体装置１を形成するため
には一方のチップは素子形成面４がその裏面より面積が
大きくなるように形成し、他方のチップは素子形成面４
がその裏面より面積が小さくなるように形成せねばなら
ない。
【００３９】このためには一方のチップは素子形成面４
の側からエッチングが進むようにし他方のチップは素子
形成面の裏面からエッチングが進むようにすることが望
ましい。
の側からエッチングが進むようにし他方のチップは素子
形成面の裏面からエッチングが進むようにすることが望
ましい。
【００４０】このように要素チップ１７の外側面の形成
に異方性の強いエッチングを用いることにより原子の最
密面がきれいに現れるので、これらを接触させ、組み合
わせて半導体装置１を形成する場合にも、接続面に凹凸
による隙間が生じにくく各要素チップ同士の位置ずれを
最小限に抑えることができる。
に異方性の強いエッチングを用いることにより原子の最
密面がきれいに現れるので、これらを接触させ、組み合
わせて半導体装置１を形成する場合にも、接続面に凹凸
による隙間が生じにくく各要素チップ同士の位置ずれを
最小限に抑えることができる。
【００４１】こうして得られた半導体装置は、複数の半
導体チップを、各素子形成部が同一面側になるように配
置しており、対向する半導体チップの側面同士を平行に
配置して接合することにより、傾斜角が同じ側面同士で
面接触するように組み合わせられたことになる。
導体チップを、各素子形成部が同一面側になるように配
置しており、対向する半導体チップの側面同士を平行に
配置して接合することにより、傾斜角が同じ側面同士で
面接触するように組み合わせられたことになる。
【００４２】異方性エッチングで得られる各チップの傾
斜角（鋭角部の角度）は半導体材料によって一定してお
り、例えばＳｉの場合は５４．７４°である。異方性エ
ッチングは、Ｓｉ結晶で最も原子密度の高い｛１１１｝
面に対するエッチング速度が他の面（例えば（１００）
面）よりも極めて遅いことを利用するものである。半導
体材料は、この異方性エッチングができるような材料で
あることが要求され、Ｓｉの他、Ｇｅ，ＧａＡｓもこれ
に該当する。
斜角（鋭角部の角度）は半導体材料によって一定してお
り、例えばＳｉの場合は５４．７４°である。異方性エ
ッチングは、Ｓｉ結晶で最も原子密度の高い｛１１１｝
面に対するエッチング速度が他の面（例えば（１００）
面）よりも極めて遅いことを利用するものである。半導
体材料は、この異方性エッチングができるような材料で
あることが要求され、Ｓｉの他、Ｇｅ，ＧａＡｓもこれ
に該当する。
【００４３】異方性エッチングは、エッチング液の濃度
とエッチング温度を管理することにより、精度よくでき
る。例えばＳｉの場合、水酸化カリウム４４ｗｔ％水溶
液の５０℃エッチング液では０．２μｍ／ｍｉｎのエッ
チレ−トである。
とエッチング温度を管理することにより、精度よくでき
る。例えばＳｉの場合、水酸化カリウム４４ｗｔ％水溶
液の５０℃エッチング液では０．２μｍ／ｍｉｎのエッ
チレ−トである。
【００４４】次にそれぞれのチップの機能チェックを行
い、このＣＰＵチップ２とメモリーチップ３のうち動作
が不良なものを取り除く。
い、このＣＰＵチップ２とメモリーチップ３のうち動作
が不良なものを取り除く。
【００４５】次いで良品のみを選択し（図２の工程Ｆ
３，Ｆ６）、図４に示すように、それぞれの素子形成面
４ａおよび４ｂが同一面内近傍になるようにＣＰＵチッ
プ２と記憶回路部を持つメモリーチップ３を配置する。
このときＣＰＵチップ２と記憶回路部を持つメモリーチ
ップ３の半導体基板の原子の最密面（｛１１１｝面）同
士が接触するようにする（図２の工程Ｆ７）。
３，Ｆ６）、図４に示すように、それぞれの素子形成面
４ａおよび４ｂが同一面内近傍になるようにＣＰＵチッ
プ２と記憶回路部を持つメモリーチップ３を配置する。
このときＣＰＵチップ２と記憶回路部を持つメモリーチ
ップ３の半導体基板の原子の最密面（｛１１１｝面）同
士が接触するようにする（図２の工程Ｆ７）。
【００４６】このように素子形成面４ａ，４ｂを同一面
になるように配置することによりそれぞれ５と６、５ａ
と６ａを結ぶ接続配線８の距離が最短になる。また、１
つのチップとしての取扱が可能になり、ハンドリングが
容易になる。こうしてＣＰＵチップ２とメモリ−チップ
３の間の配線を行う（図２の工程Ｆ８）。
になるように配置することによりそれぞれ５と６、５ａ
と６ａを結ぶ接続配線８の距離が最短になる。また、１
つのチップとしての取扱が可能になり、ハンドリングが
容易になる。こうしてＣＰＵチップ２とメモリ−チップ
３の間の配線を行う（図２の工程Ｆ８）。
【００４７】このとき、酸化性雰囲気中において４００
℃以上の温度で接触面どうしを圧着することによって、
接触面を接着することもできる。この接着処理によって
ＣＰＵチップ２の接着面とメモリーチップ３の接着面の
原子同士が酸素原子を介して結合される。あるいは８０
０℃以上等の高温域においてはＣＰＵチップ２の接着面
とメモリーチップ３の接着面の原子同士が直接結合され
る。
℃以上の温度で接触面どうしを圧着することによって、
接触面を接着することもできる。この接着処理によって
ＣＰＵチップ２の接着面とメモリーチップ３の接着面の
原子同士が酸素原子を介して結合される。あるいは８０
０℃以上等の高温域においてはＣＰＵチップ２の接着面
とメモリーチップ３の接着面の原子同士が直接結合され
る。
【００４８】次に図５に示すようにＣＰＵチップ２と記
憶回路部を持つメモリーチップ３の端部にあるＣＰＵチ
ップ２の配線５とメモリーチップ３の配線６の両方を覆
うように電導性をもつ膜７を形成する。
憶回路部を持つメモリーチップ３の端部にあるＣＰＵチ
ップ２の配線５とメモリーチップ３の配線６の両方を覆
うように電導性をもつ膜７を形成する。
【００４９】更に図１に示すように、ＣＰＵチップ２の
配線５とこの配線に接続すべきメモリーチップ３の配線
６が接続できて、かつ他の配線５ａ、６ａと絶縁分離で
きるように、レーザを用いて最適な経路をもって膜７を
部分的に焼き切り、接続配線８を形成することができ
る。このとき、レーザの熱によって半導体基板９に結晶
欠陥等のダメージが残らないようにレーザの出力を最適
化する。
配線５とこの配線に接続すべきメモリーチップ３の配線
６が接続できて、かつ他の配線５ａ、６ａと絶縁分離で
きるように、レーザを用いて最適な経路をもって膜７を
部分的に焼き切り、接続配線８を形成することができ
る。このとき、レーザの熱によって半導体基板９に結晶
欠陥等のダメージが残らないようにレーザの出力を最適
化する。
【００５０】レーザの照射経路の選択に当たってはＣＰ
Ｕチップ２の配線５、５ａとメモリーチップ３の配線
６、６ａとの位置関係を認識することが必要であるが、
これには人間の目による認識でも良いし、自動画像認識
技術を用いてもよい。例えば図１に示すようにＣＰＵチ
ップ２の配線５とメモリーチップ３の配線６とを接続す
る場合には、それぞれの位置を確認した後、他の配線５
ａ、６ａと絶縁分離するようにレーザの照射経路を決定
する。
Ｕチップ２の配線５、５ａとメモリーチップ３の配線
６、６ａとの位置関係を認識することが必要であるが、
これには人間の目による認識でも良いし、自動画像認識
技術を用いてもよい。例えば図１に示すようにＣＰＵチ
ップ２の配線５とメモリーチップ３の配線６とを接続す
る場合には、それぞれの位置を確認した後、他の配線５
ａ、６ａと絶縁分離するようにレーザの照射経路を決定
する。
【００５１】また、膜７を切断し、接続配線８を形成す
るために、レーザの他に集束イオンビーム、プラズマ、
電子ビーム等を用いても可能である。
るために、レーザの他に集束イオンビーム、プラズマ、
電子ビーム等を用いても可能である。
【００５２】この本発明の第１実施例においては、ＣＰ
Ｕチップ２とメモリーチップ３をそれぞれ別に製作し、
不良品を除いてから配線、結合させることが可能なので
歩留まりの低下を招かずにチップ面積の大きい半導体装
置１が得られる。
Ｕチップ２とメモリーチップ３をそれぞれ別に製作し、
不良品を除いてから配線、結合させることが可能なので
歩留まりの低下を招かずにチップ面積の大きい半導体装
置１が得られる。
【００５３】このため複数の機能を一つのチップ上に構
成してもそれぞれの機能を１チップ１機能の場合に比べ
て機能を落とすことなく構成することが可能である。
成してもそれぞれの機能を１チップ１機能の場合に比べ
て機能を落とすことなく構成することが可能である。
【００５４】また更にＣＰＵチップ２の機能やメモリー
チップ３の記憶容量を変化させたチップをそれぞれ製作
することにより、これらの組合せによって様々な機能や
記憶容量を持つ半導体装置が生産可能である。つまり多
品種少量生産が可能となる。
チップ３の記憶容量を変化させたチップをそれぞれ製作
することにより、これらの組合せによって様々な機能や
記憶容量を持つ半導体装置が生産可能である。つまり多
品種少量生産が可能となる。
【００５５】本発明の第２の実施例を図６に示す。本実
施例は接続配線８を形成するためにレーザＣＶＤ法を用
いたものである。
施例は接続配線８を形成するためにレーザＣＶＤ法を用
いたものである。
【００５６】ＣＰＵチップ２の配線５とメモリーチップ
３の配線６との位置関係を認識した上でレーザの照射経
路を選択し、レーザＣＶＤの原料ガス中でレーザ光線を
この照射経路にしたがって照射するするとレーザ光の持
つエネルギにより原料ガスの気体状分子が分解され、遊
離した原子（分子）をレーザ照射域つまりレーザ照射経
路にしたがって堆積させることができる。励起エネルギ
源として、レーザの他にイオンビーム、電子ビームでも
よい。
３の配線６との位置関係を認識した上でレーザの照射経
路を選択し、レーザＣＶＤの原料ガス中でレーザ光線を
この照射経路にしたがって照射するするとレーザ光の持
つエネルギにより原料ガスの気体状分子が分解され、遊
離した原子（分子）をレーザ照射域つまりレーザ照射経
路にしたがって堆積させることができる。励起エネルギ
源として、レーザの他にイオンビーム、電子ビームでも
よい。
【００５７】一例として図７にレーザＣＶＤ法を用いた
成膜装置の模式図を示す。微細な配線を形成する場合に
おいては、図７に示す構造が望ましいが、図８に示した
構造を持つものでも差し支えない。本レーザＣＶＤ装置
は原材料ガスボンベ２０、ミラー２１、レーザ発振器２
２、チャンバ２３、対物レンズ２４、可動ステージ２
５、ステージ制御器２６より構成されている。
成膜装置の模式図を示す。微細な配線を形成する場合に
おいては、図７に示す構造が望ましいが、図８に示した
構造を持つものでも差し支えない。本レーザＣＶＤ装置
は原材料ガスボンベ２０、ミラー２１、レーザ発振器２
２、チャンバ２３、対物レンズ２４、可動ステージ２
５、ステージ制御器２６より構成されている。
【００５８】レーザ発振器２２からでたレーザ光はミラ
ー２１で反射され対物レンズ２４で集光された後に、チ
ャンバ２３内に導入され可動ステージ２５上の半導体装
置１に照射される。可動ステージ２５はステージ制御器
２６によって制御され、半導体装置の任意の場所にレー
ザを照射することができる。またチャンバ２３内には原
材料ガスボンベ２０から原材料ガスが導入されている。
ー２１で反射され対物レンズ２４で集光された後に、チ
ャンバ２３内に導入され可動ステージ２５上の半導体装
置１に照射される。可動ステージ２５はステージ制御器
２６によって制御され、半導体装置の任意の場所にレー
ザを照射することができる。またチャンバ２３内には原
材料ガスボンベ２０から原材料ガスが導入されている。
【００５９】このレーザＣＶＤ法を用いて接続配線８を
構成することが可能な物質としては銅、金、亜鉛、カド
ミウム、アルミニウム、ガリウム、インジウム、チタ
ン、クロム、モリブデン、タングステン、ニッケル、白
金、カーボン、シリコン、ゲルマニウム、スズ等を確認
している。
構成することが可能な物質としては銅、金、亜鉛、カド
ミウム、アルミニウム、ガリウム、インジウム、チタ
ン、クロム、モリブデン、タングステン、ニッケル、白
金、カーボン、シリコン、ゲルマニウム、スズ等を確認
している。
【００６０】レーザＣＶＤ法を用いた本実施例において
は、第１の実施例と同様に、ＣＰＵチップ２とメモリー
チップ３をそれぞれ別に製作し、不良品を除いてから配
線、結合させることが可能なので歩留まりの低下を招か
ずにチップ面積の大きい半導体装置１が得られる。
は、第１の実施例と同様に、ＣＰＵチップ２とメモリー
チップ３をそれぞれ別に製作し、不良品を除いてから配
線、結合させることが可能なので歩留まりの低下を招か
ずにチップ面積の大きい半導体装置１が得られる。
【００６１】このため複数の機能を一つのチップ上に構
成してもそれぞれの機能を１チップ１機能の場合に比べ
て機能を落とすことなく構成することが可能である。ま
たＣＰＵチップ２とメモリーチップ３との間に段差が生
じたときも、レーザを段差に沿って走査してやることに
より、段差部にも接続配線８を確実に形成できる。つま
り素子形成面以外のシリコン基板においても確実に配線
が形成できる。
成してもそれぞれの機能を１チップ１機能の場合に比べ
て機能を落とすことなく構成することが可能である。ま
たＣＰＵチップ２とメモリーチップ３との間に段差が生
じたときも、レーザを段差に沿って走査してやることに
より、段差部にも接続配線８を確実に形成できる。つま
り素子形成面以外のシリコン基板においても確実に配線
が形成できる。
【００６２】本発明の第３実施例の構造を図９に示す。
本実施例は半導体基板９と同様な物質で構成されている
当て板すなわちベース１０の上にＣＰＵチップ２とメモ
リーチップ３をのせて接合したものである。この製造方
法を以下に示す。
本実施例は半導体基板９と同様な物質で構成されている
当て板すなわちベース１０の上にＣＰＵチップ２とメモ
リーチップ３をのせて接合したものである。この製造方
法を以下に示す。
【００６３】まず、図３に示すようにその端部に接続さ
れるべき配線５、５ａ、６、６ａを持つＣＰＵチップ２
とメモリーチップ３をそれぞれウエハから切り離す。
れるべき配線５、５ａ、６、６ａを持つＣＰＵチップ２
とメモリーチップ３をそれぞれウエハから切り離す。
【００６４】次にそれぞれの良品をベース１０の上に並
べたのちＣＰＵチップ２、メモリーチップ３とベース１
０を密着させつつ４００℃以上に加熱を行い、ＣＰＵチ
ップ２、メモリーチップ３とベース１０を圧着させる。
この場合、ベース１０と各要素チップの間に過大な熱応
力が働かないように、ベース１０は各要素チップと同じ
材質であることが望ましく、それぞれの結晶軸もほぼ同
一であると更によい。
べたのちＣＰＵチップ２、メモリーチップ３とベース１
０を密着させつつ４００℃以上に加熱を行い、ＣＰＵチ
ップ２、メモリーチップ３とベース１０を圧着させる。
この場合、ベース１０と各要素チップの間に過大な熱応
力が働かないように、ベース１０は各要素チップと同じ
材質であることが望ましく、それぞれの結晶軸もほぼ同
一であると更によい。
【００６５】この後第１、第２の実施例に示したような
配線を行う。
配線を行う。
【００６６】各チップ２、３とベース１０との接着に接
着剤を用いてもよい。
着剤を用いてもよい。
【００６７】この本発明の第３の実施例においては、ベ
ース１０の上に各チップが接着されているので機械的強
度に優れ、取扱いが容易である。
ース１０の上に各チップが接着されているので機械的強
度に優れ、取扱いが容易である。
【００６８】本発明の第４の実施例を図１０、図１１に
示す。本実施例は各要素チップのはじに配置されている
接続配線８につながるところの５，６，５ａ，６ａなど
の配線の配置を規格化したものである。更に図１１に本
実施例における配線の配置例を示す。
示す。本実施例は各要素チップのはじに配置されている
接続配線８につながるところの５，６，５ａ，６ａなど
の配線の配置を規格化したものである。更に図１１に本
実施例における配線の配置例を示す。
【００６９】本実施例においてはデータバス２７、アド
レスバス２８、制御信号２９をそれぞれ順にまとめて規
格化した例であるが、用途に応じてさらに多数の配線を
規格化してもよい。
レスバス２８、制御信号２９をそれぞれ順にまとめて規
格化した例であるが、用途に応じてさらに多数の配線を
規格化してもよい。
【００７０】各要素チップには（１）素子形成面４がそ
の裏面より面積が大きくなるように形成したものと
（２）素子形成面４がその裏面より面積が小さくなるよ
うに形成したものがあるが、両者の配線のならび方は逆
になるようにする。このようにすれば、各要素チップの
外側面の形状に合わせて接続することにより、誤りなく
それぞれの配線を対応させることが可能である。尚、デ
ータバス２７、アドレスバス２８、制御信号２９は規格
化する都合上それぞれ余分に形成しておき、従って接続
に寄与する線と、寄与しない線とが存在することにな
る。
の裏面より面積が大きくなるように形成したものと
（２）素子形成面４がその裏面より面積が小さくなるよ
うに形成したものがあるが、両者の配線のならび方は逆
になるようにする。このようにすれば、各要素チップの
外側面の形状に合わせて接続することにより、誤りなく
それぞれの配線を対応させることが可能である。尚、デ
ータバス２７、アドレスバス２８、制御信号２９は規格
化する都合上それぞれ余分に形成しておき、従って接続
に寄与する線と、寄与しない線とが存在することにな
る。
【００７１】本実施例においてはデータバス２７、アド
レスバス２８、クロック等の制御信号２９を規格を決め
て配置しているので各要素チップ間の配線を行う場合に
おいても接続配線８が交差することがなく、各要素チッ
プ間の情報伝達を誤りなく行うことができる。
レスバス２８、クロック等の制御信号２９を規格を決め
て配置しているので各要素チップ間の配線を行う場合に
おいても接続配線８が交差することがなく、各要素チッ
プ間の情報伝達を誤りなく行うことができる。
【００７２】また、本実施例によれば、どの要素チップ
同士でも配線の順番を気にすることなく互いに結線でき
ることから効率のよい配線作業が行える。
同士でも配線の順番を気にすることなく互いに結線でき
ることから効率のよい配線作業が行える。
【００７３】本発明の第５の実施例を図１２に示す。本
実施例はＣＰＵチップ２、メモリーチップ３の他に、入
出力制御チップ１１、レーザ発振チップ１３、受光チッ
プ１４などの要素チップをつなぎ合わせた例である。
実施例はＣＰＵチップ２、メモリーチップ３の他に、入
出力制御チップ１１、レーザ発振チップ１３、受光チッ
プ１４などの要素チップをつなぎ合わせた例である。
【００７４】従来、それぞれ各要素毎にパッケージング
されたものを配線していたため、配線に要する部分が多
く、全体として大きな構造のものとなっていた。また、
この配線に由来する遅延や、バスを駆動するアンプに由
来する遅延が避けられなかった。
されたものを配線していたため、配線に要する部分が多
く、全体として大きな構造のものとなっていた。また、
この配線に由来する遅延や、バスを駆動するアンプに由
来する遅延が避けられなかった。
【００７５】本発明によれば各要素チップを素子形成面
４ａ，４ｂが同一面内となるようにつなぎ合わせて１枚
のチップとすることができるので、小型化、高速化する
ことができる。また、要素チップの組合せを多様に変え
ることによって顧客の要求にあった半導体装置を少量で
も安価に生産することができる。
４ａ，４ｂが同一面内となるようにつなぎ合わせて１枚
のチップとすることができるので、小型化、高速化する
ことができる。また、要素チップの組合せを多様に変え
ることによって顧客の要求にあった半導体装置を少量で
も安価に生産することができる。
【００７６】レ−ザ発振チップ１３はレ−ザダイオ−
ド、シリアル出力ポ−ト、及びデコ−ダを形成してい
る。受光チップ１４はフォトダイオ−ド、シリアル入力
ポ−ト、及びデコ−ダを形成している。受光チップ１４
のフォトダイオ−ドに光が入力して、一方のレ−ザ発振
チップ１３のレ−ザダイオ−ドより光が出力される仕組
みとなる。
ド、シリアル出力ポ−ト、及びデコ−ダを形成してい
る。受光チップ１４はフォトダイオ−ド、シリアル入力
ポ−ト、及びデコ−ダを形成している。受光チップ１４
のフォトダイオ−ドに光が入力して、一方のレ−ザ発振
チップ１３のレ−ザダイオ−ドより光が出力される仕組
みとなる。
【００７７】また、図１４にＣＰＵチップ２とメモリー
チップ３と入出力制御チップ１１とセンサチップ１２を
組み合わせることによって高機能なインテリジェントセ
ンサを構成した本発明の第６の実施例を示す。
チップ３と入出力制御チップ１１とセンサチップ１２を
組み合わせることによって高機能なインテリジェントセ
ンサを構成した本発明の第６の実施例を示す。
【００７８】ＣＰＵチップ２、メモリ−チップ３は前記
各実施例記載のものであり、メモリ−チップ３はメモリ
−とデコ−ダを具備する。入出力制御チップ１１は外部
接続用端子と、入出力ポ−トと、デコ−ダを具備する。
センサチップ１２はＡ／Ｄ変換器、デコ−ダ、センサを
具備する。符号８、１６は各チップを接続する配線であ
る。
各実施例記載のものであり、メモリ−チップ３はメモリ
−とデコ−ダを具備する。入出力制御チップ１１は外部
接続用端子と、入出力ポ−トと、デコ−ダを具備する。
センサチップ１２はＡ／Ｄ変換器、デコ−ダ、センサを
具備する。符号８、１６は各チップを接続する配線であ
る。
【００７９】センサチップ１２内において検出した信号
をデジタル信号に変えた後、データバスを介してＣＰＵ
チップ２に送る。ＣＰＵチップ２はあらかじめメモリー
チップ３に入力されたプログラム通りにこれを処理し、
入出力制御チップ１１を通して外部の情報を入出力する
ことができる。
をデジタル信号に変えた後、データバスを介してＣＰＵ
チップ２に送る。ＣＰＵチップ２はあらかじめメモリー
チップ３に入力されたプログラム通りにこれを処理し、
入出力制御チップ１１を通して外部の情報を入出力する
ことができる。
【００８０】従来、圧力センサ等のセンサチップは製造
方法が高集積半導体チップと異なるため、同一のチップ
上にセンサチップと高集積半導体チップを製造すること
が困難であった。しかし、本実施例においてはセンサチ
ップと高集積半導体をそれぞれ別々に製造し、図１４に
表示していない素子形成面４ａ、４ｂを同一面になるよ
うに配置し配線することによって一つのチップとして扱
うことが可能となる。
方法が高集積半導体チップと異なるため、同一のチップ
上にセンサチップと高集積半導体チップを製造すること
が困難であった。しかし、本実施例においてはセンサチ
ップと高集積半導体をそれぞれ別々に製造し、図１４に
表示していない素子形成面４ａ、４ｂを同一面になるよ
うに配置し配線することによって一つのチップとして扱
うことが可能となる。
【００８１】更に図１５に本発明の第７の実施例を示
す。本実施例はＣＰＵチップ２とメモリーチップ３で構
成されているが、ＣＰＵチップ２の中にアドレス信号の
デコーダを組み込み、ＣＰＵとメモリーの間のバスバッ
ファをなくしたものである。
す。本実施例はＣＰＵチップ２とメモリーチップ３で構
成されているが、ＣＰＵチップ２の中にアドレス信号の
デコーダを組み込み、ＣＰＵとメモリーの間のバスバッ
ファをなくしたものである。
【００８２】本発明においては、チップの外部に配線を
引き出す場合と異なり、１つのチップ内の配線であるこ
とから駆動に要する電流を少なくできるのでバッファを
省略することができ、ＣＰＵとメモリー間の情報伝達速
度の高速化が図れる。
引き出す場合と異なり、１つのチップ内の配線であるこ
とから駆動に要する電流を少なくできるのでバッファを
省略することができ、ＣＰＵとメモリー間の情報伝達速
度の高速化が図れる。
【００８３】本発明の第８の実施例を図１６に示す。本
実施例においては各要素チップが配線専用チップ１５を
介して結合されている。このため、ＣＰＵチップ２とメ
モリーチップ３の様に、１つの要素チップに対して並列
に多数の要素チップを結合する際にも効率よく配線する
ことができる。
実施例においては各要素チップが配線専用チップ１５を
介して結合されている。このため、ＣＰＵチップ２とメ
モリーチップ３の様に、１つの要素チップに対して並列
に多数の要素チップを結合する際にも効率よく配線する
ことができる。
【００８４】この配線専用チップ１５はデータバス２
７、アドレスバス２８、クロック等の制御信号２９の配
線を分岐させる機能を持ち、たとえば、ＣＰＵチップ２
からのデータバス２７等の配線を多数のメモリーチップ
３と結線するときに特に有効である。
７、アドレスバス２８、クロック等の制御信号２９の配
線を分岐させる機能を持ち、たとえば、ＣＰＵチップ２
からのデータバス２７等の配線を多数のメモリーチップ
３と結線するときに特に有効である。
【００８５】図１７、１８に従来のマルチＣＰＵシステ
ムを有するコンピュータの一例として、その内の１ユニ
ットを示す。このシステムではＣＰＵチップとメモリー
チップとの間、あるいはＣＰＵチップと他のチップの間
をリード線を用いて長く配線するため、それぞれのチッ
プの間にバッファが必要であった。
ムを有するコンピュータの一例として、その内の１ユニ
ットを示す。このシステムではＣＰＵチップとメモリー
チップとの間、あるいはＣＰＵチップと他のチップの間
をリード線を用いて長く配線するため、それぞれのチッ
プの間にバッファが必要であった。
【００８６】しかし、本発明によりこのユニットの一部
または全部を１チップとすれば、それぞれを接続する配
線が１つのチップ上で行われるため、配線が短くできバ
ッファが省略できる。よって配線の長さ及びバッファの
存在による情報伝達速度の低下を防ぐことができる。
または全部を１チップとすれば、それぞれを接続する配
線が１つのチップ上で行われるため、配線が短くできバ
ッファが省略できる。よって配線の長さ及びバッファの
存在による情報伝達速度の低下を防ぐことができる。
【００８７】特に図１７、１８においては波線で囲んだ
部分、つまりＣＰＵとメインメモリの部分は信号のやり
とりの回数が多いので、これを１チップ化すると、特に
高速化には有効である。
部分、つまりＣＰＵとメインメモリの部分は信号のやり
とりの回数が多いので、これを１チップ化すると、特に
高速化には有効である。
【００８８】尚、図１７の例ではＣＰＵチップと主メモ
リシステムのチップとを接合して１枚の半導体装置とし
ており、図１８の例ではこれらに加えてＮＤＰ（数値演
算処理装置）とＤＣＰ（デ−タ制御処理装置）を接合し
て１枚の半導体装置としている。これらの素子は信号の
やりとりの回数が多いので特に高速化に有効である。
リシステムのチップとを接合して１枚の半導体装置とし
ており、図１８の例ではこれらに加えてＮＤＰ（数値演
算処理装置）とＤＣＰ（デ−タ制御処理装置）を接合し
て１枚の半導体装置としている。これらの素子は信号の
やりとりの回数が多いので特に高速化に有効である。
【００８９】本発明の第９の実施例を図１９、２０に示
す。本実施例はマイクロマシニング技術を用いて製造さ
れたアクチュエータチップ３０とＣＰＵチップ２、メモ
リーチップ３、入出力チップ１１を本発明を用いて１つ
のチップに構成したものである。アクチュエータチップ
３０はデコ−ダ、アクチュエ−タ、アクチュエ−タ駆動
部、Ｄ／Ａ変換器を備えている。図２０はアクチュエ−
タチップの斜視図である。
す。本実施例はマイクロマシニング技術を用いて製造さ
れたアクチュエータチップ３０とＣＰＵチップ２、メモ
リーチップ３、入出力チップ１１を本発明を用いて１つ
のチップに構成したものである。アクチュエータチップ
３０はデコ−ダ、アクチュエ−タ、アクチュエ−タ駆動
部、Ｄ／Ａ変換器を備えている。図２０はアクチュエ−
タチップの斜視図である。
【００９０】アクチュエータ機能すなわち可動部を有す
る素子の製造には他の半導体製造プロセスとは互換性の
無い、高集積半導体素子に対してはその性能を悪化させ
るプロセスが用いられることがあるので、アクチュエー
タ機能を有する素子と高集積半導体素子を１つのチップ
上に構成することが困難であった。
る素子の製造には他の半導体製造プロセスとは互換性の
無い、高集積半導体素子に対してはその性能を悪化させ
るプロセスが用いられることがあるので、アクチュエー
タ機能を有する素子と高集積半導体素子を１つのチップ
上に構成することが困難であった。
【００９１】しかしながら、本発明を用いることにより
アクチュエータチップ１９と他の高集積半導体素子と別
のプロセスで製造した後、１つのチップとすることが可
能となる。
アクチュエータチップ１９と他の高集積半導体素子と別
のプロセスで製造した後、１つのチップとすることが可
能となる。
【００９２】尚、図１９、図２０ではアクチュエ−チッ
プ３０にはデコ−ダ、アクチュエ−タ、アクチュエ−タ
駆動部、Ｄ／Ａ変換器を備えた実施例を示したが、より
大型のアクチュエ−タのみの要素チップをデコ−ダ、ア
クチュエ−タ駆動部、Ｄ／Ａ変換器を形成した要素チッ
プを介してＣＰＵチップ２に接続することも可能であ
る。
プ３０にはデコ−ダ、アクチュエ−タ、アクチュエ−タ
駆動部、Ｄ／Ａ変換器を備えた実施例を示したが、より
大型のアクチュエ−タのみの要素チップをデコ−ダ、ア
クチュエ−タ駆動部、Ｄ／Ａ変換器を形成した要素チッ
プを介してＣＰＵチップ２に接続することも可能であ
る。
【００９３】
【発明の効果】本発明により以下の効果が得られる。
【００９４】（１）半導体装置の歩留まりを低下させる
ことなく、面積の大きな半導体装置を製造することがで
きる。
ことなく、面積の大きな半導体装置を製造することがで
きる。
【００９５】（２）複数の機能を一つのチップ上に構成
することができ、かつそれぞれの機能が１チップ１機能
の場合に劣らないものとすることができる。
することができ、かつそれぞれの機能が１チップ１機能
の場合に劣らないものとすることができる。
【００９６】（３）半導体装置の多品種少量生産が低コ
ストで実現できる。
ストで実現できる。
【図１】本発明の第１実施例に係る半導体装置の斜視図
である。
である。
【図２】本発明の第１実施例に係る半導体装置の製造工
程を示すフロ−図である。
程を示すフロ−図である。
【図３】本発明の第１実施例に係る半導体装置の１製造
過程を説明する斜視図である。
過程を説明する斜視図である。
【図４】本発明の第１実施例に係る半導体装置の１製造
過程を説明する斜視図である。
過程を説明する斜視図である。
【図５】本発明の第１実施例に係る半導体装置の１製造
過程を説明する斜視図である。
過程を説明する斜視図である。
【図６】本発明の第２実施例に係る半導体装置の１製造
過程を説明する斜視図である。
過程を説明する斜視図である。
【図７】本発明の第２実施例に係る半導体装置の配線に
用いる装置を説明する概略図である。
用いる装置を説明する概略図である。
【図８】本発明の第２実施例に係る半導体装置の配線に
用いる他の装置を説明する概略図である。
用いる他の装置を説明する概略図である。
【図９】本発明の第３実施例に係る半導体装置の斜視図
である。
である。
【図１０】本発明の第４実施例に係る半導体装置の端部
の構造を説明する斜視図である。
の構造を説明する斜視図である。
【図１１】本発明の第４実施例に係る半導体装置の接続
構造を説明した概略図である。
構造を説明した概略図である。
【図１２】本発明の第５実施例に係る半導体装置の斜視
図である。
図である。
【図１３】本発明の第５実施例に係る半導体装置の配置
構成図である。
構成図である。
【図１４】本発明の第６実施例に係る半導体装置の配置
構成図である。
構成図である。
【図１５】本発明の第７実施例に係る半導体装置の配置
構成図である。
構成図である。
【図１６】本発明の第８実施例に係る半導体装置の配置
構成図である。
構成図である。
【図１７】本発明の第８実施例の応用に係る半導体装置
の配置構成図である。
の配置構成図である。
【図１８】本発明の第８実施例の応用の他の態様を示す
半導体装置の配置構成図である。
半導体装置の配置構成図である。
【図１９】本発明の第９実施例に係る半導体装置の配置
構成図である。
構成図である。
【図２０】本発明の第９実施例に係る半導体装置のアク
チュエ−タチップの説明図である。
チュエ−タチップの説明図である。
１…半導体装置、２…ＣＰＵチップ、３…メモリーチッ
プ、４ａ，４ｂ…素子形成面、５，５ａ，６，６ａ…配
線、７…膜、８…接続配線、９…半導体基板、１０…ベ
ース、１１…入出力制御チップ、１２…センサチップ、
１３…レーザ発振チップ、１４…受光チップ、１５…配
線用チップ、１６…配線用わく、１７…要素チップ、１
８…ウエハ、２０…原材料ガスボンベ、２１…ミラー、
２２…レーザ発振器、２３…チャンバ、２４…対物レン
ズ、２５…可動ステージ、２６…ステージ制御器、２７
…データバス、２８…アドレスバス、２９…制御信号、
３０…アクチュエータチップ。
プ、４ａ，４ｂ…素子形成面、５，５ａ，６，６ａ…配
線、７…膜、８…接続配線、９…半導体基板、１０…ベ
ース、１１…入出力制御チップ、１２…センサチップ、
１３…レーザ発振チップ、１４…受光チップ、１５…配
線用チップ、１６…配線用わく、１７…要素チップ、１
８…ウエハ、２０…原材料ガスボンベ、２１…ミラー、
２２…レーザ発振器、２３…チャンバ、２４…対物レン
ズ、２５…可動ステージ、２６…ステージ制御器、２７
…データバス、２８…アドレスバス、２９…制御信号、
３０…アクチュエータチップ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀谷 雅嗣 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (56)参考文献 特開 平１−205457（ＪＰ，Ａ) 特開 平２−189961（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/04
Claims (5)
- 【請求項１】半導体基板表面を半導体素子形成部とした
複数の半導体チップを、各素子形成部が同一面側になる
ように配置して、前記半導体チップの側面同士が面接触
するように組み合わせて、前記複数の半導体チップ同士
を導電性膜で電気的に接続したことを特徴とする半導体
装置。 - 【請求項２】請求項１において、前記半導体チップの前
記面接触する側面の結晶面が｛１１１｝面であることを
特徴とする半導体装置。 - 【請求項３】複数の半導体チップの側面同士が面接触す
るように組み合わされ、この接触面の半導体材料の原子
同士が直接結合するか酸素原子を介して結合されてお
り、前記複数の半導体チップ同士が導電性膜で電気的に
接続されていることを特徴とする半導体装置。 - 【請求項４】半導体基板表面を半導体素子形成部とした
半導体チップの側面を異方性エッチング処理し、前記半
導体チップの異方性エッチング処理面同士を面接触させ
て、前記複数の半導体チップ同士を導電性膜で電気的に
接続したことを特徴とする半導体装置の製造方法。 - 【請求項５】請求項４において、前記異方性エッチング
処理用のエッチング液は、ＫＯＨ、ＮａＯＨ、ＣｓＯ
Ｈ、ＮＨ4ＯＨの群から選ばれるアルカリ溶液、或いは
エチレンジアミン、ヒドラジン、コリンの群から選ばれ
る有機系の溶液、或いは第４級水酸化アンモニウムを含
む溶液であることを特徴とする製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063217A JP2985484B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置とその製造方法 |
| KR1019930000600A KR970001893B1 (ko) | 1992-01-21 | 1993-01-19 | 반도체장치와 그 제조방법 |
| US08/007,061 US6379998B1 (en) | 1986-03-12 | 1993-01-21 | Semiconductor device and method for fabricating the same |
| US08/449,722 US5909052A (en) | 1986-03-12 | 1995-05-24 | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063217A JP2985484B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267559A JPH05267559A (ja) | 1993-10-15 |
| JP2985484B2 true JP2985484B2 (ja) | 1999-11-29 |
Family
ID=13222821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063217A Expired - Lifetime JP2985484B2 (ja) | 1986-03-12 | 1992-03-19 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985484B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-03-19 JP JP4063217A patent/JP2985484B2/ja not_active Expired - Lifetime
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