JPH0528289A - レジスタ制御回路 - Google Patents
レジスタ制御回路Info
- Publication number
- JPH0528289A JPH0528289A JP3184248A JP18424891A JPH0528289A JP H0528289 A JPH0528289 A JP H0528289A JP 3184248 A JP3184248 A JP 3184248A JP 18424891 A JP18424891 A JP 18424891A JP H0528289 A JPH0528289 A JP H0528289A
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- JP
- Japan
- Prior art keywords
- dff
- input
- shift
- reset
- register
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Abstract
(57)【要約】
【目的】レジスタ制御回路において、レジスタを初期化
する為の専用リセット入力を不要とし、素子数増加を最
小限度に抑え、しかもレジスタの初期を高速に行なう。 【構成】リセット入力無しのＤＦＦ、Ｌ０〜Ｌ７で構成
されるシフトレジスタのシフトクロックＧ１，Ｇ２をリ
セット信号で強制的に同時にアクティブとし、シフトレ
ジスタの入力である２ＡＮＤＧ３の出力を“０”に制御
し、ＤＦＦ，Ｌ０〜Ｌ７に順番に“０”入力を伝達する
事によりシフトレジスタの初期化を行う。
する為の専用リセット入力を不要とし、素子数増加を最
小限度に抑え、しかもレジスタの初期を高速に行なう。 【構成】リセット入力無しのＤＦＦ、Ｌ０〜Ｌ７で構成
されるシフトレジスタのシフトクロックＧ１，Ｇ２をリ
セット信号で強制的に同時にアクティブとし、シフトレ
ジスタの入力である２ＡＮＤＧ３の出力を“０”に制御
し、ＤＦＦ，Ｌ０〜Ｌ７に順番に“０”入力を伝達する
事によりシフトレジスタの初期化を行う。
Description
【０００１】
【産業上の利用分野】本発明はレジスタ制御回路に関
し、特に専用のリセット入力なしでレジスタを初期化す
るレジスタ制御回路に関する。
し、特に専用のリセット入力なしでレジスタを初期化す
るレジスタ制御回路に関する。
【０００２】
【従来の技術】従来、図２（Ａ）に示すような２ＡＮＤ
２ＮＯＲ１〜４とインバータ５とで形成されるＤフリッ
プフロップ（以下ＤＦＦと称す）の初期化を行うには、
同図（ｂ）に示すようなマスター側の２ＡＮＤ３ＮＯＲ
１３とスレーブ側の２ＡＮＤ３ＮＯＲ１２にリセット信
号を直接入力する事によって、２ＡＮＤ２ＮＯＲ１１，
１４の出力を“１”に２ＡＮＤ３ＮＯＲ１２，１３の出
力を“０”とする事により行っていた。シフトレジスタ
のように、多数のレジスタで構成される回路の初期化を
行う場合には、シフトレジスタを構成している各フリッ
プフロップをリセット入力付きのＤＦＦを使用し、直接
リセット入力信号を入れる事により回路の初期化を行な
っている。
２ＮＯＲ１〜４とインバータ５とで形成されるＤフリッ
プフロップ（以下ＤＦＦと称す）の初期化を行うには、
同図（ｂ）に示すようなマスター側の２ＡＮＤ３ＮＯＲ
１３とスレーブ側の２ＡＮＤ３ＮＯＲ１２にリセット信
号を直接入力する事によって、２ＡＮＤ２ＮＯＲ１１，
１４の出力を“１”に２ＡＮＤ３ＮＯＲ１２，１３の出
力を“０”とする事により行っていた。シフトレジスタ
のように、多数のレジスタで構成される回路の初期化を
行う場合には、シフトレジスタを構成している各フリッ
プフロップをリセット入力付きのＤＦＦを使用し、直接
リセット入力信号を入れる事により回路の初期化を行な
っている。
【０００３】
【発明が解決しようとする課題】図３に回路例とタイミ
ングチャートを示し、以下に動作を説明する。
ングチャートを示し、以下に動作を説明する。
【０００４】リセット付きＤＦＦ、Ｒ０〜Ｒ７の内部回
路は図２（Ｂ）に示す構成のものであり、各々直列接続
されていて、シフトクロックＳＣＫ１，ＳＣＫ２とリセ
ット信号が共通に入力されている。シフトデータ入力Ｄ
ｉｎから入力されるシフトデータはＤＦＦ，Ｒ０〜Ｒ７
を通してシフト出力Ｄｏｕｔから出力される。いま電源
投入直後リセット信号が“０”の期間はＤＦＦ、Ｒ０〜
Ｒ７は不定のままであり、リセット信号が、“１”にな
るとＤＦＦ、Ｒ０〜Ｒ７の出力はすべて“０”に初期化
される。その後、シフトクロックＳＣＫ２，ＳＣＫ１が
入力されタイミングチャートには特に図示していないが
シフトデータがＤｉｎから入力され、Ｄｏｕｔからシフ
トアウトされていく。
路は図２（Ｂ）に示す構成のものであり、各々直列接続
されていて、シフトクロックＳＣＫ１，ＳＣＫ２とリセ
ット信号が共通に入力されている。シフトデータ入力Ｄ
ｉｎから入力されるシフトデータはＤＦＦ，Ｒ０〜Ｒ７
を通してシフト出力Ｄｏｕｔから出力される。いま電源
投入直後リセット信号が“０”の期間はＤＦＦ、Ｒ０〜
Ｒ７は不定のままであり、リセット信号が、“１”にな
るとＤＦＦ、Ｒ０〜Ｒ７の出力はすべて“０”に初期化
される。その後、シフトクロックＳＣＫ２，ＳＣＫ１が
入力されタイミングチャートには特に図示していないが
シフトデータがＤｉｎから入力され、Ｄｏｕｔからシフ
トアウトされていく。
【０００５】以上述べたシフトレジスタはＤＦＦ、Ｒ０
〜Ｒ７がリセット入力付きＤＦＦで構成されているため
リセット信号が“１”になると、ただちにシフトレジス
タの初期化が行えるという利点があるものの、全ビット
がリセット付きＤＦＦで構成されるため、図２に示すよ
うに、リセット入力無しのＤＦＦで構成する場合に比べ
て素子数の増加につながるという欠点がある。
〜Ｒ７がリセット入力付きＤＦＦで構成されているため
リセット信号が“１”になると、ただちにシフトレジス
タの初期化が行えるという利点があるものの、全ビット
がリセット付きＤＦＦで構成されるため、図２に示すよ
うに、リセット入力無しのＤＦＦで構成する場合に比べ
て素子数の増加につながるという欠点がある。
【０００６】素子数の増加を抑えるという点では図４に
示すように、初段のＤＦＦ、Ｑ０にリセット入力付きの
ＤＦＦ、残りのＱ１〜Ｑ７にはリセット入力無しのＤＦ
Ｆを使用する構造のシフトレジスタがある。同様に動作
を説明すると電源投入後にリセットが“０”の期間でタ
イミングチャートに示すように、Ｑ０〜Ｑ７は不定であ
りリセットが“１”になると直にちＱ０は“０”に初期
化されるが、Ｑ１〜Ｑ７はリセット入力がないので不定
のままである。
示すように、初段のＤＦＦ、Ｑ０にリセット入力付きの
ＤＦＦ、残りのＱ１〜Ｑ７にはリセット入力無しのＤＦ
Ｆを使用する構造のシフトレジスタがある。同様に動作
を説明すると電源投入後にリセットが“０”の期間でタ
イミングチャートに示すように、Ｑ０〜Ｑ７は不定であ
りリセットが“１”になると直にちＱ０は“０”に初期
化されるが、Ｑ１〜Ｑ７はリセット入力がないので不定
のままである。
【０００７】次に、リセット信号が“１”の状態でシフ
トクロックＳＣＫ１，ＳＣＫ２を入力すると、１発目の
シフトクロックで、Ｑ０の出力“０”がＱ１にシフトさ
れ、Ｑ１の出力は“０”になり、２発目のシフトクロッ
クで、Ｑ１の出力“０”がＱ２にシフトされ、Ｑ２の出
力は“０”になる。以下同様にして７発目のシフトクロ
ックで、Ｑ７の出力が“０”になり、シフトレジスタの
初期化が終了し、その後にＤｉｎからシフトデータが入
力される。
トクロックＳＣＫ１，ＳＣＫ２を入力すると、１発目の
シフトクロックで、Ｑ０の出力“０”がＱ１にシフトさ
れ、Ｑ１の出力は“０”になり、２発目のシフトクロッ
クで、Ｑ１の出力“０”がＱ２にシフトされ、Ｑ２の出
力は“０”になる。以下同様にして７発目のシフトクロ
ックで、Ｑ７の出力が“０”になり、シフトレジスタの
初期化が終了し、その後にＤｉｎからシフトデータが入
力される。
【０００８】本回路は、リセット入力付きのＤＦＦを１
個しか使用しないので、素子数の低減には非常に効果が
あるが、タイミングチャートから分かるように、シフト
レジスタを完全に初期化するためのシフトクロック発生
分に余分な時間が必要となり、初期化時間が増大し、ま
た初期化の為のシフトクロック制御が複雑になるという
欠点がある。
個しか使用しないので、素子数の低減には非常に効果が
あるが、タイミングチャートから分かるように、シフト
レジスタを完全に初期化するためのシフトクロック発生
分に余分な時間が必要となり、初期化時間が増大し、ま
た初期化の為のシフトクロック制御が複雑になるという
欠点がある。
【０００９】以上述べたように、従来のレジスタの初期
化回路はＤＦＦに直接リセット信号を入力するため素子
数が増大したり、初期化のためのシフトクロックを発生
するため初期化時間が長くなるといった問題があった。
化回路はＤＦＦに直接リセット信号を入力するため素子
数が増大したり、初期化のためのシフトクロックを発生
するため初期化時間が長くなるといった問題があった。
【００１０】
【課題を解決するための手段】本発明は、前述の欠点を
解消するために、複数のレジスタと、複数相のクロック
を発生する制御回路と、リセット信号及び、前記複数相
のクロックとを入力し、前記複数のレジスタに対し、リ
セット期間に強制的にアクティブとなるラッチクロック
を供給する論理回路を有している。
解消するために、複数のレジスタと、複数相のクロック
を発生する制御回路と、リセット信号及び、前記複数相
のクロックとを入力し、前記複数のレジスタに対し、リ
セット期間に強制的にアクティブとなるラッチクロック
を供給する論理回路を有している。
【００１１】
【実施例】以下、図面により本発明を詳述する。
【００１２】図１に、本発明の実施例の回路図を示す。
シフトクロックＳＣＫ１，ＳＣＫ２は２ＯＲＧ１，Ｇ２
に入力され、リセット入力とのＯＲ論理をとって、リセ
ット入力無しのＤＦＦ、Ｌ０〜Ｌ７に入力される。シフ
ト入力信号Ｄｉｎは、リセット入力の反転信号Ｇ４と２
ＡＮＤ、Ｇ３に入力される。Ｇ３の出力は１段目のＤＦ
Ｆ、Ｌ０に入力される。以下に動作について詳細に説明
する。まず、電源投入直後のリセット入力が“０”の期
間ではシフトクロックＳＣＫ１，ＳＣＫ２はともに
“０”であり、ＤＦＦ、Ｌ０〜Ｌ７は不定のままであ
る。この時インバータＧ４は“１”なので２ＡＮＤ、Ｇ
３の出力は入力信号Ｄｉｎの情報がそのまま伝えられ
る。次にリセット入力が“１”になると、２ＯＲ，Ｇ
１，Ｇ２は共に、“１”になる。リセット入力が“１”
になったのでインバータＧ４は“０”、２ＡＮＤ、Ｇ３
は“０”となり、初段のＤＦＦ、Ｌ０には“０”が入力
される。ＤＦＦ、Ｌ０のクロック入力、Ｇ１，Ｇ２が共
に“１”となっているので、図２（Ａ）に示すＤＦＦの
入力Ｄが“０”でＣ１が“１”となっている状態と同じ
であり、インバータ５の出力は“１”、２ＡＮＤ２ＮＯ
Ｒ３は“０”、２ＡＮＤ２ＮＯＲ１の出力は“１”とな
る。今、Ｃ２も“１”であるので、マスター側の出力が
スレーブ側にも転送され、２ＡＮＤ２ＮＯＲ２は
“０”、２ＡＮＤ２ＮＯＲ４は“１”となってＤＦＦの
初期化が行われる。以上のようにして初段のＤＦＦ、Ｌ
０の初期化が終了する。ＤＦＦ，Ｌ０が初期化される
と、２段目のＬ１の入力が“０”となるので、ＤＦＦ，
Ｌ０と同様の動作で、ＤＦＦ，Ｌ１が初期化される。以
後同様にＤＦＦ、Ｌ２〜ＤＦＦ、Ｌ７が初期化されてい
く。以上の動作は非同期で行われ、Ｌ０からＬ７までの
ゲート遅延段数２４段分に相当する遅れの後、レジスタ
の初期化が完了する。ゲート遅延は１段につき１ＮＳ以
下なので、遅延量全体では、２４ＮＳ以下となり、非常
に短時間でレジスタの初期化を終了する事ができる。ま
たリセット入力のないＤＦＦを使用しているので、素子
数の増加は制御ゲートＧ１〜Ｇ４分だけとなり非常に小
さなものである。
シフトクロックＳＣＫ１，ＳＣＫ２は２ＯＲＧ１，Ｇ２
に入力され、リセット入力とのＯＲ論理をとって、リセ
ット入力無しのＤＦＦ、Ｌ０〜Ｌ７に入力される。シフ
ト入力信号Ｄｉｎは、リセット入力の反転信号Ｇ４と２
ＡＮＤ、Ｇ３に入力される。Ｇ３の出力は１段目のＤＦ
Ｆ、Ｌ０に入力される。以下に動作について詳細に説明
する。まず、電源投入直後のリセット入力が“０”の期
間ではシフトクロックＳＣＫ１，ＳＣＫ２はともに
“０”であり、ＤＦＦ、Ｌ０〜Ｌ７は不定のままであ
る。この時インバータＧ４は“１”なので２ＡＮＤ、Ｇ
３の出力は入力信号Ｄｉｎの情報がそのまま伝えられ
る。次にリセット入力が“１”になると、２ＯＲ，Ｇ
１，Ｇ２は共に、“１”になる。リセット入力が“１”
になったのでインバータＧ４は“０”、２ＡＮＤ、Ｇ３
は“０”となり、初段のＤＦＦ、Ｌ０には“０”が入力
される。ＤＦＦ、Ｌ０のクロック入力、Ｇ１，Ｇ２が共
に“１”となっているので、図２（Ａ）に示すＤＦＦの
入力Ｄが“０”でＣ１が“１”となっている状態と同じ
であり、インバータ５の出力は“１”、２ＡＮＤ２ＮＯ
Ｒ３は“０”、２ＡＮＤ２ＮＯＲ１の出力は“１”とな
る。今、Ｃ２も“１”であるので、マスター側の出力が
スレーブ側にも転送され、２ＡＮＤ２ＮＯＲ２は
“０”、２ＡＮＤ２ＮＯＲ４は“１”となってＤＦＦの
初期化が行われる。以上のようにして初段のＤＦＦ、Ｌ
０の初期化が終了する。ＤＦＦ，Ｌ０が初期化される
と、２段目のＬ１の入力が“０”となるので、ＤＦＦ，
Ｌ０と同様の動作で、ＤＦＦ，Ｌ１が初期化される。以
後同様にＤＦＦ、Ｌ２〜ＤＦＦ、Ｌ７が初期化されてい
く。以上の動作は非同期で行われ、Ｌ０からＬ７までの
ゲート遅延段数２４段分に相当する遅れの後、レジスタ
の初期化が完了する。ゲート遅延は１段につき１ＮＳ以
下なので、遅延量全体では、２４ＮＳ以下となり、非常
に短時間でレジスタの初期化を終了する事ができる。ま
たリセット入力のないＤＦＦを使用しているので、素子
数の増加は制御ゲートＧ１〜Ｇ４分だけとなり非常に小
さなものである。
【００１３】本発明の第２の実施例を図５に示す。本実
施例はマイクロコンピュータの内部回路の各レジスタの
初期化を行うものである。図６のタイミングチャートに
示す様に、リセット入力が“０”の期間はＡＮＤ１０３
の出力は“０”でマイクロコンピュータのシステムクロ
ックのφ１’，φ２’はクロック発生回路１０６からの
信号がそのまま入力される。次にリセットが“１”に立
ち上がると、遅延素子１０１の遅延時間ｔｄ分遅れてイ
ンバータ１０２が“０”になるので、ｔｄの期間だけＡ
ＮＤ１０３出力は１”となり、２ＮＯＲ１０４，１０５
もｔｄ期間だけ同時に“１”になる。マイクロコンピュ
ータ１０７の内部回路では、レジスタは図７に示すよう
にインバータＩ１，２ＡＮＤ２ＮＯＲ，ＮＲ１〜ＮＲ４
で構成されるリセット入力無しのラッチと、入力信号を
初期化するための２ＮＯＲＮ１でレジスタを構成し、φ
１’，φ２’が同時に“１”になると、２ＮＯＲ，Ｎ１
の“０”出力が前述の第１の実施例で述べたような動作
で、まずマスター側のラッチからスレーブ側のラッチに
入力され、Ｑ出力は０に初期化される。マイクロコンピ
ュータ１０７の中では、非常に多くのレジスタが使用さ
れるので、図２（Ｂ）のようなリセット入力付きのＤＦ
Ｆを使用するのに比べて、素子数の大幅な削減が出来
る。
施例はマイクロコンピュータの内部回路の各レジスタの
初期化を行うものである。図６のタイミングチャートに
示す様に、リセット入力が“０”の期間はＡＮＤ１０３
の出力は“０”でマイクロコンピュータのシステムクロ
ックのφ１’，φ２’はクロック発生回路１０６からの
信号がそのまま入力される。次にリセットが“１”に立
ち上がると、遅延素子１０１の遅延時間ｔｄ分遅れてイ
ンバータ１０２が“０”になるので、ｔｄの期間だけＡ
ＮＤ１０３出力は１”となり、２ＮＯＲ１０４，１０５
もｔｄ期間だけ同時に“１”になる。マイクロコンピュ
ータ１０７の内部回路では、レジスタは図７に示すよう
にインバータＩ１，２ＡＮＤ２ＮＯＲ，ＮＲ１〜ＮＲ４
で構成されるリセット入力無しのラッチと、入力信号を
初期化するための２ＮＯＲＮ１でレジスタを構成し、φ
１’，φ２’が同時に“１”になると、２ＮＯＲ，Ｎ１
の“０”出力が前述の第１の実施例で述べたような動作
で、まずマスター側のラッチからスレーブ側のラッチに
入力され、Ｑ出力は０に初期化される。マイクロコンピ
ュータ１０７の中では、非常に多くのレジスタが使用さ
れるので、図２（Ｂ）のようなリセット入力付きのＤＦ
Ｆを使用するのに比べて、素子数の大幅な削減が出来
る。
【００１４】
【発明の効果】以上説明したように、本発明によればリ
セット入力により、ＤＦＦのラッチクロックを強制的に
アクティブにする事により、素子数を増加を最小限に
し、単体のシフトレジスタやマイクロコンピュータ等の
レジスタの初期化を、高速にかつ非同期で行う事ができ
る。
セット入力により、ＤＦＦのラッチクロックを強制的に
アクティブにする事により、素子数を増加を最小限に
し、単体のシフトレジスタやマイクロコンピュータ等の
レジスタの初期化を、高速にかつ非同期で行う事ができ
る。
【図１】本発明の一実施例の回路図とタイミングチャー
トである。
トである。
【図２】従来のリセット入力無しとリセット入力有りの
ＤＦＦの回路図である。
ＤＦＦの回路図である。
【図３】従来の回路図とタイミングチャートである。
【図４】他の従来例の回路図とタイミングチャートであ
る。
る。
【図５】本発明他の実施例の回路図である。
【図６】図５のタイミングチャートである。
【図７】図５のＤＦＦの回路図である。
Claims (2)
- 【請求項１】 直列接続される複数のレジスタと、複数
相のクロックを発生する制御回路と、リセット信号及
び、前記複数相のクロックとを入力とする論理回路とを
備え、前記論理回路の出力を、前記複数のレジスタのラ
ッチクロックとし、前記制御回路は、リセット信号入力
期間の一部または全部の期間、前記ラッチクロックをア
クティブとする事を特徴とするレジスタ制御回路。 - 【請求項２】 特許請求の範囲第１項において、前記ク
ロックを発生する制御回路はマイクロコンピュータのシ
ステムクロック発生回路である事を特徴とする請求項１
記載のレジスタ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184248A JPH0528289A (ja) | 1991-07-24 | 1991-07-24 | レジスタ制御回路 |
| US07/914,299 US5359636A (en) | 1991-07-24 | 1992-07-15 | Register control circuit for initialization of registers |
| KR1019920012931A KR950012058B1 (ko) | 1991-07-24 | 1992-07-21 | 레지스터 제어 회로 |
| EP92112696A EP0524642B1 (en) | 1991-07-24 | 1992-07-24 | Register control circuit for initialization of registers |
| DE69225276T DE69225276T2 (de) | 1991-07-24 | 1992-07-24 | Register-Steuerungsschaltung zur Initialisierung von Registern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184248A JPH0528289A (ja) | 1991-07-24 | 1991-07-24 | レジスタ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528289A true JPH0528289A (ja) | 1993-02-05 |
Family
ID=16149985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184248A Pending JPH0528289A (ja) | 1991-07-24 | 1991-07-24 | レジスタ制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5359636A (ja) |
| EP (1) | EP0524642B1 (ja) |
| JP (1) | JPH0528289A (ja) |
| KR (1) | KR950012058B1 (ja) |
| DE (1) | DE69225276T2 (ja) |
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| JP2014170612A (ja) * | 2009-12-11 | 2014-09-18 | Mitsubishi Electric Corp | シフトレジスタ回路 |
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| US6901526B1 (en) * | 2000-11-08 | 2005-05-31 | Intel Corporation | Digital bus synchronizer for generating read reset signal |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4882505A (en) * | 1986-03-24 | 1989-11-21 | International Business Machines Corporation | Fully synchronous half-frequency clock generator |
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-
1991
- 1991-07-24 JP JP3184248A patent/JPH0528289A/ja active Pending
-
1992
- 1992-07-15 US US07/914,299 patent/US5359636A/en not_active Expired - Fee Related
- 1992-07-21 KR KR1019920012931A patent/KR950012058B1/ko not_active IP Right Cessation
- 1992-07-24 EP EP92112696A patent/EP0524642B1/en not_active Expired - Lifetime
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