JPS5981923A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS5981923A JPS5981923A JP57192888A JP19288882A JPS5981923A JP S5981923 A JPS5981923 A JP S5981923A JP 57192888 A JP57192888 A JP 57192888A JP 19288882 A JP19288882 A JP 19288882A JP S5981923 A JPS5981923 A JP S5981923A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- clock
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、リセット動作に改良を加えたカウンタ回路に
関Ｊるちのである。
関Ｊるちのである。
この種のカウンタ回路は、第１図に承りように人力リセ
ット信号１および入力クロック信号２をカウンタ３に１
ハ給し、カウンタ出力４を得る形式になっており、その
動作タイミングは第２図および第３図に承りようになっ
ている。そして、いづれの場合も、すＬツ１〜信号１が
″゛１″１″レベル１０ ｊルベルになる時、クロック
信号２の立上りでカウントを始める。この回路構成では
、第２図Ｊ３よび第３図を比較してみると明らかなよう
に。
ット信号１および入力クロック信号２をカウンタ３に１
ハ給し、カウンタ出力４を得る形式になっており、その
動作タイミングは第２図および第３図に承りようになっ
ている。そして、いづれの場合も、すＬツ１〜信号１が
″゛１″１″レベル１０ ｊルベルになる時、クロック
信号２の立上りでカウントを始める。この回路構成では
、第２図Ｊ３よび第３図を比較してみると明らかなよう
に。
リセット信号１が＃ ０１ルベルになってからカウンタ
３が動作を始めるまでの時間１が異なり、最大、り１−
１ツク１吉号２の１周期になる１、このｊ、うにリセッ
ト信号１の解除（寸なわら“０″レベル）のターイミン
グによっては、カウンタ３は約１り［１ツク分Ｉ）ジッ
タが発生してしまう。
３が動作を始めるまでの時間１が異なり、最大、り１−
１ツク１吉号２の１周期になる１、このｊ、うにリセッ
ト信号１の解除（寸なわら“０″レベル）のターイミン
グによっては、カウンタ３は約１り［１ツク分Ｉ）ジッ
タが発生してしまう。
′これを改善する方式とし゛Ｃ１第４図にみられるよう
なカウンタ回路も提唱された。ここＣは、カウンタ３へ
の入力前に、り臼ツク４ｉｓ号２４分周器５に通し、ク
ロック周波数を２１８にするので゛ある。
なカウンタ回路も提唱された。ここＣは、カウンタ３へ
の入力前に、り臼ツク４ｉｓ号２４分周器５に通し、ク
ロック周波数を２１８にするので゛ある。
その結果、リセッｔ−１ｇ ｑ １によるカウンタの動
作ター７ミングは、第５図および第６図にみられるよう
に、時間側の最大値が、前述の回路（第１図）に比べて
半分どなる。す゛なわら、ノＪウンタ３は約半り１」ツ
ク分のジッタを発生する１′：とになるが、り１コック
周波数がカウンタの動作周波数の限界の時には、この方
式は採用できないのである。
作ター７ミングは、第５図および第６図にみられるよう
に、時間側の最大値が、前述の回路（第１図）に比べて
半分どなる。す゛なわら、ノＪウンタ３は約半り１」ツ
ク分のジッタを発生する１′：とになるが、り１コック
周波数がカウンタの動作周波数の限界の時には、この方
式は採用できないのである。
本発明は、上記事情にもとづいてなされたもので、カウ
ンタ入ツノ前にクロック極性を操作することにより、実
質的にクロック周波数を２倍にしたのと同じ効果が１１
１１うれるようにしだカウンタ回路を提供しようとする
ものである。
ンタ入ツノ前にクロック極性を操作することにより、実
質的にクロック周波数を２倍にしたのと同じ効果が１１
１１うれるようにしだカウンタ回路を提供しようとする
ものである。
この目的のため、本発明はカウンタへのへカク１］ツク
信号をエクスクルシブオアグー１〜を介してｊ：記カウ
ンタへ入力づる構成とすると共に、カウンタへの入カリ
レッＩ−信号および上記りＬ１ツクイ８号をフリップフ
ロップ回路に入力し、上記フリップフロップ回路の出力
信号を上記エクスクルシブオアグ−トのグー１〜信号と
してＪｊえる構成にしたことを特徴とづるちのである。
信号をエクスクルシブオアグー１〜を介してｊ：記カウ
ンタへ入力づる構成とすると共に、カウンタへの入カリ
レッＩ−信号および上記りＬ１ツクイ８号をフリップフ
ロップ回路に入力し、上記フリップフロップ回路の出力
信号を上記エクスクルシブオアグ−トのグー１〜信号と
してＪｊえる構成にしたことを特徴とづるちのである。
以下、本発明の一実施例を第７図ないし第１１図に示？
Ｊ実施例にｂとづいて具体的に説明りる。なお、先の説
明で用いた同一対象には同一の符号をも・）で説明する
１、第７図では、ノＪウンタ３への入力クロック信号２
は、■クスクルシブオアゲー１へ８を介して上記カウン
タ３へ入力づるようになっており、カウンタ３への入カ
リセツｌ−（Ｆｉ号１はインバータ９を介して、また上
記り「１ツク信号２は直接にノリツブフロップ回路１に
人力され、上記フリップフロップ回路７の出力信号１０
は」二記エクスクルシブＡアゲ−１１−８のグー１へ信
８として用いられている。
Ｊ実施例にｂとづいて具体的に説明りる。なお、先の説
明で用いた同一対象には同一の符号をも・）で説明する
１、第７図では、ノＪウンタ３への入力クロック信号２
は、■クスクルシブオアゲー１へ８を介して上記カウン
タ３へ入力づるようになっており、カウンタ３への入カ
リセツｌ−（Ｆｉ号１はインバータ９を介して、また上
記り「１ツク信号２は直接にノリツブフロップ回路１に
人力され、上記フリップフロップ回路７の出力信号１０
は」二記エクスクルシブＡアゲ−１１−８のグー１へ信
８として用いられている。
このような構成では、すｌ？ツ１へ１３８１がｌｌ Ｉ
ＩＴレベルから“ＯＩＩレベルに立ち下った１１．１
、第８図にみられるように、り１コツク信シじ２が″１
°ルベルになってい１′シば、フリップフ「」ツブ回路
７（」」記りロック信弓２をラッチし、１１ ′Ｉ ＋
＋レベルの出力１０を上記エクスクルジグオアゲート８
にＬｉえる。
ＩＴレベルから“ＯＩＩレベルに立ち下った１１．１
、第８図にみられるように、り１コツク信シじ２が″１
°ルベルになってい１′シば、フリップフ「」ツブ回路
７（」」記りロック信弓２をラッチし、１１ ′Ｉ ＋
＋レベルの出力１０を上記エクスクルジグオアゲート８
にＬｉえる。
そこで、り［１ツク信０２と上記出力層号１０どによっ
て、上記エクスクルシブオアグー１〜８の出カイ８昼１
１は、第８図のようになり、り１」ツク信号２を反転ざ
Ｕたものに等しくなる。この場合、カウンタ３は、出力
信号１１の立上りでカランＩ・シー’Ｃｔ’ｉ ＜かう
、その結果のカウンタ出力４は第８図のにうになる。′
９なわち、カウンタ出力４が、（１）になるのは、リセ
ット信号が立下ってから最初のクロック信号２の立下が
りによって行なわれることになる３、換古寸れば、従来
のように、最初のクロックｆＦｉ号２の立りがりによっ
て行なわ１′シる場合に比べ、１屯り［１ツク甲くイン
るのである。
て、上記エクスクルシブオアグー１〜８の出カイ８昼１
１は、第８図のようになり、り１」ツク信号２を反転ざ
Ｕたものに等しくなる。この場合、カウンタ３は、出力
信号１１の立上りでカランＩ・シー’Ｃｔ’ｉ ＜かう
、その結果のカウンタ出力４は第８図のにうになる。′
９なわち、カウンタ出力４が、（１）になるのは、リセ
ット信号が立下ってから最初のクロック信号２の立下が
りによって行なわれることになる３、換古寸れば、従来
のように、最初のクロックｆＦｉ号２の立りがりによっ
て行なわ１′シる場合に比べ、１屯り［１ツク甲くイン
るのである。
Ｊ、た、逆に、り廿ツ１−イａ号１がＩｔ Ｉ Ｉ＋レ
ベルから’０”＋ノベルに立ち下った時、第９図のよ−
）にクロック１ｇ号２がＩＩ ＯＩ＋レベルになってい
れば、ＩＩリップフ１１ツブ回路７の出力信号１０は１
１０ ＩＩレベルであり、イこで、クロック信号２ど上
記出力１月′Ｐ３ｉＱとによっ（、」ｂ己」ニクスクル
シブ′Ａアゲート８の出力信号１１は、第９図のように
なり、り［］ツクｆｇ’Ｍ； ２ど苦しくなる１、この
場合も、カウンタ３は出力（Ｑ 月１１の立上りぐカウ
ントしで行くから、ぞの結果のカウンタ出力４は第９図
のよう（なる。
ベルから’０”＋ノベルに立ち下った時、第９図のよ−
）にクロック１ｇ号２がＩＩ ＯＩ＋レベルになってい
れば、ＩＩリップフ１１ツブ回路７の出力信号１０は１
１０ ＩＩレベルであり、イこで、クロック信号２ど上
記出力１月′Ｐ３ｉＱとによっ（、」ｂ己」ニクスクル
シブ′Ａアゲート８の出力信号１１は、第９図のように
なり、り［］ツクｆｇ’Ｍ； ２ど苦しくなる１、この
場合も、カウンタ３は出力（Ｑ 月１１の立上りぐカウ
ントしで行くから、ぞの結果のカウンタ出力４は第９図
のよう（なる。
づ゛なわら、カウンタ出力４が（１）になるのは、リセ
ット信号が立下ってから最初のクロック信号２の立上が
りによって行なわれることになる。この場合も、従来に
比べ半クロツク以上のジッタを生じない。
ット信号が立下ってから最初のクロック信号２の立上が
りによって行なわれることになる。この場合も、従来に
比べ半クロツク以上のジッタを生じない。
このように、リセット信号が解除する（立ち下がり）時
、クロック信号２の極性をチェック」ノて半クロツク以
内にカウンタ３への入力信号を立ち上がるようにＪるこ
とで、半クロツク以上のジッタに抑えることができる。
、クロック信号２の極性をチェック」ノて半クロツク以
内にカウンタ３への入力信号を立ち上がるようにＪるこ
とで、半クロツク以上のジッタに抑えることができる。
なお、第７図の実施例では、フリップフ［１ツブ回路７
へのリセット信号１０入力に１よイ〉・バ、り９を介し
て反転していたが、インバータ９を除いた第１０図のよ
うに回路構成にしてｂよい。この場合、フリップフ「１
ツブ回路７の出力位置は負論即出力Ｑどなる。これは、
リセット信号のパルス幅がクロック信号２の半周期の整
数（ご１であるならば、第８．９図のように１の立ち一
トリＣクロック仁号２を勺ンプリングづるのとは反対に
、第１１図にｒｙｔられるように、リセット信号１の立
下がりでり１−１ツク信号２をナンプリングしてもよい
という弔情にもとづいている。Ｊ−なわち、第１０図で
は、リセット信号のパルス幅が、クロック信号２の半周
期の場合に適用されるのである。
へのリセット信号１０入力に１よイ〉・バ、り９を介し
て反転していたが、インバータ９を除いた第１０図のよ
うに回路構成にしてｂよい。この場合、フリップフ「１
ツブ回路７の出力位置は負論即出力Ｑどなる。これは、
リセット信号のパルス幅がクロック信号２の半周期の整
数（ご１であるならば、第８．９図のように１の立ち一
トリＣクロック仁号２を勺ンプリングづるのとは反対に
、第１１図にｒｙｔられるように、リセット信号１の立
下がりでり１−１ツク信号２をナンプリングしてもよい
という弔情にもとづいている。Ｊ−なわち、第１０図で
は、リセット信号のパルス幅が、クロック信号２の半周
期の場合に適用されるのである。
本発明は、以上詳述したようになり、フリップフロップ
回路、エクスクルシブオアゲーＩ−などを用いることで
、りに１ツク信号の極性の変化をチ１ツクして、リセッ
ト解除の後、半クロック分以内にカウンタを動作するこ
とができ、従来のカウンタで同一り１コック信号を用い
１ζ揚合に比ベカウンタのジッタを半分に抑えられ、し
かし、クロック周波数がカウンタの動作周波数の限界に
あっても可０ヒであるという効果がある。換言すれば、
従来と同一のジッタが許容されるなら、その動作上限周
波数を２倍にできる。これにより、例えば、ＣＭＯ３集
積回路のように動作上限周波数の低いデバイスを用いて
いる場合でも、高速動作が得られる。
回路、エクスクルシブオアゲーＩ−などを用いることで
、りに１ツク信号の極性の変化をチ１ツクして、リセッ
ト解除の後、半クロック分以内にカウンタを動作するこ
とができ、従来のカウンタで同一り１コック信号を用い
１ζ揚合に比ベカウンタのジッタを半分に抑えられ、し
かし、クロック周波数がカウンタの動作周波数の限界に
あっても可０ヒであるという効果がある。換言すれば、
従来と同一のジッタが許容されるなら、その動作上限周
波数を２倍にできる。これにより、例えば、ＣＭＯ３集
積回路のように動作上限周波数の低いデバイスを用いて
いる場合でも、高速動作が得られる。
第１図は従来のカウンタ回路、第２図および第３図はそ
のタイミングヂャー［・、第４図は従来の別のカウンタ
回路、第５図および第６図はそのタイミングヂ、ヤー１
−１第７図は本発明の一実施例をｌｉ（リカウンタ回路
、第８図および第９図はイのタイミングチャート、第１
０図は別の実施例のカウンタ回路、第１１図は同タイミ
ングヂト一トである。 １・・・リセッ１へ信号、２・・・り〔１ツク信号、３
・・・カウンタ、４・・・カウンタ出力、５・・・分周
器、６・・・出力、７・・・フリップフロップ回路、８
・・・エクスクルシブオアゲート、９・・・インバータ
、１０．１１・・・出力信号。 特許出願人 パ、イオニア株式会社代理人弁理士
小 橋 信 淳
のタイミングヂャー［・、第４図は従来の別のカウンタ
回路、第５図および第６図はそのタイミングヂ、ヤー１
−１第７図は本発明の一実施例をｌｉ（リカウンタ回路
、第８図および第９図はイのタイミングチャート、第１
０図は別の実施例のカウンタ回路、第１１図は同タイミ
ングヂト一トである。 １・・・リセッ１へ信号、２・・・り〔１ツク信号、３
・・・カウンタ、４・・・カウンタ出力、５・・・分周
器、６・・・出力、７・・・フリップフロップ回路、８
・・・エクスクルシブオアゲート、９・・・インバータ
、１０．１１・・・出力信号。 特許出願人 パ、イオニア株式会社代理人弁理士
小 橋 信 淳
Claims (1)
- 【特許請求の範囲】 カウンタへの入カク［１ツク信号をユクスクルシブＡア
ゲ−１〜を介して一１記カウンタへ入力する構成とりる
ど共に、カウンタへの人カリヒツト・信号Ｊ３ Ｊ、び
１−記り目ツク１ａ号をフリップフロップ回路に入力し
、上記フリップフロップ回路の出力信号を１・肥土りス
クルシブオアゲートのグー１−信号とし【与える構成に
したことを特徴どする）Ｊランク回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192888A JPS5981923A (ja) | 1982-11-01 | 1982-11-01 | カウンタ回路 |
| US06/547,615 US4558457A (en) | 1982-11-01 | 1983-11-01 | Counter circuit having improved output response |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192888A JPS5981923A (ja) | 1982-11-01 | 1982-11-01 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981923A true JPS5981923A (ja) | 1984-05-11 |
Family
ID=16298640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192888A Pending JPS5981923A (ja) | 1982-11-01 | 1982-11-01 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4558457A (ja) |
| JP (1) | JPS5981923A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| DE3715595A1 (de) * | 1987-05-09 | 1988-11-24 | Broadcast Television Syst | Verfahren zur verkopplung von vertikalfrequenten synchronsignalen |
| JPH0313122A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | 分周回路 |
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3632997A (en) * | 1970-11-16 | 1972-01-04 | Ibm | Bidirectional counter |
| JPS5158056A (en) * | 1974-11-18 | 1976-05-21 | Tokyo Shibaura Electric Co | N shinkauntakairo |
| DE2645491A1 (de) * | 1976-10-08 | 1978-05-11 | Vdo Schindling | Schaltungsanordnung zum steuern eines vorwaerts-rueckwaerts-zaehlers |
| JPS5394169A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Generating device for pulse duration modulated wave |
| US4406014A (en) * | 1981-04-03 | 1983-09-20 | Bristol Babcock Inc. | Switched frequency divider |
-
1982
- 1982-11-01 JP JP57192888A patent/JPS5981923A/ja active Pending
-
1983
- 1983-11-01 US US06/547,615 patent/US4558457A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4558457A (en) | 1985-12-10 |
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