JPS58171130A - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
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- JPS58171130A JPS58171130A JP5452882A JP5452882A JPS58171130A JP S58171130 A JPS58171130 A JP S58171130A JP 5452882 A JP5452882 A JP 5452882A JP 5452882 A JP5452882 A JP 5452882A JP S58171130 A JPS58171130 A JP S58171130A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は従来よりも少ない素子数あるいはゲート数で構
成されたプログラマブルカウンタを提供するものである
。
成されたプログラマブルカウンタを提供するものである
。
第１図は従来から広く用いられているプログラマブルカ
ウンタの論理構成図を示したもので、端子Ｔ、Ｐはそれ
ぞれクロックパルス入力端子とプリセット信号入力端子
でアシ、端子Ｑａ、 Ｑｔ、 Ｑｘ−Ｑ、はそれぞれ１
ビツト目のカウント出力端子、２ビット目のカウント出
力端子、３ビツト目のカウント出力端子、４ビツト目の
カウント出方端子であり、端子Ｄ＠％ Ｄ１％ Ｄ！、
Ｄｓｆ′ｉそれぞれ１ビツト目のプログラム端子％ ２
ビツト目のプログラム端子、３ビツト目のプログラム端
子、４ビツト目のプログラム端子である。
ウンタの論理構成図を示したもので、端子Ｔ、Ｐはそれ
ぞれクロックパルス入力端子とプリセット信号入力端子
でアシ、端子Ｑａ、 Ｑｔ、 Ｑｘ−Ｑ、はそれぞれ１
ビツト目のカウント出力端子、２ビット目のカウント出
力端子、３ビツト目のカウント出力端子、４ビツト目の
カウント出方端子であり、端子Ｄ＠％ Ｄ１％ Ｄ！、
Ｄｓｆ′ｉそれぞれ１ビツト目のプログラム端子％ ２
ビツト目のプログラム端子、３ビツト目のプログラム端
子、４ビツト目のプログラム端子である。
第１図において、６個のＮＡＮＤゲートによるエツジト
リガー型のＴフリップフロップによってカクンタの単位
ステージが構成され、プリセット信号が供給されたとき
に前記Ｔフリップフロップをセットあるいはリセットす
る２個のＮＡＮＤゲートを含めて、ステージあたり８個
のＮＡＮ′Ｄゲートを使ってプログラマブルカウンタが
構成されている。
リガー型のＴフリップフロップによってカクンタの単位
ステージが構成され、プリセット信号が供給されたとき
に前記Ｔフリップフロップをセットあるいはリセットす
る２個のＮＡＮＤゲートを含めて、ステージあたり８個
のＮＡＮ′Ｄゲートを使ってプログラマブルカウンタが
構成されている。
第２図は第１図の論理構成をＩＬＬ）ランジスタ（各ト
ブンジスタのインジェクタは便宜上、省略しである。）
によって実現した回路結線図で、この場合には全体で４
１個のＩ”Ｌ ）フンジスタを必要とし、ステージあ
たり１０個と４分の１個のＩ”Ｌ）フンジスタが必要と
なる。
ブンジスタのインジェクタは便宜上、省略しである。）
によって実現した回路結線図で、この場合には全体で４
１個のＩ”Ｌ ）フンジスタを必要とし、ステージあ
たり１０個と４分の１個のＩ”Ｌ）フンジスタが必要と
なる。
本発明のプログラマブルカウンタはステージあ＾夕のゲ
ート数あるいは素子数を従来よシも大幅に削減するもの
で、従来と同一機能ｔ−維持しつつ素子数を削減するこ
とによＶ、システムの簡素化あるいは消費電力の低減、
さらには信頼性の向上を可能ならしめるもので、その構
成は、セット端子とリセット端子を備えた双安定回路と
、前記双安定回路の出力状態に応じて前段がらのトリガ
信号ｔｒ−前記七ット端子および前記リセット端子に供
給する第１および第２の一致ゲートとによって単位ステ
ージを構成し、前記第１の一致ゲートあるいは前記第２
の一致ゲートの出力を次段の単位ステージにトリガ信号
として供給するように各単位ステージを直列接続してカ
ウンタ１＠成し一前記カウンタのプリセットすべきタイ
ミングの直前に各単位ステージを構成する双安定回路に
リセット信号を供給する予備リセット手段と、前記リセ
ット信号のリーディングエツジが経退したのちにあらか
じめプログラムされた単位ステージを構成する双安定回
路にのみセット信号を供給する選択セット手段を備えた
ことを特徴とするものである。
ート数あるいは素子数を従来よシも大幅に削減するもの
で、従来と同一機能ｔ−維持しつつ素子数を削減するこ
とによＶ、システムの簡素化あるいは消費電力の低減、
さらには信頼性の向上を可能ならしめるもので、その構
成は、セット端子とリセット端子を備えた双安定回路と
、前記双安定回路の出力状態に応じて前段がらのトリガ
信号ｔｒ−前記七ット端子および前記リセット端子に供
給する第１および第２の一致ゲートとによって単位ステ
ージを構成し、前記第１の一致ゲートあるいは前記第２
の一致ゲートの出力を次段の単位ステージにトリガ信号
として供給するように各単位ステージを直列接続してカ
ウンタ１＠成し一前記カウンタのプリセットすべきタイ
ミングの直前に各単位ステージを構成する双安定回路に
リセット信号を供給する予備リセット手段と、前記リセ
ット信号のリーディングエツジが経退したのちにあらか
じめプログラムされた単位ステージを構成する双安定回
路にのみセット信号を供給する選択セット手段を備えた
ことを特徴とするものである。
以下本発明の一実施例を図面に基づいて説明する。第３
図は本発明の一実施例におけるプログラマブルカウンタ
の論理構成図を示したもので、端子Ｔ％Ｒ，ＰＵそれぞ
れクロックパルス入力端子。
図は本発明の一実施例におけるプログラマブルカウンタ
の論理構成図を示したもので、端子Ｔ％Ｒ，ＰＵそれぞ
れクロックパルス入力端子。
予備リセット信号入力端子（負論理）、プリセット信号
入力端子である。
入力端子である。
第３図において％ＮＡＮＤゲート（ｕｌ ０５ （１３
０４９ｉｌ ｒＪ軸ｆＣヨって１ビツト目の単位ステー
ジ四が構成されており、前記単位ステージ（ロ）は単位
ステージ（２００）にトリガ信号を供給するための単位
ステージであり、通常のＴブリッププロップの出力側に
微分ハμス発生回路を付加したのと同じ機能を有してい
る。
０４９ｉｌ ｒＪ軸ｆＣヨって１ビツト目の単位ステー
ジ四が構成されており、前記単位ステージ（ロ）は単位
ステージ（２００）にトリガ信号を供給するための単位
ステージであり、通常のＴブリッププロップの出力側に
微分ハμス発生回路を付加したのと同じ機能を有してい
る。
前記単位ステージ（２００）において、ＮＡＮＤゲート
クｖおよびＮＡＮＤゲート（イ）の第１の入力端子（２
１ｍ）および（２２ａ ）とそれぞれの出力端子がクロ
スカップリング接続され、前記ＮＡＮＤゲートシｌの出
力端子にはＮＡＮＤゲート−の第１の入力端子（２３ｍ
）が接続され、前記ＮＭＤゲート（社）の出力端子には
ＮＡＮＤゲート−の第１の入力端子（２軸）が接続され
、前記ＮＡＮＤゲートシ１１（財）の第２の入力端子（
２１ｂ）（２２ｂ）にはＮＡＮＤゲート−の出力端子が
接続され、前記ＮＡＮＤゲート−の第１の入力端子（２
５＋ａ） ｌｄ前段Ｑ単位ステージ四を構成するＮＡＮ
Ｄゲー） （ｎｌの出力端子に接続され、前記ＮＡＮＤ
ゲート−の第２の入力端子（２５ｂ）は前記鵬グー）
ａ！１１の出力端子に接続され、前記ＮＡＮＤゲート仰
の第３の入力端子（ｚｌｃ）は前記ＮＡＮＤゲート（財
）の出力端子に接続され、前記ＮＡＮＤゲート−の第３
の入力端子（２２ｃ）は前記ＮＡＮＤゲート−の出力端
子に接続され、前記ＮＡＮＤゲート（ロ）の第４の入力
端子（２２ｄ）ならびに第５の入力端子（２２ｅ）はそ
れぞれ、次段の単位ステージ（３００）を構成するＮＡ
ＮＤゲ−） ｃＩｌｌおよびＮＡＮＤゲート翰の出力端
子に接続され、前記ＮＡＮＤゲート−の第２の入力端子
（２３ｂ）ならびに前記ＮＡＮＤゲー）（財）の第２の
入力端子（２４ｂ）とそれぞれの出力端子がクロスカッ
プリング接続され、前記ＮＡＮＤゲート側υの第４の入
力端子（２１ｄ）ならびに前記ＮＡＮＤゲー）（財）の
第３の入力端子（２４Ｃ）はいずれも予備リセット信号
入力端子Ｒに接続され、前記ＮＡＮＤゲート−の第３の
入力端子（２３ｃ） ＃′ｉ。
クｖおよびＮＡＮＤゲート（イ）の第１の入力端子（２
１ｍ）および（２２ａ ）とそれぞれの出力端子がクロ
スカップリング接続され、前記ＮＡＮＤゲートシｌの出
力端子にはＮＡＮＤゲート−の第１の入力端子（２３ｍ
）が接続され、前記ＮＭＤゲート（社）の出力端子には
ＮＡＮＤゲート−の第１の入力端子（２軸）が接続され
、前記ＮＡＮＤゲートシ１１（財）の第２の入力端子（
２１ｂ）（２２ｂ）にはＮＡＮＤゲート−の出力端子が
接続され、前記ＮＡＮＤゲート−の第１の入力端子（２
５＋ａ） ｌｄ前段Ｑ単位ステージ四を構成するＮＡＮ
Ｄゲー） （ｎｌの出力端子に接続され、前記ＮＡＮＤ
ゲート−の第２の入力端子（２５ｂ）は前記鵬グー）
ａ！１１の出力端子に接続され、前記ＮＡＮＤゲート仰
の第３の入力端子（ｚｌｃ）は前記ＮＡＮＤゲート（財
）の出力端子に接続され、前記ＮＡＮＤゲート−の第３
の入力端子（２２ｃ）は前記ＮＡＮＤゲート−の出力端
子に接続され、前記ＮＡＮＤゲート（ロ）の第４の入力
端子（２２ｄ）ならびに第５の入力端子（２２ｅ）はそ
れぞれ、次段の単位ステージ（３００）を構成するＮＡ
ＮＤゲ−） ｃＩｌｌおよびＮＡＮＤゲート翰の出力端
子に接続され、前記ＮＡＮＤゲート−の第２の入力端子
（２３ｂ）ならびに前記ＮＡＮＤゲー）（財）の第２の
入力端子（２４ｂ）とそれぞれの出力端子がクロスカッ
プリング接続され、前記ＮＡＮＤゲート側υの第４の入
力端子（２１ｄ）ならびに前記ＮＡＮＤゲー）（財）の
第３の入力端子（２４Ｃ）はいずれも予備リセット信号
入力端子Ｒに接続され、前記ＮＡＮＤゲート−の第３の
入力端子（２３ｃ） ＃′ｉ。
凧鴎ゲート（至）の出力端子に接続されている。ま九、
前記ＮＡＮＤゲート翰の第１の入力端子（２６ｓ＋）
拡デログヲム端子Ｄ１に接続され、第２の入力端子（２
６ｂ）はプリセット信号入力端子Ｐに接続されている。
前記ＮＡＮＤゲート翰の第１の入力端子（２６ｓ＋）
拡デログヲム端子Ｄ１に接続され、第２の入力端子（２
６ｂ）はプリセット信号入力端子Ｐに接続されている。
ＮＡＮＤゲート釦）物器（財）―によって構成された次
段の単位はステージ（３００）は前記単位ステージ（２
００）と同一構成となっており、 ＭＳＢの単位ステー
ジ（４００）では、前段の単位ステージ０ＮＡＮＤゲー
ト−の代わシにインバータに）が用いられ、ＮＡＮＤゲ
ートｆ４２の第４．第５の入力端子が省かれている。
段の単位はステージ（３００）は前記単位ステージ（２
００）と同一構成となっており、 ＭＳＢの単位ステー
ジ（４００）では、前段の単位ステージ０ＮＡＮＤゲー
ト−の代わシにインバータに）が用いられ、ＮＡＮＤゲ
ートｆ４２の第４．第５の入力端子が省かれている。
さて、第３図の回路のクロックパルス入力端子Ｔ、予備
リセット信号入力端子Ｒ，プログラム端子り６、Ｄ、、
Ｄ、、Ｄ５、プリセット信号入力端子Ｐにヰ それぞれ第４図ＴＸ ｇ Ｒｘ ｐ Ｄ６Ｘ＃ ＤｓＸ
ｓ ＤＩＸ＃ ＤＩＸ）Ｐｘで示す様な信号波形が印加
されたときの動作について、第４図をもとに説明する。
リセット信号入力端子Ｒ，プログラム端子り６、Ｄ、、
Ｄ、、Ｄ５、プリセット信号入力端子Ｐにヰ それぞれ第４図ＴＸ ｇ Ｒｘ ｐ Ｄ６Ｘ＃ ＤｓＸ
ｓ ＤＩＸ＃ ＤＩＸ）Ｐｘで示す様な信号波形が印加
されたときの動作について、第４図をもとに説明する。
まず１時刻１．以前において、予備リセット信号入力端
子Ｒのレペμが、９０″になっていて、カウンタの出力
〔へ、Ｑｔ、Ｑｔ、Ｑｔ）が（ｏｏｏｏ）になっている
ものとする０時刻ｔ４において、クロック／＜シスのリ
ーディングエツジが到来してクロック／＜シス入力端子
ＴのＶべＶが”０′から′１”に移行すると、ＮＡＮＤ
ゲート帥の出力レベ〃が”ピから”ｏ”に移行するが、
他のゲートの出力Ｖべ／Ｉ／ハ全く変化せず、前記ＮＡ
ＮＤゲート０１１の出力レベルは前記クロック！（〜ス
入力端子Ｔのレベルが”０″に戻ったのち”ビに戻る。
子Ｒのレペμが、９０″になっていて、カウンタの出力
〔へ、Ｑｔ、Ｑｔ、Ｑｔ）が（ｏｏｏｏ）になっている
ものとする０時刻ｔ４において、クロック／＜シスのリ
ーディングエツジが到来してクロック／＜シス入力端子
ＴのＶべＶが”０′から′１”に移行すると、ＮＡＮＤ
ゲート帥の出力レベ〃が”ピから”ｏ”に移行するが、
他のゲートの出力Ｖべ／Ｉ／ハ全く変化せず、前記ＮＡ
ＮＤゲート０１１の出力レベルは前記クロック！（〜ス
入力端子Ｔのレベルが”０″に戻ったのち”ビに戻る。
時刻ｔ、において、予備リセット信号入力端子Ｒのレペ
μが１１′に移行するとカウンタのリセット状態は解除
されるが、同時にプリセット信号入力端子Ｐのレペμが
０”から１″に移行すると、プログラムデータ［Ｄｌｙ
Ｄｌｓ Ｄｌｕ Ｄｏ）が（１１１１）になってｕル
ノテ、 ＮＡＮＤｐｙ’ −） （＋７）＠Ｈ＠ａの出
力レベルが”１”から１０″に移行する。
μが１１′に移行するとカウンタのリセット状態は解除
されるが、同時にプリセット信号入力端子Ｐのレペμが
０”から１″に移行すると、プログラムデータ［Ｄｌｙ
Ｄｌｓ Ｄｌｕ Ｄｏ）が（１１１１）になってｕル
ノテ、 ＮＡＮＤｐｙ’ −） （＋７）＠Ｈ＠ａの出
力レベルが”１”から１０″に移行する。
前記ＮＡＮＤゲー） （１７１の出力レベ〃の加”への
移行によってＮＡＮＤゲート（ｌｉの出力レベμが′０
”から１′に移行し、続いてＮＡＮＤゲート（１４の出
力レペＶが”ｌ”から＠０１に移行し、前記ＮＡＮＤゲ
ート−の出力レペｙの”０′への移行によってＮＡＮＤ
ゲート（至）の出力Ｖべμが０″から”１″に移行し、
続いてＮＡＮＤゲート（財）の出力レベμが”１′ｍか
ら′″０″に移行し、前記ＮＡＮＤゲート［の出力レベ
ルの”０”への移行によってＮＡＮＤゲート（至）の出
方レベルが”０′から′″ｌ″に移行し、続いてＮＡＮ
Ｄゲート（財）の出カレペ〜が”１”から”０”に移行
し、前記ＮＡＮＤゲート顛の出カレベ〜の”０”への移
行によってＮＡＮＤゲー） １１の出カレベμが”０”
から”ｌ″に移行し、続いてＮＡＮＤゲート−の出力レ
ベルが１１”から′０”に移行してカウンタのプリセッ
トが完了してカウント出力は［１１１１］となる。
移行によってＮＡＮＤゲート（ｌｉの出力レベμが′０
”から１′に移行し、続いてＮＡＮＤゲート（１４の出
力レペＶが”ｌ”から＠０１に移行し、前記ＮＡＮＤゲ
ート−の出力レペｙの”０′への移行によってＮＡＮＤ
ゲート（至）の出力Ｖべμが０″から”１″に移行し、
続いてＮＡＮＤゲート（財）の出力レベμが”１′ｍか
ら′″０″に移行し、前記ＮＡＮＤゲート［の出力レベ
ルの”０”への移行によってＮＡＮＤゲート（至）の出
方レベルが”０′から′″ｌ″に移行し、続いてＮＡＮ
Ｄゲート（財）の出カレペ〜が”１”から”０”に移行
し、前記ＮＡＮＤゲート顛の出カレベ〜の”０”への移
行によってＮＡＮＤゲー） １１の出カレベμが”０”
から”ｌ″に移行し、続いてＮＡＮＤゲート−の出力レ
ベルが１１”から′０”に移行してカウンタのプリセッ
トが完了してカウント出力は［１１１１］となる。
Ｒ刻ｔｌにおいて、クロックパルスのリーディングエツ
ジが到来しても、プリセット信号入力端子Ｐのレベルが
”ｌ”になっているので、 ＮＡＮＤゲート（Ｕａの出
力レベルがａｌ′から”０”に変化するだけで他のゲー
トの出力レベルは変化しない。
ジが到来しても、プリセット信号入力端子Ｐのレベルが
”ｌ”になっているので、 ＮＡＮＤゲート（Ｕａの出
力レベルがａｌ′から”０”に変化するだけで他のゲー
トの出力レベルは変化しない。
時刻ｔ４において、プリセット信号入力端子Ｐのレベル
が０”に移行すると１１■記ＮＡ）■ゲート（ｌη（イ
）−顛の出力レベルは１”に戻り、また続いて到来する
クロックパルスのトレイリングエツジによって前記ＮＡ
ＮＤゲート０υの出力ＶぺＭが”１′に移行する。
が０”に移行すると１１■記ＮＡ）■ゲート（ｌη（イ
）−顛の出力レベルは１”に戻り、また続いて到来する
クロックパルスのトレイリングエツジによって前記ＮＡ
ＮＤゲート０υの出力ＶぺＭが”１′に移行する。
時刻ｔ１において、クロックパルスのリーディングエツ
ジが到来したとき、予備リセット信号入力端子ＲとＮＡ
ＮＤケートｏ′７１オヨびＮＡＮＤケ−） （１！ｌ
Ｏ出方端子のレペμがいずれも”１１に移行しているの
で。
ジが到来したとき、予備リセット信号入力端子ＲとＮＡ
ＮＤケートｏ′７１オヨびＮＡＮＤケ−） （１！ｌ
Ｏ出方端子のレペμがいずれも”１１に移行しているの
で。
複ゲートθ７の出力レペμが１１０１１１に移行し、続
いてＮＡＮＤゲー）ＨおよびＮＡ）■ゲートα輪の出力
レベルが′ｌ″に移行し、前記ＮＡＮＤゲートＩの出力
レベルの１１１１１への移行によってＮＡＮＤゲートａ
３の出カレペｙが”０”に移行し、前記ＮａゲーＨｌｌ
ｆｌの出カレベμの“１′への移行によってＮＡＮＤゲ
ート帥の出カレベｙが２０″に移行する。
いてＮＡＮＤゲー）ＨおよびＮＡ）■ゲートα輪の出力
レベルが′ｌ″に移行し、前記ＮＡＮＤゲートＩの出力
レベルの１１１１１への移行によってＮＡＮＤゲートａ
３の出カレペｙが”０”に移行し、前記ＮａゲーＨｌｌ
ｆｌの出カレベμの“１′への移行によってＮＡＮＤゲ
ート帥の出カレベｙが２０″に移行する。
前記ＮＡＮＤグー）（ＩＩの出力レベルが＃０”に移行
するとＮＡＮＤゲート（Ｉ２１の出力レベルが”１＃に
戻り、また、時刻ｔ６におけるクロックパルスのトレイ
リングエツジの到来によって前記ＮＡＮＤゲート帥の出
力レベルが”１”に戻り、続いて前記ＮＡＮＤゲートゥ
ーの出力レベルが”０″に移行して単位ステージ（ロ）
の一連の出力反転動作は終了し、カウンタの出力は（１
１１Ｇ）に変わる。
するとＮＡＮＤゲート（Ｉ２１の出力レベルが”１＃に
戻り、また、時刻ｔ６におけるクロックパルスのトレイ
リングエツジの到来によって前記ＮＡＮＤゲート帥の出
力レベルが”１”に戻り、続いて前記ＮＡＮＤゲートゥ
ーの出力レベルが”０″に移行して単位ステージ（ロ）
の一連の出力反転動作は終了し、カウンタの出力は（１
１１Ｇ）に変わる。
なお、時刻ｔ、から時刻ｔ、にかけてはＮＡＮＤゲート
（１１１の出力レヘνが変化しないので、単位ステージ
（２００）を構成する各ゲートの出力レベＶは変化せず
、同様に単位ステージ（３００）（４００）を構成する
各ゲートの出力レベμも変化しない。
（１１１の出力レヘνが変化しないので、単位ステージ
（２００）を構成する各ゲートの出力レベＶは変化せず
、同様に単位ステージ（３００）（４００）を構成する
各ゲートの出力レベμも変化しない。
時刻ｔ、において、クロックパルスのリーディングエツ
ジが到来すると、今度はＮＡＮＤゲート０４１の出力し
ベμが＃ｌ“になっているので、ＮＡＮＤゲート（川の
出力レベルが１０″に移行し、続いてＮＡＮＤゲート（
ｌ：１．ＮＡＮＤゲート呻、さらには次段の単位ステー
ジ（２００） ｔ−構成するＮＡＮＤゲート（社）の出
力レペμがｌ”に移行する。前記Ｎ、ＡＮＤゲート０３
の出力レペ〜の′″ピヘ移行によってＮＡＮＤゲート０
・狛の出力レベｙが”０″に移行し、前記ＮＡＮＤゲー
ト０５１の出力レペｙの”１″への移行によってＮＡＮ
ＤゲートαＧの出力レベｐはＩＩＯ″に移行する。
ジが到来すると、今度はＮＡＮＤゲート０４１の出力し
ベμが＃ｌ“になっているので、ＮＡＮＤゲート（川の
出力レベルが１０″に移行し、続いてＮＡＮＤゲート（
ｌ：１．ＮＡＮＤゲート呻、さらには次段の単位ステー
ジ（２００） ｔ−構成するＮＡＮＤゲート（社）の出
力レペμがｌ”に移行する。前記Ｎ、ＡＮＤゲート０３
の出力レペ〜の′″ピヘ移行によってＮＡＮＤゲート０
・狛の出力レベｙが”０″に移行し、前記ＮＡＮＤゲー
ト０５１の出力レペｙの”１″への移行によってＮＡＮ
ＤゲートαＧの出力レベｐはＩＩＯ″に移行する。
さらに、前記ＮＡＮＤゲート０４）の出力レベルの′″
０”への移行によって前記ＮＡＮＤゲー） （＋１１の
出力レベμは”１”に戻シ、また、クロックパルスのト
レイリングエツジの到来によって前記ＮＡＮＤゲート帥
の出力しベμは１″に戻り、前記ＮＡＮＤゲートθ鴎の
出力レベμはＯＩ′に移行する。
０”への移行によって前記ＮＡＮＤゲー） （＋１１の
出力レベμは”１”に戻シ、また、クロックパルスのト
レイリングエツジの到来によって前記ＮＡＮＤゲート帥
の出力しベμは１″に戻り、前記ＮＡＮＤゲートθ鴎の
出力レベμはＯＩ′に移行する。
の移行によって、ＮＡＮＤゲート■の出力レベルが”ｏ
ｌに移行し、続いてＮＡＮＤゲート（財）の出方レベル
が”ｌ″に移行し、さらにＮＡＮＤゲート−の出力レベ
ルが０”に移行する。前記ＮＡＮＤゲート（２）の出方
レベルが”ｏｌに移行すると、前記ＮＡＮＤゲート勾の
出力しベＶは１１”に戻る。
ｌに移行し、続いてＮＡＮＤゲート（財）の出方レベル
が”ｌ″に移行し、さらにＮＡＮＤゲート−の出力レベ
ルが０”に移行する。前記ＮＡＮＤゲート（２）の出方
レベルが”ｏｌに移行すると、前記ＮＡＮＤゲート勾の
出力しベＶは１１”に戻る。
また、前記ＮＡＮＤゲート陵の出力しベμは前記Ｗゲー
） （Ｉｌｌの出方レベルの′″１”への移行によって
１０″に移行し、この時点でのカウンタの出力は（１１
０１）となる。
） （Ｉｌｌの出方レベルの′″１”への移行によって
１０″に移行し、この時点でのカウンタの出力は（１１
０１）となる。
時刻を龜において、クロックパルスのリーディングエツ
ジが到来すると、単位ステージ粥を構成する各ゲートの
出力しベ〜は時刻ｔ、のときと同様に変化してカウンタ
の出力は（１ｔｏｏ）となる。
ジが到来すると、単位ステージ粥を構成する各ゲートの
出力しベ〜は時刻ｔ、のときと同様に変化してカウンタ
の出力は（１ｔｏｏ）となる。
時刻ｔ、において、クロックパルスのリーディングエツ
ジが到来すると、単位ステージ（２）を構成する各ゲー
トの出力レベルは時刻ｔ、のときと同様に変化するが、
ＮＡＮＤゲート（Ｉｌｌの出力レベルの”じへの移行に
よってＮＡＮＤゲート−〇出力レベルが”１１に移行し
、続いてＮＡＮＤゲート＠ｌ）の出力レベルが０”に移
行し、さらにＮＡＮＤゲート障およびＮＡＮＤゲートロ
〜の出力レベルが１１”に移行する。
ジが到来すると、単位ステージ（２）を構成する各ゲー
トの出力レベルは時刻ｔ、のときと同様に変化するが、
ＮＡＮＤゲート（Ｉｌｌの出力レベルの”じへの移行に
よってＮＡＮＤゲート−〇出力レベルが”１１に移行し
、続いてＮＡＮＤゲート＠ｌ）の出力レベルが０”に移
行し、さらにＮＡＮＤゲート障およびＮＡＮＤゲートロ
〜の出力レベルが１１”に移行する。
前記ＮＡＮＤゲートりの出力レベ〃の”ｌ”への移行に
よってＮＡＮＤゲー） ｅ２４１の出力レベμが“０”
に移行し、その結果、前記ＮＡＮＤゲート（２υの出力
レベルが２１”に戻り、続いて前記ＮＡＮＤゲート曖の
出力レベルも”０１に戻る。
よってＮＡＮＤゲー） ｅ２４１の出力レベμが“０”
に移行し、その結果、前記ＮＡＮＤゲート（２υの出力
レベルが２１”に戻り、続いて前記ＮＡＮＤゲート曖の
出力レベルも”０１に戻る。
一方、前記ＮＡＮＤゲート（至）の出力レベルの”１″
への移行によってＮＡＮＤゲート（至）の出力レベルが
”０′に移行し、続いてＮＡＮＤゲート−の出力レベμ
が”ｌ”に移行し、さらにＮＡＮＤゲート（至）の出力
レベμが０″に移行し、その結果、前記ＮＡＮＤゲート
−の朋カレヘ／Ｉ／は１”に戻り、この時点でのカウン
タの出力は（１０１１）となる。
への移行によってＮＡＮＤゲート（至）の出力レベルが
”０′に移行し、続いてＮＡＮＤゲート−の出力レベμ
が”ｌ”に移行し、さらにＮＡＮＤゲート（至）の出力
レベμが０″に移行し、その結果、前記ＮＡＮＤゲート
−の朋カレヘ／Ｉ／は１”に戻り、この時点でのカウン
タの出力は（１０１１）となる。
同様にして、時刻ｔ１゜において、クロックパルスのリ
ーディングエツジが到来すると、カウンタの出力は（１
０１０）となり、時刻ｔｌｌにおいては（１００１）と
なり１時刻−においては（１０００）となる。
ーディングエツジが到来すると、カウンタの出力は（１
０１０）となり、時刻ｔｌｌにおいては（１００１）と
なり１時刻−においては（１０００）となる。
時刻ｔｔｓにおいてクロックパルスのリーディングエツ
ジが到来すると、ＮＡＮＤゲート（Ｉｌｌの出方しペＶ
が”０”に移行し、続いてＮＡＮＤゲート媛の出力しベ
〃が”１′″に移行し、さらにＮＡＮＤゲー）但ｒの出
力しベμが”０”に移行する。前記ＮＡＮＤゲー）Ｈの
出方レベルの＃０”への移行によってＮＡＮＤゲート器
およびＮＡＮＤゲート（至）の出力レベルが１１”に移
行し、前記ＮＭＤゲート（２）の出力レベルの”１”へ
の移行によってＮＡＮＤゲート（財）の出方レベルが”
０”に移行し、続いて前記ＮＡＮＤゲート＠Ｄの出力レ
ベルが”１’に戻Ｖ、さらに前記ＮＡＮＤゲート−の出
力レベルが”ｏｌに戻る。
ジが到来すると、ＮＡＮＤゲート（Ｉｌｌの出方しペＶ
が”０”に移行し、続いてＮＡＮＤゲート媛の出力しベ
〃が”１′″に移行し、さらにＮＡＮＤゲー）但ｒの出
力しベμが”０”に移行する。前記ＮＡＮＤゲー）Ｈの
出方レベルの＃０”への移行によってＮＡＮＤゲート器
およびＮＡＮＤゲート（至）の出力レベルが１１”に移
行し、前記ＮＭＤゲート（２）の出力レベルの”１”へ
の移行によってＮＡＮＤゲート（財）の出方レベルが”
０”に移行し、続いて前記ＮＡＮＤゲート＠Ｄの出力レ
ベルが”１’に戻Ｖ、さらに前記ＮＡＮＤゲート−の出
力レベルが”ｏｌに戻る。
一方、前記ＮＭＤゲート（２）の出力しベνがｌ′に移
行するとＮＡＮＤゲー） ＠１の出力レベルがＯ’に移
行し、続いてＮＡＮＤゲート（２）およびＮＡＮＤゲー
ト四の出力レベμが”１”に移行し、前記ＮＭＤゲート
−の出力レベルの”ｌ”へ″の移行によってＮＡＮＤゲ
ート−の出力レベルが′０１に移行し、続いて前記ＮＡ
ＮＤゲ−）６１日の出力レペμが１１″に戻り、さらに
前記ＮＡＮＤゲート（至）の出力レベルが”０′に戻る
。
行するとＮＡＮＤゲー） ＠１の出力レベルがＯ’に移
行し、続いてＮＡＮＤゲート（２）およびＮＡＮＤゲー
ト四の出力レベμが”１”に移行し、前記ＮＭＤゲート
−の出力レベルの”ｌ”へ″の移行によってＮＡＮＤゲ
ート−の出力レベルが′０１に移行し、続いて前記ＮＡ
ＮＤゲ−）６１日の出力レペμが１１″に戻り、さらに
前記ＮＡＮＤゲート（至）の出力レベルが”０′に戻る
。
一方、前記ＮＡＮＤゲート−の出力レベルのｌ′への移
行によってＮＡＮＤゲート（４２の出力レベμがＷＯＷ
に移行し、続いてＮＡＮＤゲート（→９出力レベ〃が”
ｌ”に移行し、さらにＮＡＮＤゲート−の出方しベμが
”０＃に移行′し、その結果、前記ＮＡＮＤゲー）ｆ４
日の出−）ｊＶへＶＦｉ、”１”に戻り、この時点でカ
ウンタの出力は（０１１１）となる。
行によってＮＡＮＤゲート（４２の出力レベμがＷＯＷ
に移行し、続いてＮＡＮＤゲート（→９出力レベ〃が”
ｌ”に移行し、さらにＮＡＮＤゲート−の出方しベμが
”０＃に移行′し、その結果、前記ＮＡＮＤゲー）ｆ４
日の出−）ｊＶへＶＦｉ、”１”に戻り、この時点でカ
ウンタの出力は（０１１１）となる。
時刻ｔ４において、クロックパルスのリーディングエツ
ジが到来するとカウンタの出力は［０１１０］となり１
時刻ｔ、においては〔ｏ１ｏ１〕となり１時刻１ｍにお
いては（０１００１となり、時刻ｔｔｙにおいては（０
０１１〕となり、時刻ｈｓにおいては〔０・１Ｇ）とな
り、時刻ｔｔｅにおいては（０００１）となり１時刻ｔ
、においては（ｏｏｏｏ）となる。
ジが到来するとカウンタの出力は［０１１０］となり１
時刻ｔ、においては〔ｏ１ｏ１〕となり１時刻１ｍにお
いては（０１００１となり、時刻ｔｔｙにおいては（０
０１１〕となり、時刻ｈｓにおいては〔０・１Ｇ）とな
り、時刻ｔｔｅにおいては（０００１）となり１時刻ｔ
、においては（ｏｏｏｏ）となる。
時刻ｔ□においてクロックパルスのリーディングエツジ
が到来すると、 ＮＡＮＤゲート（Ｉｔ）の出力レペμ
が”ｏ”に移行し、続いてＮＡＮＤゲート陵の出力レベ
ルが１１”に移行し、さらにＮＡＮＤゲート＠０の出力
レベルが”０”に移行し、その結果、ＮＡＮＤゲート−
の出力レベμが”ｌ”に移行し、続いてＮＡＮＤゲート
体０の出力レベルがｍ０＃に移行し、さらにＮＡＮＤゲ
ート−の出力レベルが”１１に移行し、ＮＡＮＤゲート
←ηの出力レベμが”０１に移行してその結果、カウン
タの出力は再び（１１１１）となる。
が到来すると、 ＮＡＮＤゲート（Ｉｔ）の出力レペμ
が”ｏ”に移行し、続いてＮＡＮＤゲート陵の出力レベ
ルが１１”に移行し、さらにＮＡＮＤゲート＠０の出力
レベルが”０”に移行し、その結果、ＮＡＮＤゲート−
の出力レベμが”ｌ”に移行し、続いてＮＡＮＤゲート
体０の出力レベルがｍ０＃に移行し、さらにＮＡＮＤゲ
ート−の出力レベルが”１１に移行し、ＮＡＮＤゲート
←ηの出力レベμが”０１に移行してその結果、カウン
タの出力は再び（１１１１）となる。
時刻ｔ□においてクロックパルスのリーディングエツジ
が到来すると、カウンタの出力は（１１１０）となり１
時刻１．においては（１１０１）となり、時刻ｔあにお
いてはＤ １００）となシ、時刻ｔ、においては［１０
１１）となる。
が到来すると、カウンタの出力は（１１１０）となり１
時刻１．においては（１１０１）となり、時刻ｔあにお
いてはＤ １００）となシ、時刻ｔ、においては［１０
１１）となる。
時刻ｔ工において、予備リセット信号入力端子Ｒのレベ
〜が”０”に移行したとすると、続いてＮＡＮＤゲート
（川θ４、ＮＡＮＤゲート＠Ｄ％ＮＡＮＤゲート（財）
、ＮＡＮＤゲー） ｋ４の出力レベ〜が”１”に移行し
、前記ＮＡＮＤゲート（Ｉｌ＋および前記ＮＡＮＤゲー
） ６４の出力レベｙの”１”への移行によってＮＡＮ
Ｄゲート（１３の出力レベｙが”θ′に移行し、前記Ｎ
ＡＮＤゲート体６の出力レベルの”ｌ”への移行によっ
てそれ以前に一旦”ｌ“に移行しかけたＮＡＮＤゲート
（至）の出力レベルが再び”Ｏ”に戻り、前記ＮＡＮＤ
ゲート（財）の出力レベルの”ビヘの移行によってＮＡ
ＮＤゲート−の出力レベルが”ＯＩ″に移行し、前記Ｎ
ＡＮＤゲート■の出力レベμのｌ”への移行によってＮ
ＡＮＤゲート＠［有］の出力レベル力″ｏｌ′に移行し
てこの時点てカウンタの出力は一旦（００００〕となる
。
〜が”０”に移行したとすると、続いてＮＡＮＤゲート
（川θ４、ＮＡＮＤゲート＠Ｄ％ＮＡＮＤゲート（財）
、ＮＡＮＤゲー） ｋ４の出力レベ〜が”１”に移行し
、前記ＮＡＮＤゲート（Ｉｌ＋および前記ＮＡＮＤゲー
） ６４の出力レベｙの”１”への移行によってＮＡＮ
Ｄゲート（１３の出力レベｙが”θ′に移行し、前記Ｎ
ＡＮＤゲート体６の出力レベルの”ｌ”への移行によっ
てそれ以前に一旦”ｌ“に移行しかけたＮＡＮＤゲート
（至）の出力レベルが再び”Ｏ”に戻り、前記ＮＡＮＤ
ゲート（財）の出力レベルの”ビヘの移行によってＮＡ
ＮＤゲート−の出力レベルが”ＯＩ″に移行し、前記Ｎ
ＡＮＤゲート■の出力レベμのｌ”への移行によってＮ
ＡＮＤゲート＠［有］の出力レベル力″ｏｌ′に移行し
てこの時点てカウンタの出力は一旦（００００〕となる
。
時刻１．＜おいて、プリセット信号入力端子Ｐのレベμ
が１１″になると、あらかじめプログラム端子り、のレ
ベ〜だけが”０”になっているので、ＮＡＮＤゲー）Ｏ
ＬＭ（へ）の出力レペＶが０”に移行し、 ＮＡＮＤゲ
ー）（イ）の出力レベ〃は変化しない。
が１１″になると、あらかじめプログラム端子り、のレ
ベ〜だけが”０”になっているので、ＮＡＮＤゲー）Ｏ
ＬＭ（へ）の出力レペＶが０”に移行し、 ＮＡＮＤゲ
ー）（イ）の出力レベ〃は変化しない。
前記ＮＡＮＤゲート（Ｉ７１の出力レベルの”Ｏ”への
移行によってＮＡＮＤゲー）６２１およびＮＡＮＤゲー
トＯｂの出力レベｙは”１”にクランプされ、ＮＡＮＤ
ゲート０：ｌの出力しペＶはｍ１＃に移行するのでＮＡ
ＮＤゲート（１４１の出力レベルが”０”に移行する。
移行によってＮＡＮＤゲー）６２１およびＮＡＮＤゲー
トＯｂの出力レベｙは”１”にクランプされ、ＮＡＮＤ
ゲート０：ｌの出力しペＶはｍ１＃に移行するのでＮＡ
ＮＤゲート（１４１の出力レベルが”０”に移行する。
前記ＮＡＮＤゲート翰の出力レベルが１０″に移行する
と、 ＮＡＮＤゲート弊の出力レベ〜がＪ＋″に移行し
、続いてＮＡＮＤゲート−の出力レベルが１０”に移行
し、また、前記ＮＡＮＤゲート←ｅの出力レベルの”０
′ｍへの移行によってＮＡＮＤゲートＣ騎の出力レベμ
が”ｌ”に移行し、続いてＮＡＮＤゲート（４局の出力
Ｖべ〃が１０′に移行する。
と、 ＮＡＮＤゲート弊の出力レベ〜がＪ＋″に移行し
、続いてＮＡＮＤゲート−の出力レベルが１０”に移行
し、また、前記ＮＡＮＤゲート←ｅの出力レベルの”０
′ｍへの移行によってＮＡＮＤゲートＣ騎の出力レベμ
が”ｌ”に移行し、続いてＮＡＮＤゲート（４局の出力
Ｖべ〃が１０′に移行する。
したがって、この時点でのカウンタの出力は（１１０１
）となり、プログツム値に等しくなる。
）となり、プログツム値に等しくなる。
時刻ｔ１ｍにおいて、プリセット信号入力端子Ｐのレベ
ルが”０”に戻ると、カウンタは時刻ｔ４以後と同様に
クロックパルスのリーディングエツジが到来するごとに
そのカウント値を１ずつ減少させていく。
ルが”０”に戻ると、カウンタは時刻ｔ４以後と同様に
クロックパルスのリーディングエツジが到来するごとに
そのカウント値を１ずつ減少させていく。
すなわち、第３図に示したプログフマプμカウンタは、
予備リセット信号入力端子Ｒおよびプリセット信号入力
に適当なタイミングで第４図−で示す様な予備リセット
信号と第４図ＰＫで示す様なフリセット信号を印加して
やることによって第１図に示す様な従来のプログラマプ
ルカウンタと同様の動作を行なわせることができる。
予備リセット信号入力端子Ｒおよびプリセット信号入力
に適当なタイミングで第４図−で示す様な予備リセット
信号と第４図ＰＫで示す様なフリセット信号を印加して
やることによって第１図に示す様な従来のプログラマプ
ルカウンタと同様の動作を行なわせることができる。
なお、予備リセット信号とプリセット信号は九がいにそ
の発生期間が重なり合っていても差し仕えないので、プ
リセット信号発生回路に若干のゲートを追加するだけで
予備す七ット信号を発生させることが出来る。
の発生期間が重なり合っていても差し仕えないので、プ
リセット信号発生回路に若干のゲートを追加するだけで
予備す七ット信号を発生させることが出来る。
例えば、第５図は入力端子Ａに印加される非向期信号と
第１のクロックパルス入力端子Ｔおよび第２のクロック
パルス入力端子’＋２ Ｔに印加されるクロックパルス
との同期をとって出力端子Ｐにタイミングパルスを発生
させる同期パルス発生回路であるが、この同期パルス発
生回路に４ゲート追加して第６図の様な構成にすること
によって簡単に予備リセット信号を得ることが出来る。
第１のクロックパルス入力端子Ｔおよび第２のクロック
パルス入力端子’＋２ Ｔに印加されるクロックパルス
との同期をとって出力端子Ｐにタイミングパルスを発生
させる同期パルス発生回路であるが、この同期パルス発
生回路に４ゲート追加して第６図の様な構成にすること
によって簡単に予備リセット信号を得ることが出来る。
ちなみ（第７図は第６図の各部の信号波形図を示したも
ので、第６図の入力端子Ａ、Ｔ、２Ｔにそれぞれ、第７
図ＡＸ、ＴＩ、２ＴＸに示す様な信号波形が印加された
とき、第６図のインバータＩＩ１．ＮＡＮＤゲ−） −
１３Ｎ−−（財）Ｍ Ｉｎ ｉｔ） Ｉｌｌの出力端子
に現われる信号波形はそれぞれ第７図５１Ｘ、 ５２に
、 ５３Ｘ、５４Ｘ％５５Ｘ５６Ｘ％５７ｘ、 ５８ｘ
、５９に、 ６０ｘ、６１Ｘにて示す如く変化する。
ので、第６図の入力端子Ａ、Ｔ、２Ｔにそれぞれ、第７
図ＡＸ、ＴＩ、２ＴＸに示す様な信号波形が印加された
とき、第６図のインバータＩＩ１．ＮＡＮＤゲ−） −
１３Ｎ−−（財）Ｍ Ｉｎ ｉｔ） Ｉｌｌの出力端子
に現われる信号波形はそれぞれ第７図５１Ｘ、 ５２に
、 ５３Ｘ、５４Ｘ％５５Ｘ５６Ｘ％５７ｘ、 ５８ｘ
、５９に、 ６０ｘ、６１Ｘにて示す如く変化する。
なお、第７図の６１ｘで表わされた信号波形が予備リセ
ット信号であり１第７図５８ｘで表わされた信号波形が
プリセット信号である。
ット信号であり１第７図５８ｘで表わされた信号波形が
プリセット信号である。
さて、第１図の４ビツトプログラマプＶカウンタと第３
図の４ビツトプログラマプμカウンタのゲート数を比較
してみると、従来のカウンタでは３２個のＮＡＮＤゲー
ｔによって構成されていたものが。
図の４ビツトプログラマプμカウンタのゲート数を比較
してみると、従来のカウンタでは３２個のＮＡＮＤゲー
ｔによって構成されていたものが。
本発明のカウンタでは２５個０ＮＡＮＤゲートによって
構成出来ることがわかる。
構成出来ることがわかる。
同期パルス発生回路において４ゲート増加することを考
慮したとしても本発明のプログラマブルカウンタの方が
少ないゲート数で構成することが出来、従来回路に対す
るゲート数の減少の割合はカウンタのビット数が多くな
る程大歎くなる。
慮したとしても本発明のプログラマブルカウンタの方が
少ないゲート数で構成することが出来、従来回路に対す
るゲート数の減少の割合はカウンタのビット数が多くな
る程大歎くなる。
また、第３図に示したプログラマブルカウンタをＩＬＬ
）フンジスタを用いて構成すると第８図の如くなり、
第２図に示した従来カウンタが４１個のＩ”Ｌ ）ヲン
ジスタを必要としたのに対し、第８図のカウンタでは３
０個のＩ”Ｌ ）ヲンジスタで構成することが出来、素
子数を大幅に削減することが出来る。
）フンジスタを用いて構成すると第８図の如くなり、
第２図に示した従来カウンタが４１個のＩ”Ｌ ）ヲン
ジスタを必要としたのに対し、第８図のカウンタでは３
０個のＩ”Ｌ ）ヲンジスタで構成することが出来、素
子数を大幅に削減することが出来る。
この様に本発明のプログラマブルカウンタは従来よりも
少ないゲート数あるいは素子数で従来のプログラマブル
カウンタと同じ機能を得ることが出来るが、その論理構
成は必らずしも第３図の構成に限定される訳ではない。
少ないゲート数あるいは素子数で従来のプログラマブル
カウンタと同じ機能を得ることが出来るが、その論理構
成は必らずしも第３図の構成に限定される訳ではない。
例えばあらかじめ微分パルス状のクロックパルスが得ら
れるならば初段（ＬＳＢ ）の単位ステージ四は単位ス
テージ（２００）あるいは単位ステージ（３００）と同
一構成とすることも出来るし、伝播バμスの伝達遅延を
十分考慮して設計すれば、第９図に示す様に各単位ステ
ージ内の構成をもっと簡単にすることも可能である。第
９図では単位ステージ（２００）（３００）（４００）
の構成は第３図の単位ステージ（４０Ｇ）の構成と同一
になっている。
れるならば初段（ＬＳＢ ）の単位ステージ四は単位ス
テージ（２００）あるいは単位ステージ（３００）と同
一構成とすることも出来るし、伝播バμスの伝達遅延を
十分考慮して設計すれば、第９図に示す様に各単位ステ
ージ内の構成をもっと簡単にすることも可能である。第
９図では単位ステージ（２００）（３００）（４００）
の構成は第３図の単位ステージ（４０Ｇ）の構成と同一
になっている。
以上、本発明のプログラマブルカウンタは、セット端子
とリセット端子を備えた双安定回路と、前記双安定回路
の出力状態に応じて前段からのトリガ信号を前記セット
端子および前記リセット端子に供給する第１および第２
の一致ゲートとによって単位ステージを構成し、「）Ｍ
記第１の一致ゲートあるいは前記第２の一致ゲーＦの出
力を次段の単位ステージにトリガ信号として、供給する
ように各単位ステージを直列接続してカウンタ１構成し
、前記カウンタのプリセットすべきタイミングの直前に
各単位ステージを構成する双安定回路にリセット信号を
供給する予備リセット手段と、前記リセット信号のリー
ディングエツジが経過したのちにあらかじめプログラム
された単位ステージを構成する双安定回路にのみセット
信号を供給する選択セット手段を備えたことを特徴とす
るものでちり、第３図に示した実施例について説明する
と、単位ステージ（２００）において、各々の入出力端
子がクロスカップリング接続され７’ｃ ＮＡＮＤゲー
ト翰とＮＡＮＤゲート！２菊によって前記双安定回路が
構成され、前記ＮＡＮＤゲート（至）の第１の入力端子
（２３ｍ）が前記双安定回路のセット端子を構成し、前
記ＮＡＮＤゲート（財）の第１の入力端子（２４１）が
前記双安定回路のリセット端子を構成し、ＮＡＮＤゲー
ト２＋）が前記第１の一致ゲートを構成し、ＮＡＮＤゲ
ート■が前記第２の一致ゲートを構成し、予備リセット
信号入力端子Ｒが前記予備リセツＦ手段をＩｌｌ成し、
ＮＡＮＤゲート−が前記選択セット手段を構成しており
、また、単位ステージ（３００）（４００）についても
同様である。さらにまた、第４図において予備リセット
信号とセット信号のタイミング関９ｆＮを説明すると、
時刻ｔイにおいて予備リセット信号ＲｘＣ）リーディン
グエツジが到来し１時刻を訂において前記予備リセット
信号のトレイリングエツジが到来するとともにセット信
号ＰＸ（前述した動作の説明では便宜上プリセット信号
として説明した）のリーディングエツジが到来し、時刻
【、において前記セット信号のトレイリングエツジが到
来している。
とリセット端子を備えた双安定回路と、前記双安定回路
の出力状態に応じて前段からのトリガ信号を前記セット
端子および前記リセット端子に供給する第１および第２
の一致ゲートとによって単位ステージを構成し、「）Ｍ
記第１の一致ゲートあるいは前記第２の一致ゲーＦの出
力を次段の単位ステージにトリガ信号として、供給する
ように各単位ステージを直列接続してカウンタ１構成し
、前記カウンタのプリセットすべきタイミングの直前に
各単位ステージを構成する双安定回路にリセット信号を
供給する予備リセット手段と、前記リセット信号のリー
ディングエツジが経過したのちにあらかじめプログラム
された単位ステージを構成する双安定回路にのみセット
信号を供給する選択セット手段を備えたことを特徴とす
るものでちり、第３図に示した実施例について説明する
と、単位ステージ（２００）において、各々の入出力端
子がクロスカップリング接続され７’ｃ ＮＡＮＤゲー
ト翰とＮＡＮＤゲート！２菊によって前記双安定回路が
構成され、前記ＮＡＮＤゲート（至）の第１の入力端子
（２３ｍ）が前記双安定回路のセット端子を構成し、前
記ＮＡＮＤゲート（財）の第１の入力端子（２４１）が
前記双安定回路のリセット端子を構成し、ＮＡＮＤゲー
ト２＋）が前記第１の一致ゲートを構成し、ＮＡＮＤゲ
ート■が前記第２の一致ゲートを構成し、予備リセット
信号入力端子Ｒが前記予備リセツＦ手段をＩｌｌ成し、
ＮＡＮＤゲート−が前記選択セット手段を構成しており
、また、単位ステージ（３００）（４００）についても
同様である。さらにまた、第４図において予備リセット
信号とセット信号のタイミング関９ｆＮを説明すると、
時刻ｔイにおいて予備リセット信号ＲｘＣ）リーディン
グエツジが到来し１時刻を訂において前記予備リセット
信号のトレイリングエツジが到来するとともにセット信
号ＰＸ（前述した動作の説明では便宜上プリセット信号
として説明した）のリーディングエツジが到来し、時刻
【、において前記セット信号のトレイリングエツジが到
来している。
すなわち１本発明のプログワマプ〜カウンタによれば、
双安定回路と、トリガパルスを前記双安定回路に分配す
るための第１および第２の一致ゲートによって単位ステ
ージを構成し、プリセットすべきタイミングの直前に予
備リセット甲殼によって一旦すべての単位ステージをリ
セットし、その後にセットすべき単位ステージに選択セ
ット手段によってセット信号を供給する様に構成してい
るので、従来に比べて少ないゲート数あるいは素子数で
従来と同じ機能が得られ、大なる効果を奏する。
双安定回路と、トリガパルスを前記双安定回路に分配す
るための第１および第２の一致ゲートによって単位ステ
ージを構成し、プリセットすべきタイミングの直前に予
備リセット甲殼によって一旦すべての単位ステージをリ
セットし、その後にセットすべき単位ステージに選択セ
ット手段によってセット信号を供給する様に構成してい
るので、従来に比べて少ないゲート数あるいは素子数で
従来と同じ機能が得られ、大なる効果を奏する。
第１図は従来のプログヲマプＭカウンタの一例Ｉ”Ｌ
）ランジスダによって実現した回路結線図。 第３図は本発明の一実施例におけるプログヲマプνカウ
ンタの論理構成図、第４図は第３図の各部の信号波形図
、第５図および第６図はいずれも同期パルス発生回路の
構成例を示す論理構成図、第７図は第６図の各部の信号
波形図、第８図は本発明に係る第３図の論理構成をＩ”
Ｌ ）グンジスタによって実現した回路結線図、第９図
は本発明の別の実施例を示す論理構成図である。 （Ｉｌｌ ！２１１０１１＠υ・・・第１の一致ゲート
、θ２）弊翰（ロ）・・・第２の一致ゲート、（１３，
１４）（２３，２４）（３３，３４）（４３，４４）・
・・双安定回路、（２３１）・・・セット端子、（２４
ａ）・・・リセット端子、（Ｉ７１（イ）−囮・−・選
択セット手段、■・・・予備リセット手段、０・・・ブ
リセツＦ信号入力端子代理人 ′森 本 義 弘 第５図 ５１ １６５−
）ランジスダによって実現した回路結線図。 第３図は本発明の一実施例におけるプログヲマプνカウ
ンタの論理構成図、第４図は第３図の各部の信号波形図
、第５図および第６図はいずれも同期パルス発生回路の
構成例を示す論理構成図、第７図は第６図の各部の信号
波形図、第８図は本発明に係る第３図の論理構成をＩ”
Ｌ ）グンジスタによって実現した回路結線図、第９図
は本発明の別の実施例を示す論理構成図である。 （Ｉｌｌ ！２１１０１１＠υ・・・第１の一致ゲート
、θ２）弊翰（ロ）・・・第２の一致ゲート、（１３，
１４）（２３，２４）（３３，３４）（４３，４４）・
・・双安定回路、（２３１）・・・セット端子、（２４
ａ）・・・リセット端子、（Ｉ７１（イ）−囮・−・選
択セット手段、■・・・予備リセット手段、０・・・ブ
リセツＦ信号入力端子代理人 ′森 本 義 弘 第５図 ５１ １６５−
Claims (1)
- 【特許請求の範囲】 ｔ セット端子とリセット端子を備え九双安定回路と、
前記双安定回路の出力状態に応じて前段からのトリガ信
号を前記セット端子および前記リセット端子に供給する
第１および第２の一致ゲートとによって単位ステージを
構成し、前記第１の一致ゲートあるいは前記第２の一致
ゲートの出力を次段の単位ステージにトリガ信号として
供給するように各単位ステージを直列接続してカウンタ
を構成し、前記カウンタのプリセットすべきタイミング
の直前に各単位ステージを構成する双安定回路にリセッ
ト信号を供給する予備リセット手段と、前記リセット信
号のリーディングエツジが経過したのちにあらかじめプ
ログラムされた単位ステージを構成する双安定回路にの
みセット信号を供給する選択セット手段を備えたプログ
ラマブルカウンタ。 ２ それぞれの第１の入力端子と出力端子がたがいにク
ロスカップリング接続された第３および第４の一致ゲー
トによって双安定回路を構成し、前記第３および第４の
一致ゲートの第２の入力端子にそれぞれ第１および第２
の一致ゲートの出力を供給し、前記第３の一致ゲートの
第３の入力端子に選択セット手段の出力を供給し、前記
第４の一致ゲートの第３の入力端子に予備リセット手段
の出力上供給したことを特徴とする特許請求の範囲第１
項記載のプログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5452882A JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5452882A JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171130A true JPS58171130A (ja) | 1983-10-07 |
| JPH0161267B2 JPH0161267B2 (ja) | 1989-12-27 |
Family
ID=12973156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5452882A Granted JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171130A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03223001A (ja) * | 1990-01-24 | 1991-10-02 | Takagi Ind Co Ltd | ごみ処理手段を有する台所用流し台 |
| JPH0399080U (ja) * | 1990-01-26 | 1991-10-16 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119652A (en) * | 1977-03-29 | 1978-10-19 | Matsushita Electric Ind Co Ltd | Programable divider circuit |
| JPS54114967A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Comparison detection circuit |
-
1982
- 1982-03-31 JP JP5452882A patent/JPS58171130A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119652A (en) * | 1977-03-29 | 1978-10-19 | Matsushita Electric Ind Co Ltd | Programable divider circuit |
| JPS54114967A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Comparison detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0161267B2 (ja) | 1989-12-27 |
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