JP2022523942A - 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法 - Google Patents
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Abstract
Description
FO(インバータ300)=FO(インバータ320)+FO(インバータ322) Eq(1)
ただし、FO()はインバータのファンアウトである。
ステップS800: クロック発生器10が、一対の相補クロック信号CK、CKcを生成するために、ソースクロック信号CKsを受信する。
ステップS802: クロック分周器12が、一対の相補クロック信号CK、CKcのシングルエッジ遷移のみを用いて4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1を生成する。
ステップS804: マルチプレクサ14が、4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、複数のデータビットを出力データストリームへと多重化する。
8 データ生成方法
10 クロック発生器
12 クロック分周器
14 マルチプレクサ
40 フリップフロップ
50a~50d 3入力NANDゲート
52 4入力NANDゲート
300 インバータ
302 インバータ
320 インバータ
322 インバータ
324 インバータ
Q600~Q604 P型金属酸化膜半導体電界効果トランジスタ(MOSFET)
Q606~Q622 N型MOSFET
Q700~Q706 P型MOSFET
Q710~Q740 N型MOSFET
Claims (18)
- ダブルデータレート回路であって、
一対の相補クロック信号を生成するためにソースクロック信号を受信するように構成された、クロック発生器と、
前記クロック発生器に結合され、前記一対の相補クロック信号のシングルエッジ遷移のみを用いて4つの多相クロック信号を生成するように構成されたクロック分周器であって、前記4つの多相クロック信号は順に90°だけ位相がずれている、クロック分周器と、
前記クロック分周器に結合され、前記4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、前記複数のデータビットを前記出力データストリームへと多重化するように構成された、マルチプレクサと
を備える、回路。 - 前記マルチプレクサは、前記4つの多相クロック信号のうちの第1の多相クロック信号の前記第1のエッジ遷移時に、前記複数のデータビットの第1のデータビットを前記出力データストリームとして選択することと、前記4つの多相クロック信号のうちの第2の多相クロック信号の前記第2のエッジ遷移時に、前記複数のデータビットのうちの前記第1のデータビットを前記出力データストリームとして選択解除することとを行うように構成され、
前記第1の多相クロック信号および前記第2の多相クロック信号は、90°だけ位相がずれている、
請求項1に記載の回路。 - 前記第1のエッジ遷移および前記第2のエッジ遷移は、反対のクロックエッジである、請求項1に記載の回路。
- 前記第1のエッジ遷移は立上りエッジであり、前記第2のエッジ遷移は立下りエッジである、請求項1に記載の回路。
- 前記マルチプレクサは、4つの3入力NANDゲートと、それらに結合された1つの4入力NANDゲートとを備え、
前記4つの3入力NANDゲートの各々は、4つの複数のデータビットのうちの1つおよび前記4つの多相クロック信号のうちの2つを受信することと、前記2つの受信した多相クロック信号のうちの1つの前記第1のエッジ遷移時に、前記受信したデータビットの出力を開始することと、前記2つの受信した多相クロック信号のうちの他の1つの前記第2のエッジ遷移時に、前記受信したデータビットの出力を停止することとを行うように構成され、前記2つの受信した多相クロック信号は90°だけ位相がずれており、
前記4入力NANDゲートは、前記出力データストリームを生成するために前記4つの3入力NANDゲートからそれぞれの出力信号を受信するように構成される、
請求項1に記載の回路。 - 前記3入力NANDゲートの入力は、プルアップパスおよびプルダウンパスで整合され、前記4入力NANDゲートの入力は、プルアップパスおよびプルダウンパスで整合される、請求項5に記載の回路。
- 前記クロック発生器は、
前記相補クロック信号のうちの1つを生成するために直列に結合された偶数個のインバータと、
前記相補クロック信号のうちの他の1つを生成するために直列に結合された奇数個のインバータと
を備え、
前記偶数個のインバータのファンアウトの和は、前記奇数個のインバータのファンアウトの和に等しい、請求項1に記載の回路。 - 前記クロック分周器は、
位相が反対の、前記4つの多相クロック信号のうちの2つを生成するために、前記相補クロック信号のうちの1つを受信するように構成された、第1の対の交差結合されたフリップフロップと、
位相が反対の、前記4つの多相クロック信号のうちの他の2つを生成するために、前記相補クロック信号のうちの他の1つを受信するように構成された、第2の対の交差結合されたフリップフロップと
を備える、請求項1に記載の回路。 - 前記マルチプレクサは、スタンバイモードの間、前記出力データストリームを定常状態に保つように構成されたキーパー回路をさらに備える、請求項1に記載の回路。
- クロック発生器と、クロック分周器と、マルチプレクサとを備えるダブルデータレート回路によって採用されるデータ生成方法であって、
前記クロック発生器が、一対の相補クロック信号を生成するためにソースクロック信号を受信するステップと、
前記一対の相補クロック信号のシングルエッジ遷移のみを用いて、前記クロック分周器が4つの多相クロック信号を生成するステップであって、前記4つの多相クロック信号は互いに90°だけ位相がずれている、ステップと、
前記4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、前記マルチプレクサが、前記複数のデータビットを前記出力データストリームへと多重化するステップと
を含む、方法。 - 前記4つの多相クロック信号のうちの第1の多相クロック信号の前記第1のエッジ遷移時に、前記マルチプレクサが前記出力データストリームとして前記複数のデータビットのうちの第1のデータビットを選択するステップと、
前記4つの多相クロック信号のうちの第2の多相クロック信号の前記第2のエッジ遷移時に、前記マルチプレクサが前記出力データストリームとして前記複数のデータビットのうちの前記第1のデータビットを選択解除するステップと
をさらに含み、
前記第1の多相クロック信号および前記第2の多相クロック信号は、90°だけ位相がずれている、請求項10に記載の方法。 - 前記第1のエッジ遷移および前記第2のエッジ遷移は、反対のクロックエッジである、請求項10に記載の方法。
- 前記第1のエッジ遷移は立上りエッジであり、前記第2のエッジ遷移は立下りエッジである、請求項10に記載の方法。
- 前記マルチプレクサは、4つの3入力NANDゲートと、それらに結合された1つの4入力NANDゲートとを備え、
前記方法は、
前記4つの3入力NANDゲートの各々が、4つの複数のデータビットのうちの1つおよび前記4つの多相クロック信号のうちの2つを受信し、前記2つの受信した多相クロック信号のうちの1つの前記第1のエッジ遷移時に、前記受信したデータビットの出力を開始し、前記2つの受信した多相クロック信号のうちの他の1つの前記第2のエッジ遷移時に、前記受信したデータビットの出力を停止するステップであって、前記2つの受信した多相クロック信号は90°だけ位相がずれている、ステップと、
前記4入力NANDゲートが、前記出力データストリームを生成するために前記4つの3入力NANDゲートからそれぞれの出力信号を受信するステップと
をさらに含む、請求項10に記載の方法。 - 前記3入力NANDゲートの入力は、プルアップパスおよびプルダウンパスで整合され、前記4入力NANDゲートの入力は、プルアップパスおよびプルダウンパスで整合される、請求項14に記載の方法。
- 前記クロック発生器は、
前記一対の相補クロック信号のうちの1つを生成するために直列に結合された偶数個のインバータと、
前記一対の相補クロック信号のうちの他の1つを生成するために直列に結合された奇数個のインバータと
を備え、
前記偶数個のインバータのファンアウトの和は、前記奇数個のインバータのファンアウトの和に等しい、請求項10に記載の方法。 - 前記クロック分周器は、第1の対の交差結合されたフリップフロップと、第2の対の交差結合されたフリップフロップとを備え、
前記方法は、
位相が反対の、前記4つの多相クロック信号のうちの2つを生成するために、前記第1の対の交差結合されたフリップフロップが前記一対の相補クロック信号のうちの1つを受信するステップと、
位相が反対の、前記4つの多相クロック信号のうちの他の2つを生成するために、前記第2の対の交差結合されたフリップフロップが前記一対の相補クロック信号のうちの他の1つを受信するステップと
をさらに含む、請求項10に記載の方法。 - 前記マルチプレクサは、キーパー回路をさらに備え、前記方法は、前記キーパー回路が、スタンバイモードの間、前記出力データストリームを定常状態に保つステップをさらに含む、請求項10に記載の方法。
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