KR102580172B1 - 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법 - Google Patents

정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법 Download PDF

Info

Publication number
KR102580172B1
KR102580172B1 KR1020217027551A KR20217027551A KR102580172B1 KR 102580172 B1 KR102580172 B1 KR 102580172B1 KR 1020217027551 A KR1020217027551 A KR 1020217027551A KR 20217027551 A KR20217027551 A KR 20217027551A KR 102580172 B1 KR102580172 B1 KR 102580172B1
Authority
KR
South Korea
Prior art keywords
clock signals
polyphase
edge transition
clock
pair
Prior art date
Application number
KR1020217027551A
Other languages
English (en)
Other versions
KR20210120079A (ko
Inventor
대식 송
제임스 킴
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority to KR1020237030271A priority Critical patent/KR20230131965A/ko
Publication of KR20210120079A publication Critical patent/KR20210120079A/ko
Application granted granted Critical
Publication of KR102580172B1 publication Critical patent/KR102580172B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Abstract

더블 데이터 레이트 회로는 클록 생성기와, 클록 분할기와, 멀티플렉서를 포함한다. 클록 생성기는 소스 클록 신호를 수신해서 한 쌍의 상보적인 클록 신호를 생성하는 데 사용된다. 클록 분할기는 클록 생성기에 연결되고, 한 쌍의 상보적인 클록 신호의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호를 생성하는데 사용된다. 4개의 다상 클록 신호는 연속해서 90°의 위상차가 있다. 멀티플렉서는, 클록 분할기에 연결되고, 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 시에 각각 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고, 선택된 각각의 데이터 비트를 출력 데이터 스트림으로서 출력함으로써, 다중 데이터 비트를 출력 데이터 스트림으로 멀티플렉스하는데 사용된다.

Description

정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
본 발명은 고속 데이터 처리에 관한 것으로, 상세하게는 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법에 관한 것이다.
DDR(Double Data Rate) 시스템은 클록 신호의 상승 에지와 하강 에지 모두에서 데이터를 전송한다. 따라서, DDR 회로로부터의 출력 데이터는 클록 신호의 상승 에지 및 하강 에지에 정렬되므로, 클록 신호의 듀티 사이클은 출력 데이터의 데이터 윈도우에 직접적인 영향을 미치며, 50% 듀티-사이클, 낮은 지터 클록은 출력 데이터의 타이밍 성능을 최적화하는 데 필수적이다.
종래 기술에서, 종래의 DDR 회로는 종종, 출력 데이터를 선택하기 위한 풀업 구동 강도와 풀다운 구동 강도의 밸런스가 맞지 않기 때문에, 출력 데이터의 듀티 사이클이 열악하다는 문제가 있다.
따라서, 타이밍 요건을 만족시키며, 데이터 스큐(data skew)를 낮추고, 오류율을 감소시키며, 시스템 성능을 향상시키도록, 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법의 필요성이 제기되고 있었다.
본 발명의 일 실시예에서, 클록 생성기와, 클록 분할기와, 멀티플렉서를 포함하는 더블 데이터 레이트 회로가 제공된다. 클록 생성기는 소스 클록 신호를 수신해서 한 쌍의 상보적인 클록 신호를 생성하는 데 사용된다. 클록 분할기는 클록 생성기에 연결되고, 한 쌍의 상보적인 클록 신호의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호를 생성하는데 사용된다. 4개의 다상 클록 신호는 연속해서 90°의 위상차를 갖는다. 멀티플렉서는, 클록 분할기에 연결되고, 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 시에 각각 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고, 선택된 각각의 데이터 비트를 출력 데이터 스트림으로서 출력함으로써, 다중 데이터 비트를 출력 데이터 스트림으로 멀티플렉스하는데 사용된다.
본 발명의 다른 실시예에서, 클록 생성기, 클록 분할기 및 멀티플렉서를 포함하는 더블 데이터 레이트 회로에 의해 채택되는 데이터 생성 방법이 개시된다. 데이터 생성 방법은, 클록 생성기가 소스 클록 신호를 수신해서 한 쌍의 상보적인 클록 신호를 생성하는 단계와, 클록 분할기가, 한 쌍의 상보적인 클록 신호의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호를 생성하는 단계 - 4개의 다상 클록 신호는 서로 90°의 위상차가 있음 - 와, 멀티플렉서가, 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 시에 각각 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고 출력 데이터 스트림으로서 선택된 각각의 데이터 비트를 출력함으로써, 다중 데이터 비트를 출력 데이터 스트림으로 멀티플렉스하는 단계를 포함한다.
본 발명의 전술한 목적 및 다른 목적들은, 다양한 도면에 도시되어 있는 후술하는 바람직한 실시예의 상세한 설명을 읽음으로써 당업자들에게 자명할 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 나타내는 것으로, 상세한 설명과 함께 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자가 본 개시를 만들어서 사용할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 더블 데이터 레이트 회로의 블록도이다.
도 2는 도 1의 DDR 회로의 타이밍도이다.
도 3은 도 1의 클록 생성기의 블록도이다.
도 4는 도 1의 클록 분할기의 블록도이다.
도 5는 도 1의 멀티플렉서의 블록도이다.
도 6 및 도 7은 각각 도 5의 멀티플렉서의 매칭된 3-입력 NAND 게이트 및 매칭된 4-입력 NAND 게이트의 개략도이다.
도 8은 도 1의 더블 데이터 레이트 회로에 의해 채택된 데이터 생성 방법의 흐름도이다.
도 9 및 도 10은 각각 도 1의 DDR 회로와 종래 메모리 컨트롤러의 시뮬레이션을 나타낸다.
도 1은 클록 생성기(10), 클록 분할기(12) 및 멀티플렉서(14)를 포함하는 본 발명의 실시예에 따른 더블 데이터 레이트(DDR) 회로(1)의 블록도이다. 클록 생성기(10)는 클록 분할기(12)에 연결되고, 이는 멀티플렉서(14)에 연결된다. 더블 데이터 레이트 회로(1)는, 기저대역 회로로부터 4개의 데이터 비트(Dr0, Df0, Dr1, Df1)를 수신하고, 외부 클록 소스로부터 소스 클록 신호(CKs)를 수신해서, 데이터 비트(Dr0, Df0, Dr1, Df1)를 소스 클록 신호(CKs)의 클록 레이트의 2배로 하나의 데이터 스트림(DQ)으로 멀티플렉스할 수 있다. 특히, 각 데이터 비트(Dr0, Df0, Dr1, Df1)를 멀티플렉싱하는 시작과 끝 각각이 동일한 수의 신호 에지에 의해 제어되고, 이로써 풀업 구동 강도와 풀다운 구동 강도의 밸런스가 맞지 않고 및/또는 프로세스가 변동됨으로 인해서 멀티플렉싱하는 시작과 끝 사이의 타이밍이 불일치되는 일이 감소 혹은 제거된다. 더블 데이터 레이트 회로(1)는 출력 데이터 스트림(DQ)을 DDR 메모리로 전송하는 DDR 메모리 컨트롤러일 수 있다. 외부 클록 소스는 더블 데이터 레이트 회로(1) 외부의 클록 생성기를 가리키며, 이는 수정 발진기 회로일 수 있다.
보다 구체적으로, 클록 생성기(10)는 소스 클록 신호(CKs)를 수신하여 한 쌍의 상보적인 클록 신호(CK, CKc)를 생성할 수 있다. 한 쌍의 상보적인 클록 신호(CK, CKc)는 서로 약 180°의 위상차를 갖고 있으며, 소스 클록 신호(CK)에 대해 실질적으로 동일한 타이밍 지연을 갖고 있다. 특히, 클록 생성기(10)는 직렬로 연결된 짝수개의 인버터를 채택하여 상보적인 클록 신호(CK)를 생성하고, 직렬로 연결된 홀수개의 인버터를 채택하여 상보적인 클록 신호(CKc)를 생성할 수 있다. 짝수개의 인버터의 팬아웃의 합과 홀수개의 인버터의 팬아웃의 합은 실질적으로 동일하게 구성되어서, 한 쌍의 상보적인 클록 신호(CK, CKc)의 실질적으로 동일한 타이밍 지연을 보장한다.
클록 분할기(12)는 한 쌍의 상보적인 클록 신호(CK, CKc)의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)를 생성할 수 있다. 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)는 연속해서 90°의 위상차를 갖는다. 단일 에지 전이는 한 쌍의 상보적인 클록 신호(CK, CKc)의 상승 에지 또는 하강 에지일 수 있다.
멀티플렉서(14)는, 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 2개의 제 1 에지 전이 및 제 2 에지 전이 각각에서 데이터 비트(Dr0, Df0, Dr1, Df1)의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고, 선택된 각각의 데이터 비트를 출력 데이터 스트림(DQ)으로서 출력함으로써, 데이터 비트(Dr0, Df0, Dr1, Df1)를 출력 데이터 스트림(DQ)으로 멀티플렉스할 수 있다. 예를 들어, 멀티플렉서(14)는 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 제 1 다상 클록 신호(CKsel_L0)의 제 1 에지 전이 시에 데이터 비트(Dr0, Df0, Dr1, Df1) 중 제 1 데이터 비트(Dr0)를 출력 데이터 스트림(DQ)으로서 선택하고, 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 제 2 다상 클록 신호(CKsel_L1)의 제 2 에지 전이 시에 데이터 비트(Dr0, Df0, Dr1, Df1) 중 제 1 데이터 비트(Dr0)를 출력 데이터 스트림(DQ)으로서 선택 해제할 수 있다. 제 1 다상 클록 신호(CKsel_L0)와 제 2 다상 클록 신호(CKsel_L1)는 90°의 위상차를 갖는다. 제 1 에지 전이와 제 2 에지 전이는 반대 클록 에지일 수 있다. 예를 들어, 제 1 에지 전이는 상승 에지일 수 있고 제 2 에지 전이는 하강 에지일 수 있다. 다른 3개의 데이터 비트(Df0, Dr1, Df1)도 동일한 원리에 기초해서 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)의 2개의 다상 클록 신호의 다른 조합을 사용하여 선택 및/또는 선택 해제될 수 있으며, 2개의 다상 클록 신호도 또한 90°의 위상차를 갖는다.
도 2는 소스 클록 신호(CKs), 상보적인 클록 신호(CK, CKc), 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 및 출력 데이터 스트림(DQ)을 포함하는 DDR 회로(1)의 타이밍도이다. 소스 클록 신호(CKs)는 실질적으로 동일한 지연을 갖는 한 쌍의 상보적인 클록 신호(CK, CKc)를 생성하는 데 사용된다. 다음으로, 상보적인 클록 신호(CK)는, 상보적인 클록 신호(CK)의 상승 에지를 사용해서 다상 클록 신호(CKsel_L1, CKsel_U1)를 생성하고, 마찬가지로 상보적인 클록 신호(CKc)의 상승 에지를 사용해서 다상 클록 신호(CKsel_L0, CKsel_U0)를 생성하는 데 사용된다. 상승 에지만이 사용되기 때문에, 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 임의의 2개 사이의 타이밍 스큐가 감소 혹은 최소화된다. 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)는 데이터 비트(Dr0, Df0, Dr1, Df1)를 멀티플렉스하는 데 사용된다. 구체적으로, 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)로부터 4쌍의 다상 클록 신호가 선택되어서, 데이터 비트(Dr0, Df0, Dr1, Df1)를 각각 출력 데이터 스트림(DQ)으로 결합하고, 다상 클록 신호의 각 쌍은 90°의 위상차를 갖는다. 예를 들어, 한 쌍의 다상 클록 신호(CKsel_L0, CKsel_L1)가 모두 논리 상태 "HIGH"인 경우, 데이터 비트(Dr0)는 출력 데이터 스트림(DQ)의 출력 데이터 비트(Q0)로서 선택되고, 그렇지 않은 경우, 데이터 비트(Dr0)는 선택 해제될 수 있다. 따라서, 데이터 비트(Dr0)를 선택하는 것은 다상 클록 신호(CKsel_L1)의 상승 에지에 의해 트리거되고, 데이터 비트(Dr0)를 선택 해제하는 것은 다상 클록 신호(CKsel_L0)의 하강 에지에 의해 트리거된다. 동일한 방식으로, 데이터 비트(Df0, Dr1, Df1)는 출력 데이터 스트림(DQ)의 출력 데이터 비트(Q1, Q2, Q3)로서 순차적으로 선택될 수 있다.
따라서, 출력 데이터 스트림(DQ)에서 출력 데이터 비트의 시작은 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 제 1 다상 클록 신호의 하나의 상승 에지에 의존하고, 출력 데이터 스트림(DQ)에서 출력 데이터 비트의 끝은 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 제 2 다상 클록 신호의 하강 에지에 의존하며, 따라서 출력 데이터 비트의 시작 및 끝은 실질적으로 동일한 구동 강도로 구동되어서, 시작 및 종료 지연 사이의 임의의 타이밍 변동 및 프로세스 변동으로 인한 임의의 미스매치가 감소 또는 제거될 수 있으며, 이에 따라 듀티 사이클 제어를 개선해서 출력 데이터 스트림(DQ)을 생성할 수 있다.
더블 데이터 레이트 회로(1)는 매칭된 회로 컴포넌트들을 사용해서 출력 데이터 스트림(DQ)의 듀티 사이클을 거의 50%로 더 제어한다. 보다 상세하게, 클록 생성기(10), 클록 분할기(12) 및 멀티플렉서(14)는 모두 매칭된 구조를 채택하고 있으며, 이하에서 상세히 설명한다.
도 3은 도 1의 클록 생성기(10)의 블록도이다. 클록 생성기(10)는 인버터(300, 302, 320, 322, 324)를 포함한다. 인버터(300, 302)는 직렬로 연결되어서 제 1 클록 경로를 형성하고, 소스 클록(CKs)을 수신해서 상보적인 클록 신호(CK)를 생성한다. 유사하게, 인버터(320, 322, 324)는 직렬로 연결되어서 제 2 클록 경로를 형성하고, 소스 클록(CKs)를 수신해서 상보적인 클록 신호(CKc)를 생성한다. 인버터(300)의 팬아웃의 합은 인버터(320, 322)의 팬아웃의 합과 같으며, 식 (1)과 같이 표현될 수 있다.
FO(인버터(300))=FO(인버터(320))+FO(인버터(322)) 식 (1)
여기서 FO()는 인버터의 팬아웃이다.
제 1 클록 경로 및 제 2 클록 경로 상의 인버터의 팬아웃의 합이 매칭되기 때문에, 상보적인 클록 신호(CK, CKc)의 타이밍 지연은 실질적으로 동일하다. 이 회로 구성은 상보적인 클록 신호(CK, CKc) 사이에 180°의 위상차를 제공하면서 타이밍 스큐가 낮거나 없음을 보장한다.
도 4는 도 1의 클록 분할기(12)의 블록도이다. 클록 분할기(12)는 제 1 교차-연결된 플립플롭의 쌍 및 제 2 교차-연결된 플립플롭의 쌍을 포함한다. 제 1 교차-연결된 플립플롭의 쌍은 서로 교차-연결된 플립플롭(40a) 및 플립플롭(40b)을 포함하고, 상보적인 클록 신호(CK)를 수신해서 상보적인 클록 신호(CK)의 상승 에지마다 다상 클록 신호(CKsel_L1, CKsel_U1)를 토글링함으로써 다상 클록 신호(CKsel_L1, CKsel_U1)를 생성한다. 유사하게, 제 2 교차-연결된 플립플롭의 쌍은 서로 교차-연결된 플립플롭(40c) 및 플립플롭(40d)을 포함하고, 상보적인 클록 신호(CKc)를 수신해서 상보적인 클록신호(CKc)의 상승 에지마다 다상 클록 신호(CKsel_L0, CKsel_U0)를 토글링함으로써 다상 클록 신호(CKsel_L0, CKsel_U0)를 생성한다. 다상 클록 신호(CKsel_L1, CKsel_U1))는 위상이 반대이고, 다상 클록 신호(CKsel_L0, CKsel_U0)는 위상이 반대이다.
도 5는 도 1의 멀티플렉서(14)의 블록도이다. 멀티플렉서(14)는 4개의 3-입력 NAND 게이트(50a 내지 50d) 및 이에 연결된 4-입력 NAND 게이트(52)를 포함한다. 4개의 3-입력 NAND 게이트(50a 내지 50d) 각각은, 데이터 비트(Dr0, Df0, Dr1, Df1) 중 하나를 수신하고 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1) 중 2개를 수신하며, 수신한 2개의 다상 클록 신호 중 하나의 제 1 에지 전이 시에 수신한 데이터 비트의 출력을 시작하고, 수신한 2개의 다상 클록 신호 중 다른 하나의 제 2 에지 전이 시에 수신한 데이터 비트의 출력을 정지하도록 구성된다. 수신한 2개의 다상 클록 신호는 90°의 위상차를 갖는다. 예를 들어, 3-입력 NAND 게이트(50b)는 데이터 비트(Df0) 및 다상 클록 신호(CKsel_L1, CKsel_U0)를 수신할 수 있고; 다상 클록 신호(CKsel_U0)의 상승 에지 시에, 3-입력 NAND 게이트(50b)는 데이터 비트(Df0)의 출력을 시작할 수 있으며; 다상 클록 신호(CKsel_L1)의 하강 에지 시에, 3-입력 NAND 게이트(50b)는 데이터 비트(Df0)의 출력을 중지할 수 있다. 동일한 동작 원리가 다른 3-입력 NAND 게이트(50a, 50c, 50d)에도 적용된다. 수신한 다상 클록 신호는 90°의 위상차가 있기 때문에, 각 데이터 비트는 대략 1/4 클록 사이클의 기간 동안 유효할 수 있으며, 4-입력 NAND 게이트(52)에 의해 출력 데이터 스트림(DQ)으로 결합될 수 있다. 데이터 비트를 출력하지 않는 경우, 3-입력 NAND 게이트(50a 내지 50d)는 논리 상태 "HIGH"를 출력할 수 있다. 4-입력 NAND 게이트(52)는 4개의 3-입력 NAND 게이트(50a 내지 50d)로부터 각각의 출력 신호를 수신해서 출력 데이터 스트림(DQ)을 생성할 수 있다. 따라서, 3-입력 NAND 게이트(50a 내지 50d)는 1/4 클록 사이클 동안 유효 데이터 비트(Dr0, Df0, Dr1, Df1)를 차례로 출력하고, 나머지 시간 동안 논리 상태 "HIGH"를 출력할 수 있으며, 후속해서 4-입력 NAND 게이트(52)는 임의의 1/4 클록 사이클에 하나의 유효 데이터 비트 및 3개의 논리 상태 "HIGH"만을 수신하고, 데이터 비트(Dr0, Df0, Dr1, Df1)를 출력 데이터 스트림(DQ)으로 결합할 수 있다. 멀티플렉서(14)는, 대기 모드 동안 출력 데이터 스트림(DQ)을 정상 상태로 유지하도록 구성된 유지(keeper) 회로를 더 포함할 수 있다.
또한, 3-입력 NAND 게이트(50a 내지 50d)와 4-입력 NAND 게이트(52)는, 입력 접속으로 인한 출력 응답 속도의 차이를 보상하기 위해서 도 6 및 도 7에 도시된 바와 같이 매칭된 구조로 구현될 수 있다. 도 6에서, 3-입력 NAND 게이트(50)의 입력 신호(A, B, C)는 풀업 경로와 풀다운 경로에서 매칭된다. 3-입력 NAND 게이트(50)는 3개의 P형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(Q600 내지 Q604) 및 9개의 N형 MOSFET(Q606 내지 Q622)를 포함한다. 3개의 P형 MOSFET(Q600 내지 Q604)는 병렬로 연결되고, 각각은 각각의 입력 신호(A, B 또는 C)를 수신한다. 9개의 N형 MOSFET(Q606~Q622)는 병렬로 연결된 3개의 그룹으로 그룹화된다. N형 MOSFET의 각 그룹은 직렬로 연결된 3개의 N형 MOSFET을 포함하고, 각각 상단 N형 MOSFET, 중간 N형 MOSFET 및 하단 N형 MOSFET이라고 한다. N형 MOSFET의 3개 그룹은 입력 신호(A, B 및 C)를 매칭 방식으로 수신할 수도 있고, 입력 신호(A, B 및 C) 각각은 N형 MOSFET의 다른 그룹의 상단 N형 MOSFET, 중간 N형 MOSFET 및 하단 N형 MOSFET에 입력될 수 있다. 매칭된 구조를 사용해서, 출력 신호 Sout3은 입력 신호(A, B 및 C)에 거의 동일한 속도로 응답할 수 있다. 유사하게, 도 7에서, 4-입력 NAND 게이트(52)는 4개의 P형 MOSFET(Q700 내지 Q706) 및 16개의 N형 MOSFET(Q710 내지 Q740)를 포함한다. 4-입력 NAND 게이트의 입력은 풀업 경로와 풀다운 경로에서 매칭되므로, 출력 신호 Sout4는 입력 신호(A, B, C, D)에 거의 동일한 속도로 응답할 수 있다.
도 8은 도 1의 DDR 회로(1)에 의해 채택된 데이터 생성 방법(8)의 흐름도이다. 데이터 생성 방법(8)은 단계 S800 내지 S804를 포함하고, 출력 데이터 스트림(DQ)에 대한 정밀한 듀티 사이클 제어를 구현하는데 사용된다. 본 개시의 범주 내에서 합리적인 기술 변경 또는 단계 조정이 있을 수 있다. S800 내지 S804 단계는 다음과 같이 상세화된다.
단계 S800 : 클록 생성기(10)는 소스 클록 신호(CKs)를 수신하고 한 쌍의 상보적인 클록 신호(CK, CKc)를 생성한다.
단계 S802 : 클록 분할기(12)는 한 쌍의 상보적인 클록 신호(CK, CKc)의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호(CKsel_L0, CKsel_L1, CKsel_U0, CKsel_U1)을 생성한다.
단계 S804 : 멀티플렉서(14)는, 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 각각에서 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고, 선택된 각각의 데이터 비트를 출력 데이터 스트림으로서 출력함으로써, 다중 데이터 비트를 출력 데이터 스트림으로 멀티플렉스한다.
단계 S800 내지 S804는 위의 단락에서 상세하게 설명되었으므로, 간략하게 하기 위해서 이에 대한 설명은 생략한다.
도 9 및 10은 각각 도 1의 DDR 회로(1)와 종래 메모리 컨트롤러의 시뮬레이션을 나타낸다. 본 발명의 DDR 회로(1)는 47.5%의 듀티 사이클을 생성할 수 있는 반면, 종래의 메모리 컨트롤러는 36.4%의 듀티 사이클을 생성한다는 것을 알 수 있다.
따라서 DDR 회로(1) 및 데이터 생성 방법(8)은 향상된 듀티 사이클 제어를 생성할 수 있으며, 따라서 타이밍 요건을 만족시키고, 데이터 스큐를 감소시키며, 에러 레이트를 줄이고, 시스템 성능을 향상시킬 수 있다.
당업자라면, 본 발명의 교시를 유지하면서도 장치 및 방법의 다수의 수정 및 변경을 행할 수 있다는 것을 이해할 것이다. 따라서, 상기 개시는 첨부된 청구범위의 범주에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (18)

  1. 더블 데이터 레이트 회로로서,
    소스 클록 신호를 수신해서 한 쌍의 상보적인 클록 신호를 생성하도록 구성된 클록 생성기와,
    상기 클록 생성기에 연결되고, 상기 한 쌍의 상보적인 클록 신호의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호를 생성하도록 구성된 클록 분할기 - 상기 4개의 다상 클록 신호는 연속해서 90°의 위상차를 가짐 - 와,
    상기 클록 분할기에 연결되고, 상기 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 각각에서 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고, 선택된 각각의 데이터 비트를 출력 데이터 스트림으로서 출력함으로써, 상기 다중 데이터 비트를 상기 출력 데이터 스트림으로 멀티플렉스하도록 구성된 멀티플렉서를 포함하며,
    상기 멀티플렉서는 4개의 3-입력 NAND 게이트 및 이에 연결된 1개의 4-입력 NAND 게이트를 포함하고,
    상기 4개의 3-입력 NAND 게이트 각각은, 4개의 다중 데이터 비트 중 하나 및 상기 4개의 다상 클록 신호 중 2개를 수신하고, 상기 수신한 2개의 다상 클록 신호 중 하나의 상기 제 1 에지 전이 시에 상기 수신한 데이터 비트의 출력을 시작하며, 상기 수신한 2개의 다상 클록 신호 중 다른 하나의 상기 제 2 에지 전이 시에 상기 수신한 데이터 비트의 출력을 정지하도록 구성되며 - 상기 수신한 2개의 다상 클록 신호는 90°의 위상차를 가짐 - ,
    상기 4-입력 NAND 게이트는 상기 4개의 3-입력 NAND 게이트로부터 각각의 출력 신호를 수신해서 상기 출력 데이터 스트림을 생성하도록 구성되고,
    상기 3-입력 NAND 게이트의 입력은 풀업 경로 및 풀다운 경로에서 매칭되고,
    상기 4-입력 NAND 게이트의 입력은 풀업 경로 및 풀다운 경로에서 매칭되는
    회로.
  2. 제 1 항에 있어서,
    상기 멀티플렉서는, 상기 4개의 다상 클록 신호 중 제 1 다상 클록 신호의 상기 제 1 에지 전이 시에 상기 다중 데이터 비트 중 제 1 데이터 비트를 상기 출력 데이터 스트림으로서 선택하고, 상기 4개의 다상 클록 신호 중 제 2 다상 클록 신호의 상기 제 2 에지 전이 시에 상기 다중 데이터 비트 중 제 1 데이터 비트를 상기 출력 데이터 스트림으로서 선택 해제하도록 구성되고,
    상기 제 1 다상 클록 신호와 상기 제 2 다상 클록 신호는 90°의 위상차를 갖는
    회로.
  3. 제 1 항에 있어서,
    상기 제 1 에지 전이와 상기 제 2 에지 전이는 반대 클록 에지인
    회로.
  4. 제 1 항에 있어서,
    상기 제 1 에지 전이는 상승 에지이고 상기 제 2 에지 전이는 하강 에지인
    회로.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 클록 생성기는,
    직렬로 연결되어서, 상기 상보적인 클록 신호 중 하나를 생성하는 짝수개의 인버터와,
    직렬로 연결되어서, 상기 상보적인 클록 신호 중 다른 하나를 생성하는 홀수개의 인버터
    를 포함하고,
    상기 짝수개의 인버터 팬아웃의 합은 상기 홀수개의 인버터 팬아웃의 합과 같은
    회로.
  8. 제 1 항에 있어서,
    상기 클록 분할기는,
    상기 상보적인 클록 신호 중 하나를 수신해서, 상기 4개의 다상 클록 신호 중 위상이 반대인 2개를 생성하도록 구성된 제 1 쌍의 교차-연결된 플립플롭과,
    상기 상보적인 클록 신호 중 다른 하나를 수신해서, 상기 4개의 다상 클록 신호 중 위상이 반대인 다른 2개를 생성하도록 구성된 제 2 쌍의 교차-연결된 플립플롭
    을 포함하는
    회로.
  9. 제 1 항에 있어서,
    상기 멀티플렉서는 대기 모드 동안에 상기 출력 데이터 스트림을 정상 상태로 유지하도록 구성된 유지(keeper) 회로를 더 포함하는
    회로.
  10. 클록 생성기, 클록 분할기 및 멀티플렉서를 포함하는 더블 데이터 레이트 회로에 의해 채택되는 데이터 생성 방법으로서,
    상기 클록 생성기가 소스 클록 신호를 수신해서 한 쌍의 상보적인 클록 신호를 생성하는 단계와,
    상기 클록 분할기가, 상기 한 쌍의 상보적인 클록 신호의 단일 에지 전이만을 사용해서 4개의 다상 클록 신호를 생성하는 단계 - 상기 4개의 다상 클록 신호는 서로 90°의 위상차를 가짐 - 와,
    상기 멀티플렉서가, 상기 4개의 다상 클록 신호 중 2개의 제 1 에지 전이 및 제 2 에지 전이 각각에서 다중 데이터 비트의 각 데이터 비트를 순차적으로 선택 및 선택 해제하고 선택된 각각의 데이터 비트를 출력 데이터 스트림으로서 출력함으로써, 상기 다중 데이터 비트를 상기 출력 데이터 스트림으로 멀티플렉스하는 단계를 포함하며,
    상기 멀티플렉서는 4개의 3-입력 NAND 게이트 및 이에 연결된 1개의 4-입력 NAND 게이트를 포함하고,
    상기 방법은,
    상기 4개의 3-입력 NAND 게이트 각각이, 4개의 다중 데이터 비트 중 하나 및 상기 4개의 다상 클록 신호 중 2개를 수신하고, 상기 수신한 2개의 다상 클록 신호 중 하나의 상기 제 1 에지 전이 시에 상기 수신한 데이터 비트의 출력을 시작하며, 상기 수신한 2개의 다상 클록 신호 중 다른 하나의 상기 제 2 에지 전이 시에 상기 수신한 데이터 비트의 출력을 정지하는 단계 - 상기 수신한 2개의 다상 클록 신호는 90°의 위상차를 가짐 - 와,
    상기 4-입력 NAND 게이트는 상기 4개의 3-입력 NAND 게이트로부터 각각의 출력 신호를 수신해서 상기 출력 데이터 스트림을 생성하는 단계를 더 포함하고,
    상기 3-입력 NAND 게이트의 입력은 풀업 경로 및 풀다운 경로에서 매칭되고,
    상기 4-입력 NAND 게이트의 입력은 풀업 경로 및 풀다운 경로에서 매칭되는
    방법.
    방법.
  11. 제 10 항에 있어서,
    상기 멀티플렉서가, 상기 4개의 다상 클록 신호 중 제 1 다상 클록 신호의 상기 제 1 에지 전이 시에 상기 출력 데이터 스트림으로서 상기 다중 데이터 비트 중 제 1 데이터 비트를 선택하는 단계와,
    상기 멀티플렉서가, 상기 4개의 다상 클록 신호 중 제 2 다상 클록 신호의 상기 제 2 에지 전이 시에 상기 출력 데이터 스트림으로서 상기 다중 데이터 비트 중 제 1 데이터 비트를 선택 해제하는 단계
    를 더 포함하되,
    상기 제 1 다상 클록 신호와 상기 제 2 다상 클록 신호는 90°의 위상차를 갖는
    방법.
  12. 제 10 항에 있어서,
    상기 제 1 에지 전이와 상기 제 2 에지 전이는 반대 클록 에지인
    방법.
  13. 제 10 항에 있어서,
    상기 제 1 에지 전이는 상승 에지이고 상기 제 2 에지 전이는 하강 에지인
    방법.
  14. 삭제
  15. 삭제
  16. 제 10 항에 있어서,
    상기 클록 생성기는,
    직렬로 연결되어서, 상기 한 쌍의 상보적인 클록 신호 중 하나를 생성하는 짝수개의 인버터와,
    직렬로 연결되어서, 상기 한 쌍의 상보적인 클록 신호 중 다른 하나를 생성하는 홀수개의 인버터
    를 포함하고,
    상기 짝수개의 인버터 팬아웃의 합은 상기 홀수개의 인버터 팬아웃의 합과 같은
    방법.
  17. 제 10 항에 있어서,
    상기 클록 분할기는, 제 1 쌍의 교차-연결된 플립플롭과, 제 2 쌍의 교차-연결된 플립플롭을 포함하고,
    상기 방법은,
    상기 제 1 쌍의 교차-연결된 플립플롭이, 상기 상보적인 클록 신호 중 하나를 수신해서, 상기 4개의 다상 클록 신호 중 위상이 반대인 2개를 생성하는 단계와,
    상기 제 2 쌍의 교차-연결된 플립플롭이, 상기 상보적인 클록 신호 중 다른 하나를 수신해서, 상기 4개의 다상 클록 신호 중 위상이 반대인 다른 2개를 생성하는 단계
    를 더 포함하는,
    방법.
  18. 제 10 항에 있어서,
    상기 멀티플렉서는 유지 회로를 더 포함하고,
    상기 방법은,
    상기 유지 회로가, 대기 모드 동안에 상기 출력 데이터 스트림을 정상 상태로 유지하는 단계
    를 더 포함하는
    방법.
KR1020217027551A 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법 KR102580172B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237030271A KR20230131965A (ko) 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/085451 WO2020223844A1 (en) 2019-05-05 2019-05-05 Double data rate circuit and data generation method implementing precise duty cycle control

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237030271A Division KR20230131965A (ko) 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Publications (2)

Publication Number Publication Date
KR20210120079A KR20210120079A (ko) 2021-10-06
KR102580172B1 true KR102580172B1 (ko) 2023-09-18

Family

ID=68261525

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237030271A KR20230131965A (ko) 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
KR1020217027551A KR102580172B1 (ko) 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020237030271A KR20230131965A (ko) 2019-05-05 2019-05-05 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Country Status (7)

Country Link
US (1) US10707851B1 (ko)
EP (2) EP4254804A3 (ko)
JP (2) JP7317981B2 (ko)
KR (2) KR20230131965A (ko)
CN (2) CN110383380B (ko)
TW (1) TWI704442B (ko)
WO (1) WO2020223844A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049496A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体集積回路及び受信装置
CN112532321B (zh) * 2020-11-22 2022-04-08 湖北久之洋红外系统股份有限公司 一种便携式激光通信设备的大动态范围数据通信方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
US5712882A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Signal distribution system
US5724361A (en) * 1996-03-12 1998-03-03 Lsi Logic Corporation High performance n:1 multiplexer with overlap control of multi-phase clocks
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6631144B1 (en) * 1999-12-21 2003-10-07 Intel Corporation Multi-rate transponder system and chip set
JP4609808B2 (ja) * 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
JP3810298B2 (ja) * 2001-10-19 2006-08-16 富士通株式会社 マルチプレクサ回路
JP2003198360A (ja) * 2001-12-28 2003-07-11 Toshiba Corp 半導体集積回路
JP2003283330A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd ライブラリ、半導体集積回路装置、および半導体集積回路装置の論理作成方法
JP2004173168A (ja) * 2002-11-22 2004-06-17 Fujitsu Ltd マルチプレクサ回路
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
JP4604627B2 (ja) * 2004-09-22 2011-01-05 ソニー株式会社 エンコーダ装置およびデコーダ装置
KR100689832B1 (ko) * 2005-06-21 2007-03-08 삼성전자주식회사 위상 동기 루프 및 방법
US20070177663A1 (en) * 2006-01-31 2007-08-02 Ibm Corporation Data-dependent jitter pre-emphasis for high-speed serial link transmitters
KR100714392B1 (ko) * 2006-02-20 2007-05-08 삼성전자주식회사 병렬 데이터 직렬 변환회로 및 방법
US7423467B1 (en) * 2006-05-30 2008-09-09 National Semiconductor Corporation Circuit for controlling duty cycle distortion
US7734944B2 (en) * 2006-06-27 2010-06-08 International Business Machines Corporation Mechanism for windaging of a double rate driver
KR100763849B1 (ko) * 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
KR100892636B1 (ko) * 2007-04-12 2009-04-09 주식회사 하이닉스반도체 반도체 집적 회로의 클럭 제어 장치 및 방법
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US7864084B2 (en) * 2008-04-14 2011-01-04 Seiko Epson Corporation Serializer architecture for serial communications
US8094047B2 (en) * 2009-09-10 2012-01-10 Micron Technology, Inc. Data serializer apparatus and methods
CN102025366B (zh) * 2009-09-14 2012-07-04 炬力集成电路设计有限公司 等占空比时钟的分频时钟切换方法及分频器
JP5602662B2 (ja) * 2011-03-02 2014-10-08 ルネサスエレクトロニクス株式会社 信号配線システム及びジッタ抑制回路
US8624645B2 (en) * 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
JP5684079B2 (ja) * 2011-09-21 2015-03-11 株式会社東芝 半導体記憶装置
KR101905894B1 (ko) * 2012-08-23 2018-10-08 에스케이하이닉스 주식회사 반도체칩 및 반도체시스템
US9343126B2 (en) * 2012-09-12 2016-05-17 Intel Corporation Frequency selection granularity for integrated circuits
WO2014093862A1 (en) * 2012-12-13 2014-06-19 Coherent Logix, Incorporated Reconfiguration of clock generation circuitry
US9674025B2 (en) * 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
CN104811193A (zh) * 2015-04-20 2015-07-29 电子科技大学 相位可调的多路时钟信号合成装置
KR102534155B1 (ko) * 2016-05-03 2023-05-19 에스케이하이닉스 주식회사 직렬화기, 이를 포함하는 반도체 장치 및 시스템
WO2017201727A1 (zh) * 2016-05-27 2017-11-30 华为技术有限公司 一种异步fifo电路及时延确定方法
US9912328B1 (en) 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
KR102625821B1 (ko) * 2016-09-05 2024-01-16 에스케이하이닉스 주식회사 듀티 보정장치 및 이를 포함하는 반도체 장치
US10090828B2 (en) * 2016-12-21 2018-10-02 SK Hynix Inc. Duty-cycle correction circuit and method
CN108038068B (zh) * 2017-11-16 2020-12-18 灿芯创智微电子技术（北京）有限公司 一种基于ddr读数据同步方法及系统
US10249354B1 (en) * 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks

Also Published As

Publication number Publication date
WO2020223844A1 (en) 2020-11-12
EP3909047A4 (en) 2022-09-07
TWI704442B (zh) 2020-09-11
CN110383380B (zh) 2020-05-26
EP3909047B1 (en) 2023-10-04
KR20210120079A (ko) 2021-10-06
EP4254804A2 (en) 2023-10-04
EP4254804A3 (en) 2023-12-13
CN110383380A (zh) 2019-10-25
US10707851B1 (en) 2020-07-07
EP3909047A1 (en) 2021-11-17
TW202042001A (zh) 2020-11-16
KR20230131965A (ko) 2023-09-14
JP7317981B2 (ja) 2023-07-31
JP2022523942A (ja) 2022-04-27
CN111710353A (zh) 2020-09-25
CN111710353B (zh) 2021-06-22
JP2023139097A (ja) 2023-10-03

Similar Documents

Publication Publication Date Title
US5914996A (en) Multiple clock frequency divider with fifty percent duty cycle output
US7075351B2 (en) Method and apparatus for generating a multiphase clock
TWI589123B (zh) 相位混合電路、及包括相位混合電路的半導體設備和半導體系統
JP2023139097A (ja) 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法
US7081783B2 (en) Method and apparatus for generating and controlling a multiphase clock
US8482332B2 (en) Multi-phase clock generator and data transmission lines
US6064244A (en) Phase-locked loop circuit permitting reduction of circuit size
US6507230B1 (en) Clock generator having a deskewer
EP0238874B1 (en) Double clock frequency timing signal generator
US6434062B2 (en) Delay locked loop for use in semiconductor memory device
US5365128A (en) High-resolution synchronous delay line
US9900014B2 (en) Frequency dividing circuit and semiconductor integrated circuit
US7952413B2 (en) Clock generating circuit and clock generating method thereof
US11106237B2 (en) Shift registers
US8542048B2 (en) Double edge triggered flip flop
US6388484B1 (en) Clock control circuit
JP2009165064A (ja) 分周回路及び分周方法
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
US9319048B2 (en) Clock divider
US11955976B2 (en) Quadrant alternate switching phase interpolator and phase adjustment method
TWI462483B (zh) 用來產生輸出時脈訊號的時脈產生電路及相關方法
KR100278271B1 (ko) 클럭주파수분주장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant