JP2003283330A - ライブラリ、半導体集積回路装置、および半導体集積回路装置の論理作成方法 - Google Patents

Abstract

(57)【要約】 【課題】 ノイズによる誤動作を解消しかつ消費電力を
低減した半導体集積回路装置の論理作成方法を提供す
る。 【解決手段】 ライブラリから、シリアルタイプＡＮＤ
ゲート等の第一の回路構成を選択し（２０１）、その回
路に対して回路動作のシミュレーションを実行し（２０
２）、中間ノード（プリチャージノード）のノイズレベ
ルが閾値未満であれば、第一の回路構成をそのまま使用
し（２０４）、プリチャージノードのノイズレベルが閾
値以上であれば、パラレルタイプＡＮＤゲート等の第二
の構成要素を選択する（２０５）ことで、使用する論理
回路を決定する（２０７）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主として半導体集
積回路で実現されるＡＮＤゲート、ＯＲゲート等のダイ
ナミック回路、かかるダイナミック回路の論理作成方
法、および論理作成に用いるライブラリに関する。

【０００２】

【従来の技術】近年、半導体産業の技術革新にはめざま
しいものがあり、半導体プロセスの微細化、ＬＳＩの高
速動作化・低消費電力化がどんどん進んできている。Ｌ
ＳＩの動作の高速化を実現するためにダイナミック回路
が用いられる場合がある。しかしながら、一般にダイナ
ミック回路は、スタティック回路に比べてノイズに弱い
という欠点があり、時にはＬＳＩの誤動作を引き起こす
原因となる場合があることが知られている。また、ダイ
ナミック回路には、高速動作と同時に、低消費電力化も
求められている。従って、ノイズの発生と消費電力を抑
えたダイナミック回路が強く求められている。

【０００３】以下、かかる従来のダイナミック回路の具
体例について、図面を参照しながら説明する。

【０００４】まず、第一の従来例として、図６は、ＡＮ
Ｄゲート（シリアルタイプＡＮＤゲート）を構成するダ
イナミック回路の内部構成を示す回路図であって、この
例では、ドライブ回路としてインバータを用い、プリチ
ャージ用にＰｃｈトランジスタを用いている。

【０００５】図６において、６１０はインバータ、６１
１、６１５はＰｃｈトランジスタ、６１２、６１３、６
１４はＮｃｈトランジスタ、６００、６０１は入力端
子、６０２はクロック入力端子、６０３は出力端子、６
０４、６０５、６０６は中間ノードである。

【０００６】インバータ６１０の入力端子は中間ノード
６０４、その出力端子は出力端子６０３にそれぞれ接続
されている。Ｎｃｈトランジスタ６１２、６１３、６１
４は直列に接続されている。Ｎｃｈトランジスタ６１２
は、ゲートが入力端子６００に接続され、ドレインおよ
びソースがそれぞれ中間ノード６０４および６０５に接
続されている。Ｎｃｈトランジスタ６１３は、ゲートが
入力端子６０１に接続され、ドレインおよびソースがそ
れぞれ中間ノード６０５および６０６に接続されてい
る。Ｎｃｈトランジスタ６１４は、ゲートがクロック入
力端子６０２に、ソースが接地電位ＶＳＳに、ドレイン
が中間ノード６０６に接続されている。Ｐｃｈトランジ
スタ６１１は、ゲートがクロック入力端子６０２に、ソ
ースが電源電位ＶＤＤに、ドレインが中間ノード６０４
に接続されている。Ｐｃｈトランジスタ６１５は、ゲー
トが出力端子６０３に、ソースが電源電位ＶＤＤに、ド
レインが中間ノード６０４に接続されている。

【０００７】このように構成された第一の従来例のダイ
ナミック回路は、クロック入力端子６０２が論理「Ｌ」
レベルにある期間には、プリチャージ期間としての動作
を行い、クロック入力端子６０２が論理「Ｈ」レベルに
ある期間には、入力端子６０１、６０２の論理レベルに
応じた論理を出力端子６０３から出力し、評価期間とし
ての動作を行う。

【０００８】また、Ｐｃｈトランジスタ６１５は、プリ
チャージ期間中に中間ノード６０４に充電された電荷
を、弱く保持する。このＰｃｈトランジスタ６１５は、
評価期間中に中間ノード６０４の電位を保持するための
キーパー回路であって、評価期間中に発生する、電荷再
分配の影響で、中間ノード６０４の電位が論理「Ｌ」レ
ベルまで低下する場合や、フローティングになる場合
に、誤った論理出力や、グリッジ出力が発生することを
回避する役目を果たす。

【０００９】クロック入力端子６０２が論理「Ｌ」レベ
ルであるプリチャージ期間には、Ｐｃｈトランジスタ６
１１はＯＮし、Ｎｃｈトランジスタ６１４はＯＦＦし、
中間ノード６０４は、電源電位ＶＤＤからＰｃｈトラン
ジスタ６１１を介して、論理「Ｈ」レベルに充電され
る。

【００１０】また、クロック入力端子６０２が論理
「Ｈ」レベルである評価期間には、Ｐｃｈトランジスタ
６１１はＯＦＦし、Ｎｃｈトランジスタ６１４はＯＮす
る。プリチャージ期間に中間ノード６０４に充電された
論理「Ｈ」レベルの電荷が、評価期間に放電が行われ中
間ノード６０４が論理「Ｌ」レベルに変化するか否か
は、入力端子６００、６０１の状態により決定される。

【００１１】第一の従来例の場合、評価期間中に入力端
子６００、６０１がすべて論理「Ｈ」レベルにあると
き、Ｎｃｈトランジスタ６１２、６１３、６１４はすべ
てＯＮ状態になり、中間ノード６０４は論理「Ｈ」レベ
ルから「Ｌ」レベルに変化し、インバータ６１０を介し
て出力端子６０３に出力される信号は、論理「Ｈ」レベ
ルとなる。

【００１２】同じく評価期間中、入力端子６００、６０
１がすべて論理「Ｌ」レベルにあるときは、Ｎｃｈトラ
ンジスタ６１２、６１３、６１４はすべてＯＦＦ状態に
なり、プリチャージ期間中に中間ノード６０４に蓄積さ
れた論理「Ｈ」レベルの電荷はそのまま保持されるた
め、インバータ６１０を介して出力端子６０３に出力さ
れる信号は、論理「Ｌ」レベルとなる。

【００１３】同じく評価期間中、入力端子６００が論理
「Ｌ」レベルで、入力端子６０１が「Ｈ」レベルにある
ときは、Ｎｃｈトランジスタ６１２はＯＮするが、Ｎｃ
ｈトランジスタ６１３、６１４はどちらもＯＦＦ状態な
るため、プリチャージ期間中に中間ノード６０４に蓄積
された論理「Ｈ」レベルの電荷の、直列接続されたＮｃ
ｈトランジスタ６１２、６１３、６１４を介しての接地
電位ＶＳＳへの放電は行われず、中間ノード６０４は論
理「Ｈ」レベルに保持され、インバータ６１０を介して
出力端子６０３に出力される信号は、論理「Ｌ」レベル
となる。

【００１４】同じく評価期間中、入力端子６００が論理
「Ｈ」レベルで、入力端子６０１が論理「Ｌ」レベルに
あるときは、Ｎｃｈトランジスタ６１３はＯＮするが、
Ｎｃｈトランジスタ６１２、６１４はどちらもＯＦＦ状
態になるため、プリチャージ期間中に中間ノード６０４
に蓄積された論理「Ｈ」レベルの電荷の、直列接続され
たＮｃｈトランジスタ６１２、６１３、６１４を介して
の接地電位ＶＳＳへの放電は行われず、中間ノード６０
４は論理「Ｈ」レベルに保持され、インバータ６１０を
介して出力端子６０３に出力される信号は、論理「Ｌ」
レベルとなる。

【００１５】上記のように、図６のダイナミック回路
は、プリチャージ期間に中間ノード６０４に論理「Ｈ」
レベルの電荷を充電し、評価期間に入力端子６００、６
０１に対して論理積をとった論理レベルを出力端子６０
３から出力する。よって、第一の従来例はＡＮＤゲート
（シリアルタイプＡＮＤゲート）を構成している。

【００１６】次に、第二の従来例として、図７は、ＯＲ
ゲート（パラレルタイプＯＲゲート）を構成するダイナ
ミック回路の内部構成を示す回路図であって、この例で
も、ドライブ回路としてインバータを用い、プリチャー
ジ用にＰｃｈトランジスタを用いている。

【００１７】図７において、７１５はインバータであっ
て、７１０、７１４はＰｃｈトランジスタ、７１１、７
１２、７１３はＮｃｈトランジスタ、７０１、７０２は
入力端子、７００はクロック入力端子、７０４、７０５
は中間ノードである。インバータ７１５の入力端子は中
間ノード７０４に、その出力端子は出力端子７０３に接
続されている。Ｐｃｈトランジスタ７１０は、ゲートが
クロック入力端子７００に、ソースが電源電位ＶＤＤ
に、ドレインが中間ノード７０４に接続されている。ま
た、Ｐｃｈトランジスタ７１４は、ゲートが出力端子７
０３に、ソースが電源電位ＶＤＤに、ドレインが中間ノ
ード７０４に接続されている。

【００１８】Ｎｃｈトランジスタ７１３は、ゲートがク
ロック入力端子７００に、ソースが接地電位ＶＳＳに、
ドレインが中間ノード７０５に接続されている。Ｎｃｈ
トランジスタ７１１のゲートは入力端子７０１に接続さ
れている。Ｎｃｈトランジスタ７１２のゲートは入力端
子７０２に接続されている。また、Ｎｃｈトランジスタ
７１１、７１２は並列に接続されており、それらのソー
スおよびドレインは、それぞれ、中間ノード７０４およ
び７０５に接続されている。

【００１９】また、Ｐｃｈトランジスタ７１４は、プリ
チャージ期間中に中間ノード７０４に充電された電荷
を、弱く保持する。Ｐｃｈトランジスタ７１４は、評価
期間中に中間ノード７０４の電位を保持するためのキー
パー回路を構成し、評価期間中に、中間ノード７０４の
電位が、フローティングになることによって、論理
「Ｈ」レベルより低くなった場合、誤った論理出力や、
グリッジ出力が発生することを回避する役目を果たす。

【００２０】このように構成された第二の従来例のダイ
ナミック回路は、クロック入力端子７００が論理「Ｌ」
レベルにあるとき（プリチャージ期間）、中間ノード７
０４は論理「Ｈ」レベルに充電され、出力端子７０３は
論理「Ｌ」レベルになる。また、クロック入力端子７０
０、入力端子７０１、７０２がすべて論理「Ｈ」レベル
にあるとき、または、クロック入力端子７００が論理
「Ｈ」レベルで、かつ入力端子７０１、７０２のどちら
か一方が論理「Ｈ」レベルにあるとき、中間ノード７０
４にプリチャージされた電位は、Ｎｃｈトランジスタ７
１１、７１２、７１３を介して接地電位ＶＳＳに放電さ
れ、中間ノード７０４は論理「Ｌ」レベルになり、出力
端子７０３は論理「Ｈ」レベルとなる。よって、第二の
従来例はＯＲゲート（パラレルタイプＯＲゲート）を構
成している。

【００２１】

【発明が解決しようとする課題】しかしながら、第一の
問題点として、図６に示す第一の従来例ような構成のダ
イナミック回路では、評価期間でかつ入力端子６０１が
論理「Ｌ」レベルで入力端子６００が論理「Ｌ」レベル
から論理「Ｈ」レベルに変化し、Ｎｃｈトランジスタ６
１２がＯＮしたときに、Ｎｃｈトランジスタ６１２と６
１３を接続している中間ノード６０５に、プリチャージ
された電荷の再分配が発生する。このため、中間ノード
６０４のレベルとしては、論理「Ｈ」レベルを期待して
いるにもかかわらず、論理「Ｌ」レベルと判定されるま
でに低下してしまい、かかる現象がノイズとなってＬＳ
Ｉが誤動作するという問題を有していた。

【００２２】また、第二の問題点として、図７に示す第
二の従来例のような構成のダイナミック回路では、プリ
チャージ期間に中間ノード７０４に蓄積された電荷が、
入力端子７０１、７０２のいずれか一つでも論理「Ｈ」
レベルになると、接地電位ＶＳＳに放電されるため、消
費電力が大きくなるという問題を有していた。

【００２３】また、第三の問題点として、第一の従来例
のような構成のダイナミック回路では、評価期間でかつ
入力端子６０１が論理「Ｌ」レベルで入力端子６００が
論理「Ｌ」レベルから論理「Ｈ」レベルに変化し、Ｎｃ
ｈトランジスタ６１２がＯＮしたときに、Ｎｃｈトラン
ジスタ６１２と６１３を接続している中間ノード６０５
に、プリチャージされた電荷の再分配が発生する。この
ため、キーパー回路用Ｐｃｈトランジスタ６１５を介し
て中間ノード６０４に、電荷再分配によって消費された
電荷分を、再度充電する必要が生じるため、プリチャー
ジによって電力を消費するという問題を有していた。

【００２４】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、ノイズによる誤動作を解消し
かつ消費電力を低減した半導体集積回路装置、かかる半
導体集積回路装置の論理作成方法、およびそれに用いる
ライブラリを提供することにある。

【００２５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るライブラリは、第一の構成要素と第二
の構成要素とを含むライブラリであって、第一の構成要
素は、第一のクロック入力端子が第一の電位（例えば、
論理「Ｌ」レベル）にある場合にプリチャージノードの
電位を第二の電位（例えば、論理「Ｈ」レベル）に設定
し、前記第一のクロック入力端子が第三の電位（例え
ば、論理「Ｈ」レベル）にあり且つ複数の第一の入力端
子の論理状態がある特定の論理状態にある場合に前記プ
リチャージノードの電位を第四の電位（例えば、論理
「Ｌ」レベル）に設定する第一の半導体集積回路（例え
ば、シリアルタイプＡＮＤゲート）群からなり、第二の
構成要素は、第一の半導体集積回路群とは異なる構成を
有し且つ同一の論理演算を実行する第二の半導体集積回
路（例えば、パラレルタイプＡＮＤゲート）群からな
り、第二の半導体集積回路群は、第二のクロック入力端
子が第三の電位にある場合にディスチャージノードの電
位を第四の電位に設定し、第二のクロック入力端子が第
一の電位にあり且つ複数の第二の入力端子の論理状態が
前記ある特定の論理状態にある場合にディスチャージノ
ードの電位を第二の電位に設定することを特徴とする。

【００２６】前記の目的を達成するため、本発明に係る
半導体集積回路装置は、第一の構成要素と第二の構成要
素とを含むライブラリを用いて設計された半導体集積回
路装置であって、第一の構成要素は、第一のクロック入
力端子が第一の電位にある場合にプリチャージノードの
電位を第二の電位に設定し、第一のクロック入力端子が
第三の電位にあり且つ複数の第一の入力端子の論理状態
がある特定の論理状態にある場合に前記プリチャージノ
ードの電位を第四の電位に設定する第一の半導体集積回
路群からなり、第二の構成要素は、第一の半導体集積回
路群とは異なる構成を有し且つ同一の論理演算を実行す
る第二の半導体集積回路群からなり、第二の半導体集積
回路群は、第二のクロック入力端子が第三の電位にある
場合にディスチャージノードの電位を第四の電位に設定
し、第二のクロック入力端子が第一の電位にあり且つ複
数の第二の入力端子の論理状態が前記ある特定の論理状
態にある場合にディスチャージノードの電位を第二の電
位に設定することを特徴とする。

【００２７】前記の目的を達成するため、本発明に係る
第一の半導体集積回路装置の論理作成方法は、第一のク
ロック入力端子が第一の電位にある場合にプリチャージ
ノードの電位を第二の電位に設定し、前記第一のクロッ
ク入力端子が第三の電位にあり且つ複数の第一の入力端
子の論理状態がある特定の論理状態にある場合に前記プ
リチャージノードの電位を第四の電位に設定する第一の
半導体集積回路群からなる第一の構成要素と、第二のク
ロック入力端子が第三の電位にある場合にディスチャー
ジノードの電位を第四の電位に設定し、第二のクロック
入力端子が第一の電位にあり且つ複数の第二の入力端子
の論理状態が前記ある特定の論理状態にある場合にディ
スチャージノードの電位を第二の電位に設定し、第一の
半導体集積回路群とは異なる構成を有し且つ同一の論理
演算を実行する第二の半導体集積回路群からなる第二の
構成要素とを含むライブラリを用いて半導体集積回路装
置の論理を作成する方法であって、対をなす第一の構成
要素と第二の構成要素のうち、プリチャージノードおよ
びディスチャージノードのうち意図しない電位レベルの
変動が少ない方を選択し、論理を作成することを特徴と
する。

【００２８】この構成によれば、複数の入力信号の組み
合わせにより決定される出力信号が、ノイズの影響によ
って確定論理とは異なって、出力端子に伝播されないの
で、ノイズに強い論理回路を作成することが可能にな
る。

【００２９】前記の目的を達成するため、本発明に係る
第二の半導体集積回路装置の論理作成方法は、第一のク
ロック入力端子が第一の電位にある場合にプリチャージ
ノードの電位を第二の電位に設定し、前記第一のクロッ
ク入力端子が第三の電位にあり且つ複数の第一の入力端
子の論理状態がある特定の論理状態にある場合に前記プ
リチャージノードの電位を第四の電位に設定する第一の
半導体集積回路群からなる第一の構成要素と、第二のク
ロック入力端子が第三の電位にある場合にディスチャー
ジノードの電位を第四の電位に設定し、第二のクロック
入力端子が第一の電位にあり且つ複数の第二の入力端子
の論理状態が前記ある特定の論理状態にある場合にディ
スチャージノードの電位を第二の電位に設定し、第一の
半導体集積回路群とは異なる構成を有し且つ同一の論理
演算を実行する第二の半導体集積回路群からなる第二の
構成要素とを含むライブラリを用いて半導体集積回路装
置の論理を作成する方法であって、ライブラリを用いて
作成された半導体集積回路の消費電力を判定し、対をな
す前記第一の構成要素と前記第二の構成要素のうち、消
費電力の小さい方を選択し、論理を作成することを特徴
とする。

【００３０】この構成によれば、消費電力のシミュレー
ションを実行することにより、第一、第二の回路から消
費電力が小さい方を選択することで、第一の回路の構成
のみのライブラリを用いて論理を作成する場合に比べ
て、より消費電力を削減した論理回路を作成することが
可能になる。

【００３１】前記の目的を達成するため、本発明に係る
第三の半導体集積回路装置の論理作成方法は、第一のク
ロック入力端子が第一の電位にある場合にプリチャージ
ノードの電位を第二の電位に設定し、前記第一のクロッ
ク入力端子が第三の電位にあり且つ複数の第一の入力端
子の論理状態がある特定の論理状態にある場合にプリチ
ャージノードの電位を第四の電位に設定する第一の半導
体集積回路群からなる第一の構成要素と、第二のクロッ
ク入力端子が第三の電位にある場合にディスチャージノ
ードの電位を第四の電位に設定し、第二のクロック入力
端子が第一の電位にあり且つ複数の第二の入力端子の論
理状態が前記ある特定の論理状態にある場合にディスチ
ャージノードの電位を第二の電位に設定し、第一の半導
体集積回路群とは異なる構成を有し且つ同一の論理演算
を実行する第二の半導体集積回路群からなる第二の構成
要素とを含むライブラリを用いて半導体集積回路装置の
論理を作成する方法であって、対をなす第一の構成要素
と第二の構成要素のうち、プリチャージノードとディス
チャージノードの遷移確率が低い方を選択し、ライブラ
リの半導体集積回路を組み合わせて論理を作成すること
を特徴とする。

【００３２】この構成によれば、入力論理に応じてライ
ブラリの第一、第二の回路から、中間ノードにプリチャ
ージ・ディスチャージの発生が起こりにくい方を選択し
使用することによって、第一の構成の回路のみのライブ
ラリを用いて論理を作成する場合に比べて、より消費電
力を削減した論理を作成することが可能になる。

【００３３】前記の目的を達成するため、本発明に係る
第四の半導体集積回路装置の論理作成方法は、クロック
入力端子が第一の電位にある場合にプリチャージノード
の電位を第二の電位に設定し、クロック入力端子が第三
の電位にあり且つ複数の入力端子の電位がある特定の電
位にある場合にプリチャージノードの電位を第四の電位
に設定する半導体集積回路を構成要素として有する半導
体集積回路装置の論理を作成する方法であって、複数の
入力端子に接続される半導体集積回路が、第四の電位と
プリチャージノードとの間に直列接続されている場合、
複数の入力端子のうち遷移確率がより高いものをプリチ
ャージノードから遠い側に配置し、論理を作成すること
を特徴とする。

【００３４】この構成によれば、入力信号の遷移確率を
調べ、接続されたトランジスタがＯＮする確率がより低
い入力信号線を、プリチャージラインまたはディスチャ
ージラインに近い側のトランジスタの入力端子に接続す
ることによって、入力端子に接続されたトランジスタ同
士を接続する中間ノードへの充放電の回数を減らすこと
ができ、消費電力を低減することが可能になる。

【００３５】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、２入力ＡＮＤゲートを構成するダイナミック
回路を例に挙げて、図面を参照しながら説明する。

【００３６】（第一の実施形態）まず、本実施形態にお
いて、半導体装置の論理作成に使用されるライブラリと
して、第一の従来例として図６に示したシリアルタイプ
ＡＮＤゲートを構成する第一の構成の回路を用意する。

【００３７】図６のシリアルタイプＡＮＤゲートにおい
て、キーパー回路用Ｐｃｈトランジスタ６１５の電流能
力は、回路中に存在する他のトランジスタ６１１、６１
２、６１３、６１４の電流能力よりも、十分小さく作成
する必要がある。このＰｃｈトランジスタ２１５の電流
能力を、より大きくすることによって、中間ノード６０
４にプリチャージされた論理「Ｈ」レベルの電位を保持
する働きは強くなるが、面積が増大し、また、回路全体
の動作速度は低下するため、使用できる面積が制限され
る場合や、高速に動作させる必要がある回路の場合には
不利になる為、高速動作、省面積を優先する回路に使用
することが困難になってしまう。

【００３８】また、上記シリアルタイプＡＮＤゲートを
使用する場合、評価期間でかつ入力端子６０１が論理
「Ｌ」レベルで、入力端子６００が論理「Ｌ」レベルか
ら論理「Ｈ」レベルに変化し、Ｎｃｈトランジスタ６１
２がＯＮしたときに、Ｎｃｈトランジスタ６１２とＮｃ
ｈトランジスタ６１３を接続している中間ノード６０５
に、プリチャージ期間中に中間ノード６０４に充電され
た論理「Ｈ」レベルの電荷の再分配が発生する。この電
荷再分配によって、中間ノード６０４の電位は、前述し
たキーパー回路用Ｐｃｈトランジスタ６１５の電流能力
では、回避できないまでに落ち込み、中間ノード６０４
の電位は論理「Ｌ」レベルとみなされ、出力端子６０３
から、誤った論理出力やグリッジ出力を発生してしまう
場合がある。

【００３９】次に、本実施形態において、半導体装置の
論理作成に使用されるライブラリとして、図１に示すパ
ラレルタイプのＡＮＤゲートを構成する第二の構成の回
路を用意する。

【００４０】図１において、１１０、１１１、１１２は
Ｐｃｈトランジスタである。Ｐｃｈトランジスタ１１０
は、ゲートがクロック入力端子１００に、ソースが電源
電位ＶＤＤに、ドレインが中間ノード１１６に接続され
ている。Ｐｃｈトランジスタ１１１のゲートは入力端子
１０１に接続されている。Ｐｃｈトランジスタ１１２の
ゲートは入力端子１０２に接続されている。また、Ｐｃ
ｈトランジスタ１１１、１１２は並列に接続されてお
り、それらのソースおよびドレインはそれぞれ中間ノー
ド１２０および１２１に接続されている。

【００４１】１１３、１１４はＮｃｈトランジスタであ
る。Ｎｃｈトランジスタ１１３は、ゲートがクロック入
力端子１００に、ソースが接地電位ＶＳＳに、ドレイン
が中間ノード１２１に接続されている。また、Ｎｃｈト
ランジスタ３１４は、ゲートが出力端子１０３に、ソー
スが接地電位ＶＳＳに、ドレインが中間ノード１２１に
接続されている。

【００４２】１１５はインバータであって、その入力端
子は中間ノード１２１に、その出力端子は出力端子１０
３に接続されている。

【００４３】図１のダイナミック回路は、クロック入力
端子１００が論理「Ｈ」にある期間には、ディスチャー
ジ期間としての動作を行い、クロック入力端子１００が
論理「Ｌ」にある期間には、入力端子１０１、１０２の
論理レベルに応じた論理を、出力端子１０３から出力す
る、評価期間としての動作を行う。

【００４４】また、Ｎｃｈトランジスタ１１４は、評価
期間中に中間ノード１２１の電位を保持するためのキー
パー回路を構成し、評価期間中に、中間ノード１２１の
電位が、フローティングになることによって、論理
「Ｌ」レベルより高くなった場合、誤った論理出力や、
グリッジ出力が発生することを回避する役目を果たす。

【００４５】このキーパー回路用のＮｃｈトランジスタ
１１４の電流能力は、回路中に存在する他のトランジス
タ１１０、１１１、１１２の電流能力よりも、十分小さ
く作成する必要がある。キーパー回路用のＮｃｈトラン
ジスタ１１４の電流能力を、より大きくすることによっ
て、中間ノード１２１にディスチャージされた論理
「Ｌ」レベルの電位を保持する働きは強くなるが、面積
が増大し、回路全体の動作速度は低下するため、面積制
約が厳しい場合や、高速に動作させる必要がある回路の
場合には、不利になる為、高速動作、省面積優先である
回路に使用することが困難になってしまう。

【００４６】クロック入力端子１００が論理「Ｈ」レベ
ルであるディスチャージ期間には、Ｐｃｈトランジスタ
１１０はＯＦＦし、Ｎｃｈトランジスタ１１３はＯＮ
し、中間ノード１２１は、Ｎｃｈトランジスタ１１３を
介して接地電位ＶＳＳへと放電され、論理「Ｌ」レベル
になる。

【００４７】また、クロック入力端子１００が論理
「Ｌ」レベルである評価期間には、Ｐｃｈトランジスタ
１１０はＯＮし、Ｎｃｈトランジスタ１１３はＯＦＦす
る。ディスチャージ期間に論理「Ｌ」レベルに放電され
た中間ノード１２１の電荷が、評価期間に充電が行われ
中間ノード１２１が論理「Ｈ」レベルに変化するか否か
は、入力端子１０１、１０２の論理状態により決定され
る。

【００４８】図１のダイナミック回路の場合、評価期間
中に入力端子１０１、１０２がすべて論理「Ｈ」レベル
であるとき、Ｐｃｈトランジスタ１１０はＯＮ状態とな
るが、Ｐｃｈトランジスタ１１１、１１２はともにＯＦ
Ｆ状態になり、ディスチャージ期間中に中間ノード１２
１に放電された論理「Ｌ」レベルの電位は、そのまま保
持されるため、インバータ１１５を介して出力端子１０
３に出力される信号は、論理「Ｈ」レベルとなる。

【００４９】同じく評価期間中、入力端子１０１、１０
２がすべて論理「Ｌ」レベルであるときは、Ｐｃｈトラ
ンジスタ１１０、１１１、１１２はすべてＯＮ状態にな
り、ディスチャージ期間中に論理「Ｌ」レベルであった
中間ノード１２１の電位は、電源電位ＶＤＤからＰｃｈ
トランジスタ１１０、１１１、１１２を介して、論理
「Ｈ」レベルに充電される。そのため、インバータ１１
５を介して出力端子１０３に出力される信号は、論理
「Ｌ」レベルとなる。

【００５０】同じく評価期間中、入力端子１０１が論理
「Ｌ」レベルで、入力端子１０２が論理「Ｈ」レベルで
あるときは、Ｐｃｈトランジスタ１１２はＯＦＦ状態に
なるが、Ｐｃｈトランジスタ１１０、１１１はどちらも
ＯＮ状態になるため、ディスチャージ期間中に論理
「Ｌ」レベルであった中間ノード１２１の電位は、電源
電位ＶＤＤからＰｃｈトランジスタ１１０、１１１介し
て、論理「Ｈ」レベルに充電される。そのため、インバ
ータ１１５を介して出力端子１０３に出力される信号
は、論理「Ｌ」レベルとなる。

【００５１】同じく評価期間中、入力端子１０１が論理
「Ｈ」レベルで、入力端子１０２が論理「Ｌ」レベルで
あるときは、Ｐｃｈトランジスタ１１１はＯＦＦ状態に
なるが、Ｐｃｈトランジスタ１１０、１１２はどちらも
ＯＮ状態になるため、ディスチャージ期間中に論理
「Ｌ」レベルであった中間ノード１２１の電位は、電源
電位ＶＤＤからＰｃｈトランジスタ１１０、１１２を介
して、論理「Ｈ」レベルに充電される。そのため、イン
バータ１１５を介して出力端子１０３に出力される信号
は、論理「Ｌ」レベルとなる。

【００５２】上記のように、図１のダイナミック回路
は、ディスチャージ期間に中間ノード１２１に論理
「Ｌ」レベルの電荷を充電し、評価期間に入力端子１０
１、１０２に対して論理積をとった論理を、出力端子１
０３から出力する構成をとっているよって、図１のダイ
ナミック回路は、パラレルタイプのＡＮＤゲートを構成
する。

【００５３】図１のようなパラレルタイプのＡＮＤゲー
トを使用した場合には、図６のシリアルタイプのＡＮＤ
ゲートを使用した場合に発生する、入力端子の信号の組
み合わせに応じて、中間ノードへの電荷再分配による誤
った論理出力やグリッジ出力は、出力端子１０３から出
力されることはない。そのため、中間ノード１２１の電
位を保持するための、キーパー回路用のＮｃｈトランジ
スタ１１４の電流能力を大きくする必要が無く、動作速
度の低下や、面積の増大を招くことは無い。

【００５４】本実施形態では、このようなＡＮＤゲート
以外の論理ゲートも、第一の構成のようなシリアルタイ
プと、第二の構成のようなパラレルタイプの、同一論理
を実現する２種類の対となる回路をライブラリとして用
意する。

【００５５】以下、本実施形態において、かかるライブ
ラリを用いた半導体装置の論理作成方法について、図２
を用いて説明する。図２は、本実施形態による半導体装
置の論理作成方法における処理手順を示すフローチャー
トである。

【００５６】図２において、まず、回路規模が小さく動
作速度が速い、図６に示すようなシリアルタイプの第一
の構成の回路を選択する（２０１）。次に、その選択し
た回路を用いて作成した回路群に対して、ＳＰＩＣＥな
どで代表されるシミュレータによる回路動作のシミュレ
ーションを実行し（２０２）、中間ノード６０４に生じ
るノイズレベルが閾値未満であるか否かを判定する（２
０３）。そのノイズレベルが、閾値未満であり、ノイズ
無しと判定された場合は、そのまま第一の構成の回路を
使用する（２０４）。

【００５７】ここでは、例えば、出力端子６０３の信号
が、中間ノード６０４のノイズの影響により、１００ｍ
Ｖ以上変化してしまった場合をノイズ有りとして判定す
ることにする。

【００５８】一方、中間ノード６０４に生じるノイズレ
ベルが閾値以上であり、ノイズ有りとして判定され、回
路動作に影響を及ぼす場合には、第一の回路に比べて中
間ノードへの電荷再分配によるノイズが発生しにくい第
二の構成の回路を選択し、使用する（２０５）。また、
第二の構成の回路を使用する場合には、トランジスタの
極性が第一の構成の回路と反転していることから、使用
するクロックは、第一の構成の回路を使用した場合と反
転のクロックを使用する（２０６）。このようにして使
用する回路を決定する（２０７）ことで、出力端子から
誤った論理出力やグリッジ出力が発生することが回避さ
れる。

【００５９】以上のように、本実施形態によれば、ライ
ブラリとして第一、第二の構成の回路を用意し、上記し
たような、中間ノードへの電荷再分配による、出力デー
タに生じるノイズによる誤動作の問題が起こる場合に
は、第二の回路構成を持った回路を適用することで、ラ
イブラリが第一の回路のみで構成されていた場合では回
避することが困難であった、高速動作、省面積優先であ
る回路を使用しつつ、中間ノードへの電荷再分配によ
る、出力データに生じるノイズによる誤動作の問題を回
避することができる。

【００６０】（第二の実施形態）第一の実施形態では、
ＡＮＤゲートを構成するダイナミック回路の論理作成方
法について説明したが、本発明の第二の実施形態では、
ＯＲゲートを構成するダイナミック回路の論理作成方法
について説明する。

【００６１】まず、本実施形態において、半導体装置の
論理作成に使用されるライブラリとして、第二の従来例
として図７に示したパラレルタイプＯＲゲートを構成す
る第一の構成の回路を用意する。

【００６２】図７のパラレルタイプＯＲゲートにおい
て、キーパー回路用Ｐｃｈトランジスタ７１４の電流能
力は、回路中に存在する他のトランジスタ７１０、７１
１、７１２、７１３の電流能力よりも、十分小さく作成
する必要がある。このキーパー回路用Ｐｃｈトランジス
タ７１４の能力を、より大きくすることによって、中間
ノード７０４にプリチャージされた論理「Ｈ」レベルの
電位を保持する働きは強くなるが、面積が増大し、回路
全体の動作速度は低下するため、面積制約が厳しい場合
や、高速に動作させる必要がある回路の場合には、不利
になる為、高速動作、省面積優先である回路に使用する
ことが困難になってしまう。

【００６３】図７のようなパラレルタイプＯＲゲートを
使用した場合、評価期間中、入力端子７０１、７０２の
うち、どちらか一方、もしくは両方が論理「Ｈ」レベル
になると、プリチャージ期間に論理「Ｈ」レベルに充電
された中間ノード７０４の電位は、論理「Ｌ」レベルに
放電されるため、次回のプリチャージ期間に、再度中間
ノード７０４が論理「Ｈ」レベルの電位に放電される。
つまり入力端子７０１が論理「Ｌ」レベルかつ入力端子
７０２が論理「Ｈ」レベルであるとき、また、入力端子
７０１が論理「Ｈ」レベルかつ入力端子７０２が論理
「Ｌ」レベルであるとき、また、入力端子７０１、７０
２がともに論理「Ｈ」レベルであるときに、中間ノード
７０４に充電された電荷が消費され、入力端子７０１、
７０２がともに論理「Ｌ」レベルのときは、中間ノード
７０４に充電された電荷は消費されない。

【００６４】次に、本実施形態において、半導体装置の
論理作成に使用されるライブラリとして、図３に示すシ
リアルタイプのＯＲゲートを構成する第二の構成の回路
を用意する。

【００６５】図３において、３１５はインバータであっ
て、３１０、３１１、３１２はＰｃｈトランジスタ、３
１３、３１４はＮｃｈトランジスタ、３００、３０１は
入力端子、３０２はクロック入力端子、３０３は出力端
子、３０４、３０５、３０６は中間ノードである。

【００６６】インバータ３１５の入力端子は中間ノード
３０４に、その出力端子は出力端子３０３に接続されて
いる。Ｐｃｈトランジスタ３１０、３１１、３１２は直
列に接続されている。Ｐｃｈトランジスタ３１０は、ゲ
ートがクロック入力端子３０２に、ソースが電源電位Ｖ
ＤＤに、ドレインが中間ノード３０５に接続されてい
る。Ｐｃｈトランジスタ３１１は、ゲートが入力端子３
００に、ソースおよびドレインがそれぞれ中間ノード３
０５および３０６に接続されている。Ｐｃｈトランジス
タ３１２は、ゲートが入力端子３０１に、ソースおよび
ドレインがそれぞれ中間ノード３０４および３０６に接
続されている。

【００６７】Ｎｃｈトランジスタ３１３は、ゲートがク
ロック入力端子３０２に、ソースが接地電位ＶＳＳに、
ドレインが中間ノード３０４に接続されている。Ｎｃｈ
トランジスタ３１４は、ゲートが出力端子３０３に、ソ
ースが接地電位ＶＳＳに、ドレインが中間ノード３０４
に接続されている。

【００６８】図３のダイナミック回路は、クロック入力
端子３０２が論理「Ｌ」レベルにある期間には、ディス
チャージ期間としての動作を行い、クロック入力端子３
０２が論理「Ｈ」レベルにある期間には、入力端子３０
０、３０１の論理レベルに応じた論理を、出力端子３０
３から出力する、評価期間としての動作を行う。

【００６９】また、Ｎｃｈトランジスタ３１４は、評価
期間中に中間ノード３０４の電位を保持するためのキー
パー回路を構成し、評価期間中に発生する、電荷再分配
の影響で、中間ノード３０４の電位が論理「Ｈ」レベル
に変化してしまうことによる、誤った論理出力や、グリ
ッジ出力が発生することを回避する役目を果たす。

【００７０】キーパー回路用Ｎｃｈトランジスタ３１４
の電流能力は、回路中に存在する他のトランジスタ３１
０、３１１、３１２、３１３の電流能力よりも、十分小
さく作成する必要がある。このキーパー回路用Ｎｃｈト
ランジスタ３１４の電流能力を、より大きくすることに
よって、中間ノード３０４にディスチャージされた論理
「Ｌ」レベルの電位を保持する働きは強くなるが、面積
が増大し、また、回路全体の動作速度は低下するため、
使用できる面積が制限される場合や、高速に動作させる
必要がある回路の場合には不利になる為、高速動作、省
面積優先である回路に使用することが困難になってしま
う。

【００７１】クロック入力端子３０２が論理「Ｈ」レベ
ルであるディスチャージ期間には、Ｎｃｈトランジスタ
３１３はＯＮし、Ｐｃｈトランジスタ３１０はＯＦＦ
し、中間ノード３０４は、Ｎｃｈトランジスタ３１３を
介して接地電位ＶＳＳに放電され、論理「Ｌ」レベルに
なる。

【００７２】また、クロック入力端子３０２が論理
「Ｌ」レベルである評価期間には、Ｎｃｈトランジスタ
３１３はＯＦＦし、Ｐｃｈトランジスタ３１０はＯＮす
る。ディスチャージ期間に論理「Ｌ」レベルとなった中
間ノード３０４が、評価期間に充電が行われ、中間ノー
ド３０４が論理「Ｈ」レベルに変化するか否かは、入力
端子３００、３０１の論理状態により決定される。

【００７３】図３のダイナミック回路の場合、評価期間
中に入力端子３００、３０１がすべて論理「Ｌ」レベル
であるとき、Ｐｃｈトランジスタ３１０、３１１、３１
２はすべてＯＮ状態になり、ディスチャージ期間中に論
理「Ｌ」レベルとなった中間ノード３０４は、電源電位
ＶＤＤからＰｃｈトランジスタ３１０、３１１、３１２
を介して充電され、論理「Ｈ」レベルに変化する。その
ため、インバータ３１５を介して出力端子３０３に出力
される信号は、論理「Ｌ」レベルとなる。

【００７４】同じく評価期間中、入力端子３００、３０
１がすべて論理「Ｈ」レベルであるときは、Ｐｃｈトラ
ンジスタ３１０はＯＮ状態になるが、Ｐｃｈトランジス
タ３１１、３１２はともにＯＦＦ状態になり、ディスチ
ャージ期間中に論理「Ｌ」レベルとなった中間ノード３
０４の電位の、Ｐｃｈトランジスタ３１０、３１１、３
１２を介しての論理「Ｈ」レベルへの充電は行われず、
そのまま保持される。そのため、インバータ３１５を介
して出力端子３０３に出力される信号は、論理「Ｈ」レ
ベルとなる。

【００７５】同じく評価期間中、入力端子３００が論理
「Ｌ」レベルで、入力端子３０１が論理「Ｈ」レベルで
あるときは、Ｐｃｈトランジスタ３１０、３１１はとも
にＯＮ状態になるが、Ｐｃｈトランジスタ３１２はＯＦ
Ｆ状態になるため、ディスチャージ期間中に論理「Ｌ」
レベルとなった中間ノード３０４の電位の、Ｐｃｈトラ
ンジスタ３１０、３１１、３１２を介しての論理「Ｈ」
レベルへの充電は行われず、そのまま保持される。その
ため、インバータ３１５を介して出力端子３０３に出力
される信号は、論理「Ｈ」レベルとなる。

【００７６】同じく評価期間中、入力端子３００が論理
「Ｈ」レベルで、入力端子３０１が論理「Ｌ」レベルで
あるときは、Ｐｃｈトランジスタ３１０、３１２はとも
にＯＮ状態になるが、Ｐｃｈトランジスタ３１１はＯＦ
Ｆ状態になるため、ディスチャージ期間中に論理「Ｌ」
レベルとなった中間ノード３０４の電位の、Ｐｃｈトラ
ンジスタ３１０、３１１、３１２を介しての論理「Ｈ」
レベルへの充電は行われず、そのまま保持される。その
ため、インバータ３１５を介して出力端子３０３に出力
される信号は、論理「Ｈ」レベルとなる。

【００７７】上記のように、図３のダイナミック回路
は、ディスチャージ期間に中間ノード３０４を論理
「Ｌ」レベルの電位に放電し、評価期間に入力端子３０
０、３０１に対して論理和をとった論理を、出力端子３
０３から出力する構成をとっている。

【００７８】図３のようなシリアルタイプＯＲゲートを
使用した場合、評価期間中、入力端子３００、３０１が
両方とも論理「Ｌ」レベルになると、ディスチャージ期
間中に論理「Ｌ」レベルに放電された中間ノード３０４
は、論理「Ｈ」レベルに充電される。つまり、評価期間
中、入力端子３００が論理「Ｌ」レベルかつ入力端子３
０１が論理「Ｈ」レベルであるとき、また、入力端子３
００が論理「Ｈ」レベルかつ入力端子３０１が論理
「Ｌ」レベルであるとき、さらに入力端子３００、３０
１がともに論理「Ｈ」レベルであるときに、中間ノード
３０４の放電された論理「Ｌ」レベルの電位は変化せ
ず、入力端子３００、３０１がともに論理「Ｌ」レベル
であるときにのみ、中間ノード３０４に充電された電荷
は論理「Ｈ」レベルになる。

【００７９】本実施形態では、このようなＯＲゲート以
外の論理ゲートも、第一の構成のようなパラレルタイプ
と、第二の構成のようなシリアルタイプの、同一論理を
実現する２種類の対となる回路をライブラリとして用意
する。

【００８０】以下、本実施形態において、かかるライブ
ラリを用いた半導体装置の論理作成方法について、図４
を用いて説明する。図４は、本実施形態による半導体装
置の論理作成方法における処理手順を示すフローチャー
トである。

【００８１】図４において、まず、選択した対となる２
つの回路を用いて作成した回路群に対して、例えばＳＰ
ＩＣＥによる消費電力のシミュレーションを実行し（４
０１）、回路の消費電力が閾値未満か否かを判定する
（４０２）。シミュレーションの結果で、作成した回路
群の消費電力が閾値未満であれば、第一の構成の回路を
使用する（４０３）。また、消費電力が閾値以上であれ
ば、第一の構成の回路より消費電力の少ない第二の構成
の回路を選択し、使用する（４０４）。また、第二の構
成の回路を使用する場合には、トランジスタの極性が第
一の構成の回路と反転していることから、クロックは、
第一の構成の回路を使用した場合と極性を反転させたク
ロックを使用する（４０５）。このようにして使用する
回路を決定する（４０６）ことで、回路群の消費電力を
低減することが可能となる。

【００８２】以上のように、本実施形態によれば、ライ
ブラリとして第一、第二の構成の回路を用意し、例えば
ＳＰＩＣＥ等に代表される消費電力のシミュレーション
によって消費電力を調べ、対になっている第一の回路構
成と第二の回路構成のうち、消費電力が小さいほうを選
択し、使用することによって、第一の回路構成のみのラ
イブラリを用いて論理を作成する場合に比べて、消費電
力をより低減した論理を作成することができる。

【００８３】なお、論理シミュレーションによる入力論
理を用いて、中間ノード７０４、３０４の遷移確率を調
べ、プリチャージ・ディスチャージによる中間ノード７
０４、３０４の遷移確率のより小さい構成の回路を選択
することで代用しても、消費電力の低減を図ることが可
能である。

【００８４】（第三の実施形態）第一の実施形態で、図
６のシリアルタイプＡＮＤゲートを使用する際に、評価
期間でかつ入力端子６０１が論理「Ｌ」レベルであり、
入力端子６００が論理「Ｌ」レベルから論理「Ｈ」レベ
ルに変化し、Ｎｃｈトランジスタ６１２がＯＮしたとき
に、Ｎｃｈトランジスタ６１２とＮｃｈトランジスタ６
１３を接続している中間ノード６０５に、プリチャージ
期間中に中間ノード６０４に充電された論理「Ｈ」レベ
ルの電荷の再分配が発生することを説明した。

【００８５】本発明の第三の実施形態では、かかるシリ
アルタイプのダイナミック回路において消費電力を低減
する方法について、図６に加えて、図５を参照しながら
説明する。図５は、本実施形態による半導体装置の論理
作成方法における処理手順を示すフローチャートであ
る。

【００８６】図５において、まず、２つの入力端子６０
０、６０１に入力される信号レベルの遷移確率を調べ
（５０１）、論理「Ｈ」レベルが入力される（Ｎｃｈト
ランジスタがＯＮする）確率がより低い信号線を、中間
ノード６０４から近いＮｃｈトランジスタ６１２のゲー
トに接続された入力端子６００に接続し（５０２）、回
路を決定する（５０３）。これにより、中間ノード６０
５への、中間ノード６０４の電荷再分配の回数を減らす
ことができる。その結果、キーパー回路用Ｐｃｈトラン
ジスタ６１５を介して、中間ノード６０４へ充電される
電荷量を削減することができ、回路の消費電力を抑える
ことができる。

【００８７】以上のように、本実施形態によれば、シリ
アルタイプのダイナミック回路を使用する場合におい
て、入力端子の信号レベルの遷移確率を調べ、接続され
たトランジスタがＯＮする確率がより低い信号線を、プ
リチャージライン、またはディスチャージラインに近い
側の入力トランジスタに接続することによって、入力端
子に接続されたトランジスタ同士を接続する中間ノード
へのプリチャージ回数を減らすことができ、消費電力の
低減が可能となる。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
中間ノードへの電荷再分配による、出力データに生じる
ノイズによって誤動作の問題が起こる場合に、第一、第
二の回路の構成から使用する回路を使い分けることによ
って、ライブラリが第一の回路のみで構成されていた場
合では回避することが困難であった、高速動作、省面積
優先である回路を使用しつつ、中間ノードへの電荷再分
配による、出力データに生じるノイズによる誤動作の問
題を回避することが可能になる。

【００８９】また、消費電力のシミュレーションを実行
することにより、第一、第二の回路から消費電力が小さ
い方を選択することで、第一の回路の構成のみのライブ
ラリを用いて論理を作成する場合に比べて、より消費電
力を削減した論理を作成することが可能になる。

【００９０】また、入力論理に応じてライブラリの第
一、第二の回路から、中間ノードにプリチャージ・ディ
スチャージの発生が起こりにくい方を選択し使用するこ
とによって、第一の構成の回路のみのライブラリを用い
て論理を作成する場合に比べて、より消費電力を削減し
た論理を作成することが可能になる。

【００９１】さらに、入力信号の遷移確率を調べ、接続
されたトランジスタがＯＮする確率がより低い入力信号
線を、プリチャージラインまたはディスチャージライン
に近い側のトランジスタの入力端子に接続することによ
って、入力端子に接続されたトランジスタ同士を接続す
る中間ノードへの充放電の回数を減らすことができ、消
費電力を低減することが可能になる。

【図面の簡単な説明】

【図１】 本発明の第一の実施形態に係る半導体装置の
論理作成方法に使用されるライブラリに含まれる第二の
回路構成のパラレルタイプＡＮＤゲートの内部構成を示
す回路図

【図２】 本発明の第一の実施形態に係る半導体装置の
論理作成方法における処理手順を示すフローチャート

【図３】 本発明の第二の実施形態に係る半導体装置の
論理作成方法に使用されるライブラリに含まれる第二の
回路構成のシリアルタイプＯＲゲートの内部構成を示す
回路図

【図４】 本発明の第二の実施形態に係る半導体装置の
論理作成方法における処理手順を示すフローチャート

【図５】 本発明の第三の実施形態に係る半導体装置の
論理作成方法における処理手順を示すフローチャート

【図６】 従来および本発明の第一の実施形態に係る半
導体装置の論理作成方法に使用されるライブラリに含ま
れる第一の回路構成のシリアルタイプＡＮＤゲートの内
部構成を示す回路図

【図７】 従来および本発明の第二の実施形態に係る半
導体装置の論理作成方法に使用されるライブラリに含ま
れる第一の回路構成のパラレルタイプＯＲゲートの内部
構成を示す回路図

【符号の説明】

１０１、１０２、３００、３０１、６００、６０１、７
０１、７０２ 入力端子 １００、３０２、６０２、７００ クロック入力端子 １０３、３０３、６０３、７０３ 出力端子 １２０、１２１、３０４、３０５、３０６、６０４、６
０５、６０６、７０４、７０５ 中間ノード １１５、３１５、６１０、７１５ インバータ １１０、１１１、１１２、３１０、３１１、３１２、６
１１、６１５、７１０、７１４ Ｐｃｈトランジスタ １１３、１１４、３１３、３１４、６１２、６１３、６
１４、７１１、７１２、７１３ Ｎｃｈトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 一喜 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Ｆターム(参考） 5F038 BH07 BH19 DF01 EZ10 EZ20 5F064 BB05 BB07 CC12 HH06 HH09 5J042 BA01 CA08 CA22 CA23 CA27 DA02

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第一の構成要素と第二の構成要素とを含
   むライブラリであって、 前記第一の構成要素は、第一のクロック入力端子が第一
   の電位にある場合にプリチャージノードの電位を第二の
   電位に設定し、前記第一のクロック入力端子が第三の電
   位にあり且つ複数の第一の入力端子の論理状態がある特
   定の論理状態にある場合に前記プリチャージノードの電
   位を第四の電位に設定する第一の半導体集積回路群から
   なり、 前記第二の構成要素は、前記第一の半導体集積回路群と
   は異なる構成を有し且つ同一の論理演算を実行する第二
   の半導体集積回路群からなり、 前記第二の半導体集積回路群は、第二のクロック入力端
   子が前記第三の電位にある場合にディスチャージノード
   の電位を前記第四の電位に設定し、前記第二のクロック
   入力端子が前記第一の電位にあり且つ複数の第二の入力
   端子の論理状態が前記ある特定の論理状態にある場合に
   前記ディスチャージノードの電位を前記第二の電位に設
   定することを特徴とするライブラリ。
2. 【請求項２】 第一の構成要素と第二の構成要素とを含
   むライブラリを用いて設計された半導体集積回路装置で
   あって、 前記第一の構成要素は、第一のクロック入力端子が第一
   の電位にある場合にプリチャージノードの電位を第二の
   電位に設定し、前記第一のクロック入力端子が第三の電
   位にあり且つ複数の第一の入力端子の論理状態がある特
   定の論理状態にある場合に前記プリチャージノードの電
   位を第四の電位に設定する第一の半導体集積回路群から
   なり、 前記第二の構成要素は、前記第一の半導体集積回路群と
   は異なる構成を有し且つ同一の論理演算を実行する第二
   の半導体集積回路群からなり、 前記第二の半導体集積回路群は、第二のクロック入力端
   子が前記第三の電位にある場合にディスチャージノード
   の電位を前記第四の電位に設定し、前記第二のクロック
   入力端子が前記第一の電位にあり且つ複数の第二の入力
   端子の論理状態が前記ある特定の論理状態にある場合に
   前記ディスチャージノードの電位を前記第二の電位に設
   定することを特徴とする半導体集積回路装置。
3. 【請求項３】 第一のクロック入力端子が第一の電位に
   ある場合にプリチャージノードの電位を第二の電位に設
   定し、前記第一のクロック入力端子が第三の電位にあり
   且つ複数の第一の入力端子の論理状態がある特定の論理
   状態にある場合に前記プリチャージノードの電位を第四
   の電位に設定する第一の半導体集積回路群からなる第一
   の構成要素と、 第二のクロック入力端子が前記第三の電位にある場合に
   ディスチャージノードの電位を前記第四の電位に設定
   し、前記第二のクロック入力端子が前記第一の電位にあ
   り且つ複数の第二の入力端子の論理状態が前記ある特定
   の論理状態にある場合に前記ディスチャージノードの電
   位を前記第二の電位に設定し、前記第一の半導体集積回
   路群とは異なる構成を有し且つ同一の論理演算を実行す
   る第二の半導体集積回路群からなる第二の構成要素とを
   含むライブラリを用いて半導体集積回路装置の論理を作
   成する方法であって、 対をなす前記第一の構成要素と前記第二の構成要素のう
   ち、前記プリチャージノードおよびディスチャージノー
   ドのうち意図しない電位レベルの変動が少ない方を選択
   し、論理を作成することを特徴とする半導体集積回路装
   置の論理作成方法。
4. 【請求項４】 第一のクロック入力端子が第一の電位に
   ある場合にプリチャージノードの電位を第二の電位に設
   定し、前記第一のクロック入力端子が第三の電位にあり
   且つ複数の第一の入力端子の論理状態がある特定の論理
   状態にある場合に前記プリチャージノードの電位を第四
   の電位に設定する第一の半導体集積回路群からなる第一
   の構成要素と、 第二のクロック入力端子が前記第三の電位にある場合に
   ディスチャージノードの電位を前記第四の電位に設定
   し、前記第二のクロック入力端子が前記第一の電位にあ
   り且つ複数の第二の入力端子の論理状態が前記ある特定
   の論理状態にある場合に前記ディスチャージノードの電
   位を前記第二の電位に設定し、前記第一の半導体集積回
   路群とは異なる構成を有し且つ同一の論理演算を実行す
   る第二の半導体集積回路群からなる第二の構成要素とを
   含むライブラリを用いて半導体集積回路装置の論理を作
   成する方法であって、 前記ライブラリを用いて作成された半導体集積回路の消
   費電力を判定し、 対をなす前記第一の構成要素と前記第二の構成要素のう
   ち、消費電力の小さい方を選択し、論理を作成すること
   を特徴とする半導体集積回路装置の論理作成方法。
5. 【請求項５】 第一のクロック入力端子が第一の電位に
   ある場合にプリチャージノードの電位を第二の電位に設
   定し、前記第一のクロック入力端子が第三の電位にあり
   且つ複数の第一の入力端子の論理状態がある特定の論理
   状態にある場合に前記プリチャージノードの電位を第四
   の電位に設定する第一の半導体集積回路群からなる第一
   の構成要素と、 第二のクロック入力端子が前記第三の電位にある場合に
   ディスチャージノードの電位を前記第四の電位に設定
   し、前記第二のクロック入力端子が前記第一の電位にあ
   り且つ複数の第二の入力端子の論理状態が前記ある特定
   の論理状態にある場合に前記ディスチャージノードの電
   位を前記第二の電位に設定し、前記第一の半導体集積回
   路群とは異なる構成を有し且つ同一の論理演算を実行す
   る第二の半導体集積回路群からなる第二の構成要素とを
   含むライブラリを用いて半導体集積回路装置の論理を作
   成する方法であって、 対をなす前記第一の構成要素と第二の構成要素のうち、
   前記プリチャージノードと前記ディスチャージノードの
   遷移確率が低い方を選択し、前記ライブラリの半導体集
   積回路を組み合わせて論理を作成することを特徴とする
   半導体集積回路装置の論理作成方法。
6. 【請求項６】 クロック入力端子が第一の電位にある場
   合にプリチャージノードの電位を第二の電位に設定し、
   前記クロック入力端子が第三の電位にあり且つ複数の入
   力端子の電位がある特定の電位にある場合に前記プリチ
   ャージノードの電位を第四の電位に設定する半導体集積
   回路を構成要素として有する半導体集積回路装置の論理
   を作成する方法であって、 前記複数の入力端子に接続される半導体集積回路が、前
   記第四の電位と前記プリチャージノードとの間に直列接
   続されている場合、前記複数の入力端子のうち遷移確率
   がより高いものを前記プリチャージノードから遠い側に
   配置し、論理を作成することを特徴とする半導体集積回
   路装置の論理作成方法。