KR101013444B1 - 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로 - Google Patents

듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로 Download PDF

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Abstract

본 발명의 듀티 사이클 보정 장치는, DLL 클럭의 위상을 제어하여 라이징 클럭과 폴링 클럭을 생성하는 위상 스플리터; 제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 지연 수단; 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍에 따라 토글하는 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티비 보정 수단; 및 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 제어 신호를 생성하는 지연 제어 수단;을 포함하는 것을 특징으로 한다.
듀티 사이클, DLL 회로, 전송 라인

Description

듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로{Duty Cycle Correction Apparatus and Semiconductor Integrated Circuit having the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 듀티 사이클 보정 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭의 라이징 에지와 폴링 에지를 모두 이용하여 데이터를 처리함으로써 그 동작 속도를 향상시킨다. 따라서 클럭의 라이징 에지 구간과 폴링 에지 구간의 비율, 즉 듀티비가 50:50으로 일치되지 않으면 동작 효율이 떨어지게 된다. 그러나 실제로 반도체 집적 회로 내에서 사용되는 클럭은 반도체 집적 회로의 실장 환경에서 노이즈 등의 여러 가지 요인에 의해 정확한 비율의 듀티비를 갖기가 어렵게 된다. 그러므로 반도체 집적 회로는 동작 효율을 향상시키기 위해 클럭의 듀티비를 보정하기 위한 듀티 사이클 보정 장치를 구비하여 클럭의 듀티비를 보정하고 있다.
현재까지의 듀티 사이클 보정 장치는 일반적으로 DLL(Delay Locked Loop) 회로에 구비되었으며, DLL 회로에서 출력되는 클럭 쌍의 듀티 사이클을 보정하는 형 태로서 구현되었다. 그런데, 이와 같이 DLL 회로의 출력단에서 클럭에 대한 듀티 사이클 보정 동작을 수행하여도, 이후 전송 라인에 존재하는 지연 소자들에 의해 클럭의 듀티비가 다시 왜곡되는 현상이 발생하게 된다. 또한, 이처럼 클럭 쌍을 전송하는 경우, 전송 라인은 라인 쌍으로 이루어져야 하며, 이에 따라 반도체 집적 회로의 면적 및 전력 효율이 저하되는 결과가 초래된다. 이처럼, 종래의 듀티 사이클 보정 장치는 DLL 회로에 구비되어야만 하였고, 전송 라인에 의한 신호 왜곡, 면적 효율 저하 및 전력 효율 저하 등의 부작용을 해결하기에, 활용 폭이 제한적이었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 향상된 듀티비 특성을 갖는 클럭을 제공하는 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 신호 왜곡, 면적 효율 저하 및 전력 효율 저하 등의 부작용을 개선할 수 있는 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는, DLL 클럭의 위상을 제어하여 라이징 클럭과 폴링 클럭을 생성하는 위상 스플리터; 제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 지연 수단; 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍에 따라 토글하는 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티비 보정 수단; 및 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 제어 신호를 생성하는 지연 제어 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 외부 클럭보다 소정 시간 앞선 위상을 갖는 DLL 클럭을 생성하는 DLL 회로; 상기 DLL 클럭을 전송하는 전송 라인; 상기 전송 라인으로부터 전달되는 상기 DLL 클럭의 듀티 사이클을 보정하여 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티 사이클 보정 장치; 및 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 이용하여 데이터 출력 동작을 수행하는 데이터 출력 장치;를 포함하는 것을 특징으로 한다.
본 발명의 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로는, 전송 라인에 의한 신호 왜곡으로 인한 부작용을 감소시킴으로써, 데이터 출력 장치에 보다 향상된 듀티비 특성을 갖는 클럭을 제공하는 효과가 있다.
또한 본 발명의 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로는 클럭 전송 라인의 수를 감소시킴으로써, 면적 효율 저하 및 전력 효율 저하 등의 부작용을 개선할 수 있는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 외부 클럭(clk_ext)보다 소정 시간 앞선 위상을 갖는 DLL 클럭(clk_dll)을 생성하는 DLL 회로(10); 상기 DLL 클럭(clk_dll)을 전송하는 전송 라인(20); 상기 전송 라인(20)으로부터 전달되는 상기 DLL 클럭(clk_dll)의 듀티 사이클을 보정하여 보정 라이징 클럭(rclk_crt)과 보정 폴링 클럭(fclk_crt)을 생성하는 듀티 사이클 보정 장 치(30); 및 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)을 이용하여 데이터 출력 동작을 수행하는 데이터 출력 장치(40);를 포함한다.
여기에서, 상기 DLL 회로(10)는 클럭 쌍이 아닌 단일한 클럭으로서 상기 DLL 클럭(clk_dll)을 출력한다. 이후, 상기 듀티 사이클 보정 장치(30)는 상기 전송 라인(20)을 통해 전달되는 상기 DLL 클럭(clk_dll)을 위상 제어하여 라이징 클럭과 폴링 클럭을 생성하고, 이를 이용하여 듀티 사이클 보정 동작을 수행하여 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)을 생성한다. 따라서 상기 DLL 클럭(clk_dll)의 듀티 사이클이 상기 전송 라인(20)에 존재하는 지연 성분에 의해 왜곡되더라도, 이후 상기 듀티 사이클 보정 장치(30)가 이를 보정할 수 있으므로, 상기 데이터 출력 장치(40)에는 보다 향상된 듀티비 특성의 클럭 쌍이 전달될 수 있게 된다.
또한, 클럭 쌍이 아닌 하나의 클럭을 전송하는 상기 전송 라인(20)은 종래에 비해 그 점유 면적이 감소된다. 따라서, 반도체 집적 회로의 면적 효율이 향상되는 이점이 발생하게 되며, 아울러 종래에 비해 상기 전송 라인(20)에서 소모되는 전류의 양이 감소되어 전력 효율이 향상되는 이점 또한 발생하게 된다.
도 2는 도 1에 도시한 듀티 사이클 보정 장치의 구성을 나타낸 블록도이다.
도시한 것과 같이, 상기 듀티 사이클 보정 장치(30)는, DLL 클럭(clk_dll)의 위상을 제어하여 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성하는 위상 스플리터(310); n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 라이징 클럭(rclk)을 지연시켜 지연 라이징 클럭(rclkd)을 생성하는 제 1 클럭 지연 수단(320); 상기 n 비 트의 제어 신호(ctrl<1:n>)에 응답하여 상기 폴링 클럭(fclk)을 지연시켜 지연 폴링 클럭(fclkd)을 생성하는 제 2 클럭 지연 수단(330); 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 에지 타이밍에 따라 토글하는 보정 라이징 클럭(rclk_crt)과 보정 폴링 클럭(fclk_crt)을 생성하는 듀티비 보정 수단(340); 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)의 듀티 사이클을 감지하여 감지 신호(det)를 생성하는 듀티 사이클 감지 수단(350); 및 상기 감지 신호(det)에 응답하여 상기 n 비트의 제어 신호(ctrl<1:n>)를 생성하는 제어 신호 생성 수단(360);을 포함한다.
여기에서, 상기 제 1 클럭 지연 수단(320)과 상기 제 1 클럭 지연 수단(330)은 통칭하여 클럭 지연 수단(370)이라 불러도 무방하다. 즉, 상기 클럭 지연 수단(370)은 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 지연시켜 상기 지연 라이징 클럭(drclk)과 상기 지연 폴링 클럭(dfclk)을 생성한다.
또한, 상기 듀티 사이클 감지 수단(350)과 상기 제어 신호 생성 수단(360)은 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)의 듀티 사이클에 따라 상기 클럭 지연 수단(370)의 동작을 제어한다는 관점에서, 지연 제어 수단(380)이라 부를 수 있다. 즉, 상기 지연 제어 수단(380)은 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)의 듀티 사이클을 감지하여 상기 n 비트의 제어 신호(ctrl<1:n>)를 생성한다.
상기 위상 스플리터(310)는 상기 DLL 클럭(clk_dll)을 위상 반전시켜 상기 폴링 클럭(fclk)을 생성하고, 상기 DLL 클럭(clk_dll)을 상기 라이징 클럭(rclk)으로서 출력한다. 상기 위상 스플리터(310)의 구성은 당업자라면 인버터와 같은 소자를 이용하여 용이하게 구현할 수 있으므로, 상세히 도시하지는 않았다.
상기 제 1 클럭 지연 수단(320)과 상기 제 1 클럭 지연 수단(330)은 각각 상기 n 비트의 제어 신호(ctrl<1:n>)의 논리값에 따라 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 가변적으로 지연시킨다. 이와 같은 동작에 의해 생성되는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은 서로 반주기만큼의 위상차를 갖는 것이 바람직하다.
이후, 상기 듀티비 보정 수단(340)은 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타임마다 서로 반대의 위상으로 토글(Toggle)하는 두 개의 클럭을 생성하여, 이들을 각각 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)으로서 출력한다. 상기 듀티 사이클 보정 장치(30)의 상기 DLL 클럭(clk_dll)에 대한 듀티 사이클 보정 동작이 진행되면서, 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은 서로 반주기만큼의 위상차를 갖게 되어 가고, 이에 따라 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)은 서로 반대의 위상을 갖게 되어 간다.
상기 듀티 사이클 감지 수단(350)은 일반적인 듀티 어큐뮬레이터(Accumulator)의 구성을 통해 용이하게 구현될 수 있다. 즉, 상기 듀티 사이클 감지 수단(350)은 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)의 하이(High) 구간과 로우(Low) 구간의 길이를 파악하고, 파악된 정 보를 상기 감지 신호(det)를 통해 출력한다.
이후, 상기 제어 신호 생성 수단(360)은 상기 감지 신호(det)에 응답하여 n 비트의 디지털 신호들로 구성되는 상기 제어 신호(ctrl<1:n>)의 논리값을 변화시키는 형태로 구현될 수 있다. 이 때, 상기 n 비트의 제어 신호(ctrl<1:n>)는 상기 감지 신호(det)의 레벨에 따라 논리값 ‘1’인 신호가 증가 또는 감소하는 형태로 구성되는 것이 바람직하다. 상기 듀티 사이클 감지 수단(350)과 상기 제어 신호 생성 수단(360), 즉 상기 지연 제어 수단(380)의 구성은 당업자에게 공지된 기술에 해당하며, 따라서 그 구성에 대한 상세한 설명은 생략하기로 한다.
이처럼, 상기 듀티 사이클 보정 장치(30)는 클럭 쌍이 아닌, 단일한 클럭 신호인 상기 DLL 클럭(clk_dll)을 입력 받고, 이에 대한 위상 반전 동작을 수행함으로써 클럭 쌍을 생성한다. 그리고, 자체적인 피드백 루프를 이용하여, 출력되는 클럭들, 즉 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)의 듀티 사이클을 감지하고, 이에 따라 서로 반주기만큼의 위상차를 갖는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)을 생성한다. 이후, 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)은 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타임마다 토글하는 형태로 구현되므로, 50:50의 듀티비를 가질 수 있게 된다.
도 3은 도 2에 도시한 제 1 클럭 지연 수단의 상세 구성도로서, 상기 제 1 클럭 지연 수단(320)과 상기 제 2 클럭 지연 수단(330)은 유사한 형태로 구성되므로, 상기 제 1 클럭 지연 수단(320)에 대한 설명으로 상기 제 2 클럭 지연 수 단(330)에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 클럭 지연 수단(320)은, 상기 라이징 클럭(rclk)을 제 1 시간만큼 지연시켜 제 1 지연 신호(dly1)를 생성하는 제 1 지연부(322); 상기 라이징 클럭(rclk)을 제 2 시간만큼 지연시켜 제 2 지연 신호(dly2)를 생성하는 제 2 지연부(324); 및 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 지연 신호(dly1)와 상기 제 2 지연 신호(dly2)의 위상을 혼합하여 상기 지연 라이징 클럭(rclkd)을 생성하는 위상 혼합부(326);를 포함한다.
여기에서, 상기 제 1 지연부(322)가 갖는 지연 시간인 상기 제 1 시간과 상기 제 2 지연부(324)가 갖는 지연 시간인 상기 제 2 시간은 서로 크기가 다른 시간이다. 여기에서는 상기 제 1 시간보다 상기 제 2 시간이 더 큰 시간인 것으로 가정하기로 한다. 상기 제 1 지연부(322)와 상기 제 2 지연부(324)의 구성은 복수 개의 지연 소자들의 조합으로 용이하게 구현할 수 있다.
상기 위상 혼합부(326)는, 제 1 노드(N1); 상기 제 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 지연 신호(dly1)를 구동하여 상기 제 1 노드(N1)에 전달하는 제 1 구동부(3262); 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 2 지연 신호(dly2)를 구동하여 상기 제 1 노드(N1)에 전달하는 제 2 구동부(3264); 및 상기 제 1 노드(N1)에 전달된 신호를 버퍼링하여 상기 지연 라이징 클럭(rclkd)을 출력하는 버퍼링부(3266);를 포함한다.
여기에서, 상기 제 1 구동부(3262)는 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트를 입력 받는 n 개의 제 1 인버터(IV1<1:n>); 및 상기 n 비트의 제어 신 호(ctrl<1:n>)의 각 비트와 상기 n 개의 제 1 인버터(IV1<1:n>) 중 해당 인버터의 출력 신호에 응답하여 상기 제 1 지연 신호(dly1)를 구동하여 상기 제 1 노드(N1)에 출력하는 n 개의 제 1 제어 인버터(CIV1<1:n>);를 포함한다.
또한, 상기 제 2 구동부(3264)는 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트를 입력 받는 n 개의 제 2 인버터(IV2<1:n>); 및 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트와 상기 n 개의 제 2 인버터(IV2<1:n>) 중 해당 인버터의 출력 신호에 응답하여 상기 제 2 지연 신호(dly2)를 구동하여 상기 제 1 노드(N1)에 출력하는 n 개의 제 2 제어 인버터(CIV2<1:n>);를 포함한다.
상기 버퍼링부(3266)는 제 3 인버터(IV3)를 포함한다.
상기 n 비트의 제어 신호(ctrl<1:n>)가 각각 갖는 전위 레벨에 따라, 상기 제 1 구동부(3262)에서 활성화되는 제어 인버터의 개수와 상기 제 2 구동부(3264)에서 활성화되는 제어 인버터의 개수가 결정된다. 만약에, 상기 n 비트의 제어 신호(ctrl<1:n>)의 제어에 따라, 상기 제 1 구동부(3262)가 상기 제 2 구동부(3264)에 비해 더 강한 구동력을 갖는다면, 상기 지연 라이징 클럭(rclkd)은 상기 제 2 지연 신호(dly2)보다 상기 제 1 지연 신호(dly1)에 더 가까운 위상을 갖게 된다. 이처럼, 상기 위상 혼합부(326)는 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 구동부(3262)와 상기 제 2 구동부(3264)에서 각각 활성화되는 제어 인버터들의 개수를 조정하며, 이에 따라 상기 지연 라이징 클럭(rclkd)의 출력 타이밍이 정밀하게 제어될 수 있다.
이와 같은 상기 제 1 클럭 지연 수단(320)의 동작과 마찬가지로, 상기 제 2 클럭 지연 수단(330) 또한, 상기 폴링 클럭(fclk)을 차별적으로 지연시키고, 이후 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여, 각각의 지연된 신호의 위상을 혼합하는 동작을 수행함으로써, 상기 지연 폴링 클럭(fclkd)의 출력 타이밍을 조정할 수 있다. 즉, 상기 제 1 클럭 지연 수단(320)과 상기 제 2 클럭 지연 수단(330)은 각각 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 지연시키는 동작을 수행하며, 상기 n 비트의 제어 신호(ctrl<1:n>)가 갖는 논리값에 따라, 서로 반주기만큼의 위상차를 갖는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)을 생성할 수 있게 된다.
도 4는 도 2에 도시한 듀티비 보정 수단의 상세 구성도이다.
도시한 바와 같이, 상기 듀티비 보정 수단(340)은, 제 2 노드(N2); 제 3 노드(N3); 상기 지연 라이징 클럭(rclkd)의 라이징 에지마다 펄스 형태로 발생하는 라이징 펄스 신호(rpls)를 생성하는 라이징 펄스 생성부(341); 상기 지연 폴링 클럭(fclkd)의 라이징 에지마다 펄스 형태로 발생하는 폴링 펄스 신호(fpls)를 생성하는 폴링 펄스 생성부(342); 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)에 응답하여 토글하는 라이징 구동 클럭(rclk_drv)을 생성하여 상기 제 2 노드(N2)에 출력하는 라이징 클럭 생성부(343); 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)에 응답하여 토글하는 폴링 구동 클럭(fclk_drv)을 생성하여 상기 제 3 노드(N3)에 출력하는 폴링 클럭 생성부(344); 리셋 신호(rst)에 응답하여 상기 라이징 구동 클럭(rclk_drv)을 래치 및 구동하여 상기 보정 라이징 클럭(rclk_crt)을 생성하는 라이징 래치부(345); 및 상기 리셋 신호(rst)에 응답하여 상기 폴링 구동 클럭(fclk_drv)을 래치 및 구동하여 상기 보정 폴링 클럭(fclk_crt)을 생성하는 폴링 래치부(346);를 포함한다.
여기에서, 상기 라이징 펄스 생성부(341)는, 상기 지연 라이징 클럭(rclkd)을 입력 받는 제 4 인버터(IV4); 및 상기 지연 라이징 클럭(rclkd)과 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 라이징 펄스 신호(rpls)를 출력하는 제 1 낸드게이트(ND1);를 포함한다.
그리고 상기 폴링 펄스 생성부(342)는, 상기 지연 폴링 클럭(fclkd)을 입력 받는 제 5 인버터(IV5); 및 상기 지연 폴링 클럭(fclkd)과 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 폴링 펄스 신호(fpls)를 출력하는 제 2 낸드게이트(ND2);를 포함한다.
상기 라이징 클럭 구동부(343)는, 상기 라이징 펄스 신호(rpls)를 구동하는 제 1 드라이버(DRV1); 상기 폴링 펄스 신호(fpls)를 입력 받는 제 6 인버터(IV6); 게이트 단에 상기 제 1 드라이버(DRV1)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 제 1 드라이버(DRV1)의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 2 트랜지스터(TR2); 및 게이트 단에 상기 제 6 인버터(IV6)의 출력 신호가 입력되고 드레인 단이 상기 제 2 트랜지스터(TR2)의 소스 단에 접속되며 소스 단이 접지되는 제 3 트랜지스터(TR3);를 포함한다.
상기 폴링 클럭 구동부(344)는, 상기 폴링 펄스 신호(fpls)를 구동하는 제 2 드라이버(DRV2); 상기 라이징 펄스 신호(rpls)를 입력 받는 제 7 인버터(IV7); 게 이트 단에 상기 제 2 드라이버(DRV2)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 4 트랜지스터(TR4); 게이트 단에 상기 제 2 드라이버(DRV2)의 출력 신호가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 5 트랜지스터(TR5); 및 게이트 단에 상기 제 7 인버터(IV7)의 출력 신호가 입력되고 드레인 단이 상기 제 5 트랜지스터(TR5)의 소스 단에 접속되며 소스 단이 접지되는 제 6 트랜지스터(TR6);를 포함한다.
상기 라이징 래치부(345)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 7 트랜지스터(TR7); 상기 라이징 구동 클럭(rclk_drv)을 입력 받는 제 8 인버터(IV8); 상기 제 8 인버터(IV8)와 래치 구조를 형성하는 제 9 인버터(IV9); 및 상기 제 8 인버터(IV8)의 출력 신호를 입력 받아 상기 보정 라이징 클럭(rclk_crt)을 출력하는 제 10 인버터(IV10);를 포함한다.
상기 라이징 래치부(346)는 게이트 단에 상기 리셋 신호(rst)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 8 트랜지스터(TR8); 상기 폴링 구동 클럭(fclk_drv)을 입력 받는 제 11 인버터(IV11); 상기 제 11 인버터(IV11)와 래치 구조를 형성하는 제 12 인버터(IV12); 및 상기 제 11 인버터(IV11)의 출력 신호를 입력 받아 상기 보정 폴링 클럭(fclk_crt)을 출력하는 제 13 인버터(IV13);를 포함한다.
이와 같이 구성된 상기 듀티비 보정 수단(340)에서, 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)는 각각 상기 지연 라이징 클럭(rclkd)과 상 기 지연 폴링 클럭(fclkd)의 라이징 에지 타임마다 로우 레벨(Low Level)로 토글하는 형태로 구현된다. 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은 서로 반주기만큼의 위상차가 나도록 제어되므로, 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls) 또한 상기 지연 라이징 클럭(rclkd) 또는 상기 지연 폴링 클럭(fclkd)의 반주기만큼의 위상차가 나는 형태로 제어된다.
이후, 상기 라이징 구동 클럭(rclk_drv)은 상기 폴링 펄스 신호(fpls)의 토글시 로우 레벨로 천이하고, 상기 라이징 펄스 신호(rpls)의 토글시 하이 레벨(High Level)로 천이하는 형태로 구현된다. 마찬가지로, 상기 폴링 구동 클럭(fclk_drv)은 상기 라이징 펄스 신호(rpls)의 토글시 로우 레벨로 천이하고, 상기 폴링 펄스 신호(fpls)의 토글시 하이 레벨로 천이하는 형태로 구현된다.
상기 리셋 신호(rst)는 로우 인에이블(Low Enable) 신호로서 구현되어야만 한다. 상기 리셋 신호(rst)가 인에이블 되었다가 디스에이블 되면, 이후, 상기 라이징 래치부(345)는 상기 라이징 구동 클럭(rclk_drv)을 래치 및 구동하여 상기 보정 라이징 클럭(rclk_crt)을 생성하고, 상기 폴링 래치부(346)는 상기 폴링 구동 클럭(fclk_drv)을 래치 및 구동하여 상기 보정 폴링 클럭(fclk_crt)을 생성한다. 이와 같은 동작이 반복적으로 수행되면서, 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)은 점차 50:50의 듀티비를 갖는 클럭으로서 구현되게 된다.
도 5는 도 2에 도시한 듀티 사이클 보정 장치의 동작을 설명하기 위한 타이밍도이다.
도면에는, 상기 라이징 클럭(rclk)은 하이 구간이 로우 구간에 비해 넓고, 상기 폴링 클럭(fclk)은 하이 구간이 로우 구간에 비해 좁은 것을 예시적으로 나타내었다. 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은 각각 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 지연에 의해 생성되며(여기에서, 상기 지연 폴링 클럭(fclkd)은 상기 폴링 클럭(fclk)에 음(-)의 지연 시간이 부여됨에 의해 생성되었다.), 상기 n 비트의 제어 신호(ctrl<1:n>)의 제어에 따라 서로 상기 라이징 클럭(rclk) 또는 상기 폴링 클럭(fclk)의 반주기만큼의 위상차를 갖게 된다.
상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)는 각각 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타임마다 토글하는 형태로 구현되며, 이후 상기 보정 라이징 클럭(rclk_crt)과 상기 보정 폴링 클럭(fclk_crt)은 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)의 토글 타이밍마다 서로 반대의 위상을 갖고 토글하는 형태로 구현된다.
상술한 바와 같이, 본 발명의 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로는, 클럭 쌍이 아닌 단일한 클럭을 입력 받아 이를 위상 반전한 후 듀티 사이클 보정 동작을 수행한다. 이에 따라, 상기 듀티 사이클 보정 장치는 반드시 DLL 회로 내에 구비될 필요가 없게 되며, 그러므로 데이터 출력 장치 등 클럭을 사용하는 영역에 구비됨으로써, 보다 향상된 듀티 특성을 갖는 클럭을 제공할 수 있게 된다. 또한, DLL 회로에서 출력되는 DLL 클럭을 전송하는 전송 라인이 점유하 는 면적을 감소시킴으로써, 반도체 집적 회로의 고집적화 구현을 용이하게 할 수 있으며, 전송 라인에서 소모되는 전류를 절감하여 저전력화 구현에 대한 기술적 토대를 제공할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 듀티 사이클 보정 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 제 1 클럭 지연 수단의 상세 구성도,
도 4는 도 2에 도시한 듀티비 보정 수단의 상세 구성도,
도 5는 도 2에 도시한 듀티 사이클 보정 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : DLL 회로 20 : 전송 라인
30 : 듀티 사이클 보정 장치 40 : 데이터 출력 장치
310 : 위상 스플리터 320 : 제 1 클럭 지연 수단
330 : 제 2 클럭 지연 수단 340 : 듀티비 보정 수단
350 : 듀티 사이클 감지 수단 360 : 제어 신호 생성 수단

Claims (24)

  1. DLL 클럭의 위상을 제어하여 라이징 클럭과 폴링 클럭을 생성하는 위상 스플리터;
    제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 지연 수단;
    상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍에 따라 토글하는 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티비 보정 수단; 및
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 제어 신호를 생성하는 지연 제어 수단;을 포함하며,
    상기 지연 제어 수단은,
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 감지 신호를 생성하는 듀티 사이클 감지 수단; 및
    상기 감지 신호에 응답하여 상기 제어 신호를 생성하는 제어 신호 생성 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  2. 제 1 항에 있어서,
    상기 DLL 클럭은 클럭 쌍이 아닌 단일한 클럭으로서 출력되는 것을 특징으로 하는 듀티 사이클 보정 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 위상 스플리터는, 상기 DLL 클럭을 반전시켜 상기 폴링 클럭을 생성하며, 상기 라이징 클럭과 상기 폴링 클럭은 서로 반대의 위상을 갖는 것을 특징으로 하는 듀티 사이클 보정 장치.
  4. 제 1 항에 있어서,
    상기 제어 신호는 복수 비트의 디지털 신호로서 구현되며,
    상기 클럭 지연 수단은, 상기 지연 라이징 클럭과 상기 지연 폴링 클럭이 서로 반주기만큼의 위상차를 갖도록 상기 제어 신호의 논리값에 따라 상기 라이징 클럭과 상기 폴링 클럭을 가변적으로 지연시키는 것을 특징으로 하는 듀티 사이클 보정 장치.
  5. 제 4 항에 있어서,
    상기 클럭 지연 수단은,
    상기 제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 지연 라이징 클럭을 생성하는 제 1 클럭 지연 수단; 및
    상기 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 지연 폴링 클럭을 생성하는 제 2 클럭 지연 수단;
    을 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  6. 제 5 항에 있어서,
    상기 제 1 클럭 지연 수단은,
    상기 라이징 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 라이징 클럭을 상기 제 1 시간보다 작은 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 라이징 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  7. 제 6 항에 있어서,
    상기 위상 혼합부는,
    제 1 노드;
    상기 제어 신호에 응답하여 상기 제 1 지연 신호를 구동하여 상기 제 1 노드에 전달하는 제 1 구동부;
    상기 제어 신호에 응답하여 상기 제 2 지연 신호를 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달된 신호를 버퍼링하여 상기 지연 라이징 클럭을 출력하는 버퍼링부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  8. 제 5 항에 있어서,
    상기 제 2 클럭 지연 수단은,
    상기 폴링 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 폴링 클럭을 상기 제 1 시간보다 작은 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 폴링 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  9. 제 8 항에 있어서,
    상기 위상 혼합부는,
    제 1 노드;
    상기 제어 신호에 응답하여 상기 제 1 지연 신호를 구동하여 상기 제 1 노드에 전달하는 제 1 구동부;
    상기 제어 신호에 응답하여 상기 제 2 지연 신호를 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및
    상기 제 1 노드에 전달된 신호를 버퍼링하여 상기 지연 폴링 클럭을 출력하는 버퍼링부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  10. 제 1 항에 있어서,
    상기 듀티비 보정 수단은, 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 라이징 에지 타임마다 서로 반대의 위상으로 토글하는 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  11. 제 10 항에 있어서,
    상기 듀티비 보정 수단은,
    상기 지연 라이징 클럭의 라이징 에지마다 펄스 형태로 발생하는 라이징 펄스 신호를 생성하는 라이징 펄스 생성부;
    상기 지연 폴링 클럭의 라이징 에지마다 펄스 형태로 발생하는 폴링 펄스 신호를 생성하는 폴링 펄스 생성부;
    상기 라이징 펄스 신호와 상기 폴링 펄스 신호에 응답하여 토글하는 라이징 구동 클럭을 생성하는 라이징 클럭 생성부;
    상기 라이징 펄스 신호와 상기 폴링 펄스 신호에 응답하여 토글하는 폴링 구동 클럭을 생성하는 폴링 클럭 생성부;
    리셋 신호에 응답하여 상기 라이징 구동 클럭을 래치 및 구동하여 상기 보정 라이징 클럭을 생성하는 라이징 래치부; 및
    상기 리셋 신호에 응답하여 상기 폴링 구동 클럭을 래치 및 구동하여 상기 보정 폴링 클럭을 생성하는 폴링 래치부;
    를 포함하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은, 상기 감지 신호에 응답하여 제 1 논리값을 갖는 신호의 개수가 증가 또는 감소하는 복수 비트의 디지털 신호를 상기 제어 신호로서 출력하는 것을 특징으로 하는 듀티 사이클 보정 장치.
  14. 외부 클럭보다 소정 시간 앞선 위상을 갖는 DLL 클럭을 생성하는 DLL(Delay Locked Loop) 회로;
    상기 DLL 클럭을 전송하는 전송 라인;
    상기 전송 라인으로부터 전달되는 상기 DLL 클럭의 듀티 사이클을 보정하여 보정 라이징 클럭과 보정 폴링 클럭을 생성하는 듀티 사이클 보정 장치; 및
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 이용하여 데이터 출력 동작을 수행하는 데이터 출력 장치;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 DLL 회로는, 클럭 쌍이 아닌 단일한 클럭으로서 상기 DLL 클럭을 출력하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제 15 항에 있어서,
    상기 듀티 사이클 보정 장치는, 상기 전송 라인을 통해 전달되는 상기 DLL 클럭의 위상을 제어하여 라이징 클럭과 폴링 클럭을 생성하고, 상기 라이징 클럭과 상기 폴링 클럭에 대한 듀티 사이클 보정 동작을 수행하여 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 생성하는 것을 특징으로 하는 반도체 집적 회로.
  17. 제 16 항에 있어서,
    상기 듀티 사이클 보정 장치는,
    상기 DLL 클럭의 위상을 제어하여 상기 라이징 클럭과 상기 폴링 클럭을 생성하는 위상 스플리터;
    제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 지연 수단;
    상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍에 따라 토글하는 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 생성하는 듀티비 보정 수단; 및
    상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 상기 제어 신호를 생성하는 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제 17 항에 있어서,
    상기 제어 신호는 복수 비트의 디지털 신호로서 구현되며,
    상기 클럭 지연 수단은, 상기 지연 라이징 클럭과 상기 지연 폴링 클럭이 서로 반주기만큼의 위상차를 갖도록 상기 제어 신호의 논리값에 따라 상기 라이징 클럭과 상기 폴링 클럭을 가변적으로 지연시키는 것을 특징으로 하는 반도체 집적 회로.
  19. 제 18 항에 있어서,
    상기 클럭 지연 수단은,
    상기 제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 지연 라이징 클럭을 생성하는 제 1 클럭 지연 수단; 및
    상기 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 지연 폴링 클럭을 생성하는 제 2 클럭 지연 수단;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제 19 항에 있어서,
    상기 제 1 클럭 지연 수단은,
    상기 라이징 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 라이징 클럭을 상기 제 1 시간보다 작은 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 라이징 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  21. 제 19 항에 있어서,
    상기 제 2 클럭 지연 수단은,
    상기 폴링 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 폴링 클럭을 상기 제 1 시간보다 작은 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 폴링 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  22. 제 17 항에 있어서,
    상기 듀티비 보정 수단은, 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 라이징 에지 타임마다 서로 반대의 위상으로 토글하는 상기 보정 라이징 클럭과 상기 보정 폴링 클럭을 생성하는 것을 특징으로 하는 반도체 집적 회로.
  23. 제 22 항에 있어서,
    상기 듀티비 보정 수단은,
    상기 지연 라이징 클럭의 라이징 에지마다 펄스 형태로 발생하는 라이징 펄스 신호를 생성하는 라이징 펄스 생성부;
    상기 지연 폴링 클럭의 라이징 에지마다 펄스 형태로 발생하는 폴링 펄스 신호를 생성하는 폴링 펄스 생성부;
    상기 라이징 펄스 신호와 상기 폴링 펄스 신호에 응답하여 토글하는 라이징 구동 클럭을 생성하는 라이징 클럭 생성부;
    상기 라이징 펄스 신호와 상기 폴링 펄스 신호에 응답하여 토글하는 폴링 구동 클럭을 생성하는 폴링 클럭 생성부;
    리셋 신호에 응답하여 상기 라이징 구동 클럭을 래치 및 구동하여 상기 보정 라이징 클럭을 생성하는 라이징 래치부; 및
    상기 리셋 신호에 응답하여 상기 폴링 구동 클럭을 래치 및 구동하여 상기 보정 폴링 클럭을 생성하는 폴링 래치부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제 17 항에 있어서,
    상기 지연 제어 수단은, 상기 보정 라이징 클럭과 상기 보정 폴링 클럭의 듀티 사이클을 감지하여 감지 신호를 생성하고, 상기 감지 신호에 응답하여 제 1 논리값을 갖는 신호의 개수가 증가 또는 감소하는 복수 비트의 디지털 신호를 상기 제어 신호로서 출력하는 것을 특징으로 하는 반도체 집적 회로.
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