CN111710353A - 实施精确占空比控制的双数据速率电路和数据生成方法 - Google Patents

实施精确占空比控制的双数据速率电路和数据生成方法 Download PDF

Info

Publication number
CN111710353A
CN111710353A CN202010347678.2A CN202010347678A CN111710353A CN 111710353 A CN111710353 A CN 111710353A CN 202010347678 A CN202010347678 A CN 202010347678A CN 111710353 A CN111710353 A CN 111710353A
Authority
CN
China
Prior art keywords
cksel
clock
clock signals
clock signal
complementary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010347678.2A
Other languages
English (en)
Other versions
CN111710353B (zh
Inventor
宋立东
J·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010347678.2A priority Critical patent/CN111710353B/zh
Publication of CN111710353A publication Critical patent/CN111710353A/zh
Application granted granted Critical
Publication of CN111710353B publication Critical patent/CN111710353B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Pulse Circuits (AREA)

Abstract

一种双数据速率电路包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择所述多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将多个数据位复用到所述输出数据流中。

Description

实施精确占空比控制的双数据速率电路和数据生成方法
本申请是申请日为2019年5月5日、申请号为201980000798.0、名称为“实施精确占空比控制的双数据速率电路和数据生成方法”的申请的分案申请。
技术领域
本发明涉及高速数据处理，并且具体涉及实施精确占空比控制的双数据速率电路和数据生成方法。
背景技术
双数据速率(DDR)系统在时钟信号的上升沿和下降沿都传输数据。因此，来自DDR电路的输出数据与时钟信号的上升沿和下降沿对齐，并且因此，时钟信号的占空比对输出数据的数据窗口具有直接影响，并且50％占空比、低抖动的时钟对于优化输出数据的计时性能是至关重要的。
在常规技术中，由于用于选择输出数据的不平衡的上拉和下拉驱动强度，常规DDR电路常常遭受输出数据的不良占空比。
因此，出现了对于实施精确占空比控制的双数据速率电路和数据生成方法的需求，以满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。
发明内容
在本发明的一个实施例中，提供了一种双数据速率电路，其包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。
在本发明的另一实施例中，公开了一种由双数据速率电路采用的数据生成方法，所述双数据速率电路包括时钟发生器、时钟分频器和复用器。所述数据生成方法包括：所述时钟发生器接收源时钟信号以生成一对互补时钟信号；所述时钟分频器仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号彼此异相90°；并且所述复用器通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。
在阅读了在各个附图和图中所图示的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑对于本领域普通技术人员而言将变得显而易见。
附图说明
并入本文并且形成说明书的一部分的附图图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使相关领域的技术人员能够完成和使用本公开。
图1是根据本发明的实施例的双数据速率电路的框图。
图2是图1中的DDR电路的时序图。
图3是图1中的时钟发生器的框图。
图4是图1中的时钟分频器的框图。
图5是图1中的复用器的框图。
图6和图7分别是图5中的复用器的匹配的3输入NAND门和匹配的4输入NAND门的示意图。
图8是由图1中的双数据速率电路采用的数据生成方法的流程图。
图9和图10分别示出了对图1中的DDR电路和常规存储器控制器两者的模拟。
具体实施方式
图1是根据本发明的实施例的双数据速率(DDR)电路1的框图，所述双数据速率电路包括时钟发生器10、时钟分频器12和复用器14。时钟发生器10被耦合到时钟分频器12，并且然后被耦合到复用器14。双数据速率电路1可以从基带电路接收4个数据位Dr0、Df0、Dr1、Df1，并且从外部时钟源接收源时钟信号CKs，并且将数据位Dr0、Df0、Dr1、Df1以源时钟信号CKs的两倍时钟速率复用到一个数据流DQ中。具体地，对数据位Dr0、Df0、Dr1、Df1中的每个数据位的复用的开始和结束分别由等量的信号边沿来控制，由此减少或消除在复用的开始与结束之间由于不平衡的上拉和下拉驱动强度和/或过程变化而引起的计时不匹配。双数据速率电路1可以是将输出数据流DQ传输到DDR存储器的DDR存储器控制器。所述外部时钟源指代双数据速率电路1外部的时钟发生器，并且可以是晶体振荡器电路。
更具体地，时钟发生器10可以接收源时钟信号CKs以生成一对互补时钟信号CK、CKc。所述一对互补时钟信号CK、CKc相对于彼此具有大约180°的相位差，并且相对于源时钟信号CKs具有基本相等的计时延迟。特别地，时钟发生器10可以采用串联耦合的偶数个反相器来生成互补时钟信号CK，并且采用串联耦合的奇数个反相器来生成互补时钟信号CKc。偶数个反相器的扇出(fan-out)的总和以及奇数个反相器的扇出的总和被配置为基本相同，以确保所述一对互补时钟信号CK、CKc的基本相等的计时延迟。
时钟分频器12可以仅使用所述一对互补时钟信号CK、CKc的单边沿转换来生成四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1。四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1连续异相90°。单边沿转换可以是所述一对互补时钟信号CK、CKc的上升沿或下降沿。
复用器14可以通过分别在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择数据位Dr0、Df0、Dr1、Df1中的每个数据位并且将每个选定的数据位作为输出数据流DQ输出，来将数据位Dr0、Df0、Dr1、Df1复用到输出数据流DQ中。例如，复用器14可以在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第一多相时钟信号CKsel_L0的第一边沿转换时选择数据位Dr0、Df0、Dr1、Df1中的第一数据位Dr0作为输出数据流DQ，并且在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第二多相时钟信号CKsel_L1的第二边沿转换时取消选择数据位Dr0、Df0、Dr1、Df1中的第一数据位Dr0作为输出数据流DQ。第一多相时钟信号CKsel_L0和第二多相时钟信号CKsel_L1异相90°。所述第一边沿转换和所述第二边沿转换可以是相反的时钟边沿。例如，所述第一边沿转换可以是上升沿，而所述第二边沿转换可以是下降沿。可以使用多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的两个多相时钟信号的其他组合，基于相同的原理来选择和/或取消选择其他三个数据位Df0、Dr1、Df1，其中，两个多相时钟信号也是异相90°的。
图2是DDR电路1的时序图，其包括：源时钟信号CKs；互补时钟信号CK、CKc；多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1；以及输出数据流DQ。源时钟信号CKs被用于生成具有基本相同延迟的一对互补时钟信号CK、CKc。接下来，互补时钟信号CK被用于使用互补时钟信号CK的上升沿来生成多相时钟信号CKsel_L1、CKsel_U1，并且同样地，互补时钟信号CKc被用于使用互补时钟信号CKc的上升沿来生成多相时钟信号CKsel_L0、CKsel_U0。由于仅使用上升沿，因此减小或最小化了在多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的任意两个多相时钟信号之间的计时偏斜。然后，多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1被用于复用所述数据位Dr0、Df0、Dr1、Df1。具体地，可以从四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中选择四对多相时钟信号，以将数据位Dr0、Df0、Dr1、Df1分别组合到输出数据流DQ中，并且每对多相时钟信号异相90°。例如，当一对多相时钟信号CKsel_L0、CKsel_L1都处于逻辑状态“高”时，可以选择数据位Dr0作为输出数据流DQ的输出数据位Q0；否则，可以取消选择数据位Dr0。因此，对数据位Dr0的选择由多相时钟信号CKsel_L1的上升沿触发，并且对数据位Dr0的取消选择由多相时钟信号CKsel_L0的下降沿触发。以相同的方式，可以顺序地选择数据位Df0、Dr1、Df1作为输出数据流DQ的输出数据位Q1、Q2、Q3。
因此，在输出数据流DQ中的输出数据位的开始依赖于在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第一多相时钟信号的一个上升沿，而在输出数据流DQ中的输出数据位的结束依赖于在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第二多相时钟信号的一个下降沿，并且因此，所述输出数据位的开始和结束由基本相等的驱动强度来驱动，并且能够减少或消除在开始与结束延迟之间的任何计时变化以及由于过程变化而引起的任何不匹配，由此生成具有增强的占空比控制的输出数据流DQ。
双数据速率电路1采用匹配的电路部件来将输出数据流DQ的占空比进一步控制为大约50％。更具体地，时钟发生器10、时钟分频器12和复用器14都采用匹配的结构，并且将在下文详细说明。
图3是图1中的时钟发生器10的框图。时钟发生器10包括反相器300、302、320、322、324。反相器300、302被串联耦合以形成第一时钟路径，并且接收源时钟信号CKs以生成互补时钟信号CK。类似地，反相器320、322、324被串联耦合以形成第二时钟路径，并且接收源时钟信号CKs以生成互补时钟信号CKc。反相器300的扇出等于反相器320和322的扇出的总和，并且能够由等式Eq(1)表示。
FO(反相器300)＝FO(反相器320)+FO(反相器322) Eq(1)
其中，FO()是反相器的扇出。
由于所述第一时钟路径和所述第二时钟路径上的反相器的扇出的总和是匹配的，因此互补时钟信号CK、CKc的计时延迟基本相等。该电路配置确保了低的或者无计时偏斜，同时在互补时钟信号CK、CKc之间提供180°的相位差。
图4是图1中的时钟分频器12的框图。时钟分频器12包括第一对交叉耦合的触发器(flip-flop)和第二对交叉耦合的触发器。所述第一对交叉耦合的触发器包括触发器40a和触发器40b，其彼此交叉耦合并且接收互补时钟信号CK以通过在互补时钟信号CK的每个上升沿时切换多相时钟信号CKsel_L1、CKsel_U1来生成多相时钟信号CKsel_L1、CKsel_U1。类似地，所述第二对交叉耦合的触发器包括触发器40c和触发器40d，其彼此交叉耦合并且接收互补时钟信号CKc以通过在互补时钟信号CKc的每个上升沿时切换多相时钟信号CKsel_L0、CKsel_U0来生成多相时钟信号CKsel_L0、CKsel_U0。多相时钟信号CKsel_L1、CKsel_U1的相位相反，并且多相时钟信号CKsel_L0、CKsel_U0的相位相反。
图5是图1中的复用器14的框图。复用器14包括四个3输入NAND门50a至50d以及与所述四个3输入NAND门耦合的4输入NAND门52。四个3输入NAND门50a至50d中的每个被配置为接收数据位Dr0、Df0、Dr1、Df1中的一个数据位以及四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的两个多相时钟信号，在两个接收到的多相时钟信号中的一个多相时钟信号的第一边沿转换时开始输出接收到的数据位，并且在两个接收到的多相时钟信号中的另一个多相时钟信号的第二边沿转换时停止输出接收到的数据位。两个接收到的多相时钟信号异相90°。例如，3输入NAND门50b可以接收数据位Df0和多相时钟信号CKsel_L1、CKsel_U0；在多相时钟信号CKsel_U0的上升沿时，3输入NAND门50b可以开始输出数据位Df0；并且在多相时钟信号CKsel_L1的下降沿时，3输入NAND门50b可以停止输出数据位Df0。相同的操作原理也适用于其他3输入NAND门50a、50c、50d。由于接收到的多相时钟信号异相90°，所以每个数据位可以在大约四分之一时钟周期的时段内有效，并且可以通过4输入NAND门52被组合到输出数据流DQ中。当不输出数据位时，3输入NAND门50a至50d可以输出逻辑状态“高”。4输入NAND门52可以接收来自四个3输入NAND门50a至50d的相应的输出信号，以生成输出数据流DQ。因此，3输入NAND门50a至50d可以在四分之一时钟周期的时段内依次输出有效数据位Dr0、Df0、Dr1、Df1，并且在剩余时间内输出逻辑状态“高”，并且随后，4输入NAND门52可以在任意四分之一时钟周期内仅接收一个有效数据位和三个逻辑状态“高”，并且将数据位Dr0、Df0、Dr1、Df1组合到输出数据流DQ中。复用器14还可以包括保持器电路，所述保持器电路被配置为在待机模式期间将输出数据流DQ保持在稳定状态。
此外，3输入NAND门50a至50d以及4输入NAND门52可以以匹配的结构来实施，如在图6和图7中所示的，以补偿由于输入连接而引起的输出响应速度的差异。在图6中，3输入NAND门50的输入信号A、B、C在上拉路径和下拉路径中匹配。3输入NAND门50包括3个P型金属氧化物半导体场效应晶体管(MOSFET)Q600至Q604以及9个N型MOSFET Q606至Q622。3个P型MOSFET Q600至Q604被并联耦合，并且每个P型MOSFET接收相应的输入信号A、B或C。9个N型MOSFET Q606至Q622被分组为并联耦合的3个组。每组N型MOSFET包含串联耦合的3个N型MOSFET，并且分别被称为顶部N型MOSFET、中间N型MOSFET和底部N型MOSFET。3组N型MOSFET可以以匹配的方式接收输入信号A、B和C，或者输入信号A、B和C中的每个输入信号可以被输入到不同组的N型MOSFET的顶部N型MOSFET、中间N型MOSFET和底部N型MOSFET。使用匹配的结构，输出信号Sout3可以以大致相同的速度响应所述输入信号A、B和C。类似地，在图7中，4输入NAND门52包括4个P型MOSFET Q700至Q706以及16个N型MOSFET Q710至Q740。4输入NAND门的输入在上拉路径和下拉路径中匹配，使得输出信号Sout4可以以大致相同的速度响应所述输入信号A、B、C和D。
图8是由图1中的DDR电路1采用的数据生成方法8的流程图。数据生成方法8包括步骤S800至S804，并且被用于实施针对输出数据流DQ的精确占空比控制。任何合理的技术变化或步骤调节都在本公开的范围之内。
步骤S800至S804详述如下：
步骤S800：时钟发生器10接收源时钟信号CKs以生成一对互补时钟信号CK、CKc；
步骤S802：时钟分频器12仅使用所述一对互补时钟信号CK、CKc的单边沿转换来生成四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1；
步骤S804：复用器14通过分别在四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将多个数据位复用到输出数据流中。
在前文的段落中详细解释了步骤S800至S804，并且为简洁起见，省略了对其的描述。
图9和图10分别示出了对图1中的DDR电路1和常规存储器控制器两者的模拟。能够看到，本发明中的DDR电路1可以产生47.5％的占空比，而常规存储器控制器产生36.4％的占空比。
因此，DDR电路1和数据生成方法8能够产生增强的占空比控制，由此满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。
本领域技术人员将容易观察到，可以在保留本发明的教导的同时对设备和方法进行多种修改和更改。因此，上述公开内容应当被解释为仅受所附权利要求的范围和界限的限制。

Claims (4)

1.一种时钟发生器，包括：
第一时钟路径，所述第一时钟路径接收源时钟信号以生成第一互补时钟信号；以及
第二时钟路径，所述第二时钟路径接收所述源时钟信号以生成第二互补时钟信号，
其中，所述第二互补时钟信号与所述第一互补时钟信号有180°的相位差，以及
其中，所述第一时钟路径的反相器的扇出总和与所述第二时钟路径上的反相器扇出总和匹配。
2.根据权利要去1所述的时钟发生器，其中，所述第一时钟路径包括串联耦合的一个或多个反相器。
3.根据权利要去1所述的时钟发生器，其中，所述第二时钟路径包括串联耦合的多个反相器。
4.根据权利要去1所述的时钟发生器，其中，所述第一时钟路径中包括串联耦合的第一反相器和第二反相器，所述第二时钟路径包括串联耦合的第三反相器、第四反相器和第五反相器，所述第一反相器的扇出等于所述第三反相器和所述第四反相器的扇出总和。
CN202010347678.2A 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法 Active CN111710353B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010347678.2A CN111710353B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201980000798.0A CN110383380B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法
CN202010347678.2A CN111710353B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法
PCT/CN2019/085451 WO2020223844A1 (en) 2019-05-05 2019-05-05 Double data rate circuit and data generation method implementing precise duty cycle control

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980000798.0A Division CN110383380B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法

Publications (2)

Publication Number Publication Date
CN111710353A true CN111710353A (zh) 2020-09-25
CN111710353B CN111710353B (zh) 2021-06-22

Family

ID=68261525

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201980000798.0A Active CN110383380B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法
CN202010347678.2A Active CN111710353B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201980000798.0A Active CN110383380B (zh) 2019-05-05 2019-05-05 实施精确占空比控制的双数据速率电路和数据生成方法

Country Status (7)

Country Link
US (1) US10707851B1 (zh)
EP (2) EP3909047B1 (zh)
JP (2) JP7317981B2 (zh)
KR (2) KR102580172B1 (zh)
CN (2) CN110383380B (zh)
TW (1) TWI704442B (zh)
WO (1) WO2020223844A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049496A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体集積回路及び受信装置
CN112532321B (zh) * 2020-11-22 2022-04-08 湖北久之洋红外系统股份有限公司 一种便携式激光通信设备的大动态范围数据通信方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997025797A1 (en) * 1996-01-03 1997-07-17 Credence Systems Corporation Signal distribution system
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
CN1885721A (zh) * 2005-06-21 2006-12-27 三星电子株式会社 锁相环电路及锁相方法
CN104811193A (zh) * 2015-04-20 2015-07-29 电子科技大学 相位可调的多路时钟信号合成装置
CN104854531A (zh) * 2012-12-13 2015-08-19 相干逻辑公司 时钟发生电路的重新配置
CN107799139A (zh) * 2016-09-05 2018-03-13 爱思开海力士有限公司 占空比校正器件及包括其的半导体器件
CN109155798A (zh) * 2016-05-27 2019-01-04 华为技术有限公司 一种异步fifo电路及时延确定方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724361A (en) * 1996-03-12 1998-03-03 Lsi Logic Corporation High performance n:1 multiplexer with overlap control of multi-phase clocks
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6631144B1 (en) * 1999-12-21 2003-10-07 Intel Corporation Multi-rate transponder system and chip set
JP4609808B2 (ja) * 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
JP3810298B2 (ja) * 2001-10-19 2006-08-16 富士通株式会社 マルチプレクサ回路
JP2003198360A (ja) * 2001-12-28 2003-07-11 Toshiba Corp 半導体集積回路
JP2003283330A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd ライブラリ、半導体集積回路装置、および半導体集積回路装置の論理作成方法
JP2004173168A (ja) * 2002-11-22 2004-06-17 Fujitsu Ltd マルチプレクサ回路
JP4604627B2 (ja) * 2004-09-22 2011-01-05 ソニー株式会社 エンコーダ装置およびデコーダ装置
US20070177663A1 (en) * 2006-01-31 2007-08-02 Ibm Corporation Data-dependent jitter pre-emphasis for high-speed serial link transmitters
KR100714392B1 (ko) * 2006-02-20 2007-05-08 삼성전자주식회사 병렬 데이터 직렬 변환회로 및 방법
US7423467B1 (en) * 2006-05-30 2008-09-09 National Semiconductor Corporation Circuit for controlling duty cycle distortion
US7734944B2 (en) * 2006-06-27 2010-06-08 International Business Machines Corporation Mechanism for windaging of a double rate driver
KR100763849B1 (ko) * 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
KR100892636B1 (ko) * 2007-04-12 2009-04-09 주식회사 하이닉스반도체 반도체 집적 회로의 클럭 제어 장치 및 방법
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US7864084B2 (en) * 2008-04-14 2011-01-04 Seiko Epson Corporation Serializer architecture for serial communications
US8094047B2 (en) * 2009-09-10 2012-01-10 Micron Technology, Inc. Data serializer apparatus and methods
CN102025366B (zh) * 2009-09-14 2012-07-04 炬力集成电路设计有限公司 等占空比时钟的分频时钟切换方法及分频器
JP5602662B2 (ja) * 2011-03-02 2014-10-08 ルネサスエレクトロニクス株式会社 信号配線システム及びジッタ抑制回路
US8624645B2 (en) * 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
JP5684079B2 (ja) * 2011-09-21 2015-03-11 株式会社東芝 半導体記憶装置
KR101905894B1 (ko) * 2012-08-23 2018-10-08 에스케이하이닉스 주식회사 반도체칩 및 반도체시스템
US9343126B2 (en) * 2012-09-12 2016-05-17 Intel Corporation Frequency selection granularity for integrated circuits
US9674025B2 (en) * 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
KR102534155B1 (ko) * 2016-05-03 2023-05-19 에스케이하이닉스 주식회사 직렬화기, 이를 포함하는 반도체 장치 및 시스템
US9912328B1 (en) 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
KR102665713B1 (ko) * 2016-12-21 2024-05-14 에스케이하이닉스 주식회사 듀티 보정 회로 및 듀티 보정 방법
CN108038068B (zh) * 2017-11-16 2020-12-18 灿芯创智微电子技术（北京）有限公司 一种基于ddr读数据同步方法及系统
US10249354B1 (en) * 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997025797A1 (en) * 1996-01-03 1997-07-17 Credence Systems Corporation Signal distribution system
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
CN1885721A (zh) * 2005-06-21 2006-12-27 三星电子株式会社 锁相环电路及锁相方法
CN104854531A (zh) * 2012-12-13 2015-08-19 相干逻辑公司 时钟发生电路的重新配置
CN105009455A (zh) * 2012-12-13 2015-10-28 相干逻辑公司 同步数字系统中对芯片间通信的多频率时钟漂移控制
CN104811193A (zh) * 2015-04-20 2015-07-29 电子科技大学 相位可调的多路时钟信号合成装置
CN109155798A (zh) * 2016-05-27 2019-01-04 华为技术有限公司 一种异步fifo电路及时延确定方法
CN107799139A (zh) * 2016-09-05 2018-03-13 爱思开海力士有限公司 占空比校正器件及包括其的半导体器件

Also Published As

Publication number Publication date
KR20210120079A (ko) 2021-10-06
EP3909047B1 (en) 2023-10-04
KR102580172B1 (ko) 2023-09-18
EP3909047A1 (en) 2021-11-17
EP4254804A2 (en) 2023-10-04
CN110383380A (zh) 2019-10-25
KR20230131965A (ko) 2023-09-14
CN111710353B (zh) 2021-06-22
US10707851B1 (en) 2020-07-07
EP4254804A3 (en) 2023-12-13
JP2022523942A (ja) 2022-04-27
JP2023139097A (ja) 2023-10-03
TW202042001A (zh) 2020-11-16
JP7317981B2 (ja) 2023-07-31
TWI704442B (zh) 2020-09-11
EP3909047A4 (en) 2022-09-07
WO2020223844A1 (en) 2020-11-12
CN110383380B (zh) 2020-05-26

Similar Documents

Publication Publication Date Title
US5914996A (en) Multiple clock frequency divider with fifty percent duty cycle output
KR100571744B1 (ko) 반도체 집적 회로 장치
US5204555A (en) Logic array having high frequency internal clocking
US7075351B2 (en) Method and apparatus for generating a multiphase clock
JP2023139097A (ja) 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法
TWI589123B (zh) 相位混合電路、及包括相位混合電路的半導體設備和半導體系統
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US6064244A (en) Phase-locked loop circuit permitting reduction of circuit size
KR20040103207A (ko) 전력 소모를 줄인 레지스터 제어 지연고정루프
US6683932B1 (en) Single-event upset immune frequency divider circuit
US7016452B2 (en) Delay locked loop
CN103718460A (zh) 用于具有改善线性度的数字相位插值器的装置和系统
US6507230B1 (en) Clock generator having a deskewer
US6049236A (en) Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies
CN107544616B (zh) 用于相位对齐的2x频率时钟生成的方法和装置
US5365128A (en) High-resolution synchronous delay line
US7952413B2 (en) Clock generating circuit and clock generating method thereof
US10608620B2 (en) Shifter circuits having registers arranged in a folded topology
US6388484B1 (en) Clock control circuit
US7903475B2 (en) Latch pulse delay control
US6982573B2 (en) Switchable clock source
JP3982934B2 (ja) 入力回路および該入力回路を有する半導体集積回路
KR100792379B1 (ko) 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법.
KR100278271B1 (ko) 클럭주파수분주장치
JP2000151372A (ja) 伝搬遅延方法及び装置、並びに位相同期回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant