JP2003198360A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 微細化を進めることでより高スループット化
が実現できる演算回路を具備する半導体集積回路を提供
する。 【解決手段】 複数ビットの入力から複数ビットの出力
を生成する演算回路を備えた半導体集積回路において、
演算回路は、複数ビット入力から複数ビット出力までの
全てのデータパス上の論理ゲート段数が同一でかつ、各
論理ゲートのファンイン、ファンアウトが同一となるよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路を具備す
る半導体集積回路に関し、特に複数ビット入力から複数
ビット出力を生成する演算回路を有する半導体集積回路
に関する．

【０００２】

【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万個から１千万個の半導体素子が集
積される。集積度の向上は素子の微細化によって達成さ
れ、１千万個以上の半導体素子を集積しているＧＨｚ動
作ハイエンドマイクロプロセッサにおいては、０．１８
μｍのゲート長のＭＯＳトランジスタが用いられてい
る。ＩＴＲＳのロードマップに従うと今後は、さらなる
高性能化の為に微細化が進められ、０．１μｍ以下のゲ
ート長のＭＯＳトランジスタが用いられるようになる。

【０００３】このような微細ＭＯＳトランジスタにおい
ては、ホットキャリア生成によるトランジスタ特性の劣
化やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄａｎｔ Ｄｉｅ
ｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）による絶縁膜破
壊が起きる。また、チャネル長が短くなることによるし
きい値電圧の低下を抑えるため、基板領域やチャネル領
域の不純物濃度を高めると、ソース、ドレインの接合電
圧が低下する。従ってこれらの微細素子の信頼性を維持
するためには、電源電圧を下げることが非常に有効であ
る。低電源電圧化によって、ソース・ドレイン間の横方
向電界を弱めることで、ホットキャリアの発生を防ぐこ
とができ、またゲート・バルク間の縦方向電界を弱める
ことで、ＴＤＤＢを防ぐことができる。さらに、電源電
圧を下げることによって、ソース・バルク間、ドレイン
・バルク間の接合に加わる逆バイアスを低下させること
ができ、接合耐圧の低下にも対応可能になる。

【０００４】また、近年パーソナルコンピュータ（Ｐ
Ｃ）の市場拡大が著しい。この一つの要因として、パー
ソナルコンピュータの高性能化、特に心臓部であるＭＰ
Ｕ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の
高性能化が挙げられる。ＭＰＵの高性能化のために、メ
モリや周辺論理回路よりも一世代以上先の微細化が進め
られており、既に市販のＰＣ用途のＭＰＵでは０．１８
μｍの微細トランジスタが積極的に用いられている。そ
の結果、１ＧＨｚを越える超高速クロック周波数で既に
動作するようになってきている。

【０００５】しかし、高性能化のため、オンチップキャ
ッシュメモリ容量の増加などに伴うＭＰＵの集積度向上
により、チップ消費電力が数Ｗクラスから数十Ｗクラス
と著しく増加している。今後も同様の消費電力増加の傾
向が続くことは、実装上・信頼性上許容されなくなりつ
つある。

【０００６】以上のような微細トランジスタの信頼性確
保と電源電圧の自乗に比例する消費電力削減の意味合い
においても、回路が動作する際の電源電圧は年々低くな
ってきている。例えば０．１８μｍクラスの素子を用い
た場合も１．５Ｖ程度の低い電圧を用いることがあり、
さらに今後はＩＴＲＳのロードマップによると微細化に
伴い電源電圧１Ｖあるいは０．５Ｖ程度まで低下すると
予測されている．

【０００７】しかし、論理回路の電源電圧を低くしてい
くと、論理回路の低消費電力化、素子の信頼性確保は実
現できるものの、ゲート印加電圧の低減によりＭＯＳト
ランジスタの駆動能力が低下する。このため、論理回路
の動作速度はスケーリング則で期待される程には高速な
特性は得られない。

【０００８】また、一般的に高性能ＭＰＵの演算回路で
は演算部の高速化を狙い、加算器の桁上げ先見などの高
速化回路と通常のスタティック回路の２倍程度の高速化
が可能であるダイナミック回路を組み合わせて用いてい
る。しかしながら、素子の微細化とそれに伴う電源電圧
の低下のため、ダイナミックノード容量値減少に伴う保
持電荷量の減少、スケーリング則に従ったＭＯＳトラン
ジスタのしきい値電圧の低下によるオフ時漏洩電流の増
大とそれの伴うダイナミックノードでの電荷漏洩、電源
電圧の低下による論理振幅の低減、などにより回路マー
ジンが大きく低下する。

【０００９】電荷量の減少に対しては、ダイナミックノ
ードの容量を大きくする、電荷漏洩に対してはしきい値
電圧を高くするなどの対策が考えられるが、いずれの方
法を用いてもダイナミック回路の本来の特徴である高速
性が犠牲になるため、ダイナミック回路を高速演算器に
用いる利点がなくなる。したがって、素子の微細化が進
み、電源電圧が下がってくると、回路マージンがなくな
る点、あるいは高速性が損なわれる点のいずれかにより
ダイナミック回路で高速な演算器を構成することが非常
に困難になる。

【００１０】次に演算器の性能を決定する項目に関して
説明を行う。図１１は、代表的演算器である８ｘ８ビッ
トの乗算器のブロック図を示す。乗算器は、２入力ＡＮ
Ｄ回路、半加算器（ハーフアダー：ＨＡ）及び、全加算
器（フルアダー：ＦＡ）により構成される。これによ
り、８ビットの入力（ａ７，ａ６，…，ａ０）と（ｂ
７，ｂ６，…，ｂ０）とから、積である８ビットの出力
（Ｐ７，Ｐ６，…，Ｐ０）が得られる。この乗算器の最
大演算時間は、通常図１１の太線で示した経路（データ
パス）で決定され、ＡＮＤゲート１段、半加算器２段と
全加算器１２段の遅延時間の総和からなる。最小演算時
間は、ａ０とｂ０からＰ０の出力が得られる経路であ
り、ＡＮＤゲート１段である。従って、演算時間は、Ａ
ＮＤゲート１段で済む場合からＡＮＤゲート１段、半加
算器２段、全加算器１２段を経る場合までばらつくこと
になる。

【００１１】通常のシステムＬＳＩでは、乗算回路の入
出力（ここではａ０〜ａ７，ｂ０〜ｂ７とＰ０〜Ｐ７）
にＤタイプフリップフロップ（ＤＦＦ）などのラッチ回
路を配置するため、クロック周波数ｆｃｌｋは乗算回路
の最大演算時間（ここではＡＮＤゲート１段、半加算器
２段、全加算器４段を経る時間）をＴｍｐｙとすると、
１／Ｔｍｐｙ以下となり、演算器の最大演算時間がクロ
ック周波数を決定することになる。即ち、演算性能を重
視するＤＳＰ・ＭＰＵなどでは、演算のスループットは
演算器の最大演算時間で決定されることになる。

【００１２】ここでは説明を判りやすくするために単純
な乗算器の例で示しているが、桁上げ先見回路などの高
速化回路を用いた乗算器あるいは加算器などにおいても
同様で、演算回路のクリティカルパスで決定される最大
演算時間がシステムＬＳＩのクロック周波数あるいはシ
ステムＬＳＩの演算能力を決定することになる。

【００１３】

【発明が解決しようとする課題】図１２は、超高速ＭＰ
Ｕの乗算器、加算器などの高速演算器などに用いられて
いるダイナミック回路の一例を示す。ここでは入力と同
じ論理が得られるノンインバート回路の例を示してい
る。このダイナミック回路は、ダイナミックノード４０
１に充放電を行うｐチャネルＭＯＳＦＥＴ４０２ａ及び
ｎチャネルＭＯＳＦＥＴ４０２ｂ、論理ゲートであるｎ
チャネルＭＯＳＦＥＴ４０３、ダイナミックノードの結
果を外部に伝えるＣＭＯＳインバータ回路４０４、論理
回路部の電流漏洩の影響を少なくするキーパー回路を構
成するｐチャネルＭＯＳＦＥＴ４０５から構成される。

【００１４】通常、クロック信号ＣＬＫがローレベルの
ときプリチャージ用ＭＯＳＦＥＴ４０２ａによりダイナ
ミックノード４０１に充電を行い、クロック信号ＣＬＫ
がハイレベル即ちエバリュエーション時に論理段ＭＯＳ
ＦＥＴ４０３がダイナミックノード４０１の放電を行う
か否かを決定する。即ち入力ＩＮが“Ｈ”であり且つク
ロック信号ＣＬＫが“Ｈ”のとき、ＭＯＳＦＥＴ４０２
ｂ，４０３を介してダイナミックノード４０１の電荷が
放電される。ＭＯＳＦＥＴ４０２ｂ或いは４０３がオフ
の保持の場合には、キーパー回路ＭＯＳＦＥＴ４０５で
電荷を保持する。そしてダイナミックノード４０１の電
位をＣＭＯＳインバータ回路４０４を介して出力する。

【００１５】素子耐圧が２Ｖあるいはそれ以上ある０．
２５μｍ程度のゲート長のＭＯＳＦＥＴを用いる場合に
は論理回路部ＭＯＳＦＥＴ４０３のしきい値電圧を０．
５Ｖ以上にすることが容易であるため、ＭＯＳＦＥＴ４
０３の漏洩電流は大きな問題にならない。しかし、ゲー
ト長が０．１μｍ以下まで微細化がすすんでくると、Ｍ
ＯＳＦＥＴの耐圧及び信頼性の問題から電源電圧が１．
２Ｖから０．８Ｖ程度まで下がってくる。この場合、ス
ケーリング則に則って考えると通常のＣＭＯＳ論理回路
のＭＯＳＦＥＴのしきい値電圧は０．２−０．３Ｖ程
度、ダイナミック回路の論理回路部においてはやや高め
の０．３−０．３５Ｖ程度に設定される。

【００１６】このとき、微細化によりダイナミックノー
ド４０１の容量は小さくなり、さらにＭＯＳＦＥＴ４０
３、４０２ｂを介する漏洩電流が二桁近く大きくなって
きており、論理回路部ＭＯＳＦＥＴ４０３がオフの場合
のダイナミックノード４０１の保持電位をエバリュエー
ション時にハイレベル即ち電源電圧に維持するのはより
難しくなる。さらに微細化が進み０．０５μｍ程度のゲ
ート長のＭＯＳＦＥＴでは電源電圧が０．５−０．６Ｖ
程度になるため、ＣＭＯＳ回路のしきい値電圧が０．１
−０．１５Ｖ、ダイナミック回路の論理回路部のしきい
値電圧が０．２Ｖになり、オフ時の漏洩電流が３桁程度
大きくなり、このままではダイナミック回路を動作させ
ることが極めて困難になる。

【００１７】これらの問題を回避するためには、漏洩電
流を抑えるために論理回路部のＭＯＳＦＥＴ４０３のし
きい値電圧をよりプラス側に設定すること、あるいはキ
ーパー回路のＭＯＳＦＥＴ４０５駆動能力を高めること
で電荷保持を容易にする方法が考えられるが、いずれの
場合も結果的にダイナミック回路のゲートのスイッチン
グ速度の低下につながり、スタティック動作のＣＭＯＳ
回路に対する優位性が失われる。

【００１８】このような状況で演算器の特性を見みる
と、素子の微細化にもかかわらず、論理回路のスイッチ
ング速度の低下により、最大演算時間が増加するためク
ロック周波数が低下して、演算器のスループットが向上
しないという問題が明らかになる。すなわち演算回路の
性能が回路内のクリティカルパスの遅延時間である最大
遅延時間で決定されてしまうため、基本回路の遅延時間
の低下が演算器の性能低下に結びつく。

【００１９】以上のように素子の微細化を進めていった
場合、レイアウト面積の縮小といった長所もあるが、速
度の観点では、内部の基本回路に高速化の為に用いられ
ているダイナミック回路がＭＯＳＦＥＴの漏洩電流の増
大のため回路動作を保証することが厳しくなる。これを
回避するためには漏洩電流の少ないＭＯＳＦＥＴを採用
する必要があるが、そうすると駆動能力の低下により、
高速化が難しくなる。

【００２０】以上要するに、最大演算時間が演算回路の
性能を決定してしまう現状の演算回路構成では、微細化
が必ずしも演算回路の高速化につながらず、微細化を進
めていくにも拘わらず、最終的には演算回路の高スルー
プット化が困難である、といった問題がある。

【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは微細化を進めることでよ
り高スループット化が実現できる演算回路を具備する半
導体集積回路を提供することにある。

【００２２】

【発明を解決するための手段】この発明は、複数ビット
の入力から複数ビットの出力を生成する演算回路を備え
た半導体集積回路において、前記演算回路は、複数ビッ
ト入力から複数ビット出力までの全てのデータパス上の
論理ゲート段数が同一でかつ、各論理ゲートのファンイ
ン、ファンアウトが同一であることを特徴とする。

【００２３】この発明において好ましくは、演算回路を
構成する各論理ゲートは、スタティックＣＭＯＳ回路で
あり、また各論理ゲートの立ち上がり時間と立下り時間
が±１０％の精度で同一になるように設計されるものと
する。

【００２４】この発明によると、演算回路を構成する全
てのデータパスの遅延時間が等しくなるから、スループ
ットが従来のように演算回路の最大遅延時間で決定され
るのではなく、パイプライン処理等によって高いスルー
プットを得ることができる。また演算回路のスループッ
トは、最も周波数特性の低い論理ゲートで決定されるこ
とになり、構成素子の微細化により、高いスループット
が得られる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１は、本発明の第１の実施の形態
に関わる半導体集積回路に設けられる演算回路である。
ここでは、８×８乗算器の場合について、各出力ビット
単位でスライスした回路図である。このビットスライス
回路ＳＬは、図２に示す８×８乗算式における縦一列の
演算部に相当し、最大１６ビット入力（ａ１０１〜ａ１
１６）に対してＡＮＤゲートにより８個部分積をとり、
それそれを２個ずつトーナメント方式により加算を行っ
ている。

【００２６】加算の際には、前段のビットスライス回路
からのキャリーイン（Ｃ２Ｉ１〜Ｃ２Ｉ４、Ｃ３Ｉ１〜
Ｃ３Ｉ２、Ｃ３１Ｉ、Ｃ４Ｉ〜Ｃ１４Ｉ）も同時に入力
する構成となり、最終的に各ビット出力に相当するＣ１
５Ｓおよび次段のビットスライス回路に与えるキャリー
アウト（Ｃ２Ｏ１〜Ｃ２Ｏ４、Ｃ３Ｏ１〜Ｃ３Ｏ２、Ｃ
３１Ｏ、Ｃ４Ｏ〜Ｃ１４Ｏ）を出力する。８×８乗算器
のビットスライス回路ＳＬ内部の構成は、半加算器（Ｈ
Ａ）１１（図４）、通常の３入力で２出力の全加算器
（ＦＡ）１３（図５）、２入力ＡＮＤ入力の半加算器
（ＨＡ）１２（図６）と４入力でサムとキャリーの２出
力である全加算器（ＦＡ）１４（図７）からなる。

【００２７】いずれのビットスライス回路ＳＬにおいて
も入力ピンから出力ピンまでの各信号経路を構成する論
理ゲートの段数、ファンイン（ＦＩ）及びファンアウト
（ＦＯ）が同一になるように、ダミーゲートが加えられ
ている。各ブロックに関して以下に詳細な説明を行う。

【００２８】図４は、図１に示すビットスライス回路Ｓ
Ｌ内部の後半で１１段直列に接続されている半加算器１
１の論理構成を示している。入力信号ａａ，ｂｂをそれ
ぞれ差動増幅器４１ａ，４１ｂにより真・偽の両相信号
に変換している。得られた信号の論理をとるＮＡＮＤ回
路４２ａ１，４２ａ２と、それらの出力の一致検出を行
うＮＡＮＤ回路４３ａの２段ＮＡＮＤを組み合わせ、更
に２段のインバータ４４ａ，４５ａによるバッファを介
してサム（Ｓ）を生成する。

【００２９】キャリー（Ｃ）の生成経路は、同様に信号
ａａ，ｂｂの論理をとる２入力ＮＡＮＤ回路４２ｂ１と
その出力を反転するＮＡＮＤ回路４３ｂの２段ＮＡＮＤ
及び、２段のインバータ４４ｂ，４５ｂによるバッファ
により構成される。

【００３０】ＮＡＮＤ回路４２ｂ２は、差動増幅器４１
ａ，４１ｂのＦＯを全て２にするために挿入されたダミ
ーゲートである。また、キャリー生成経路のＮＡＮＤ回
路４３ｂは、サム生成経路内のＮＡＮＤ回路４３ａと同
じ２入力ＮＡＮＤ回路を用い、その一つの入力を“Ｈ”
レベル固定としてインバータとしており、これによりＮ
ＡＮＤ回路４３ａとＦＩを同じにしている。

【００３１】これにより、入力ａａ、ｂｂからサムＳあ
るいはキャリーＣまでの信号経路は、次の表１のように
なる。

【００３２】

【表１】１段目：両相変換回路４１ａ，４１ｂで、ＦＩ
＝１，ＦＯ＝２、 ２段目：２入力ＮＡＮＤ回路（４２ａ１，４２ａ２），
（４２ｂ１，４２ｂ２）で、ＦＩ＝２，ＦＯ＝１、 ３段目：２入力ＮＡＮＤ回路４３ａ，４３ｂで、ＦＩ＝
２，ＦＯ＝１、 ４段目：インバータ回路４４ａ，４４ｂで、ＦＩ＝１，
ＦＯ＝１、 ５段目：インバータ回路４５ａ，４５ｂで、ＦＩ＝１，
ＦＯ＝１

【００３３】次に全加算器１３の内部論理構成を図５に
示す。二つの信号入力ａａ，ｂｂとキャリー入力ｃｃの
ための差動増幅器５１ａ，５１ｂ，５１ｃと、それらの
出力の論理をとる３入力ＮＡＮＮＤ回路５２ａ１−５２
ａ４，５２ｂ１−５２ｂ４、更にそれらの出力の一致検
出を行う４入力ＮＡＮＤ回路５３ａ，５３ｂ及び、バッ
ファ段である２段ずつのインバータ５４ａ，５５ａ，５
５ｂ，５５ｂを有する。

【００３４】４入力ＮＡＮＤ回路４２ｃ１，５２ｃ２
は、差動増幅器５１ａ，５１ｂ，５２ｃのＦＯをすべて
同じく５にするために挿入されたダミーゲートである。
この回路では、入力ａａ，ｂｂ，ｃｃからサムＳあるい
はキャリーＣの生成までの信号経路は、何れも下表２の
ようになる。

【００３５】

【表２】１段目：両相変換回路５１ａ，５１ｂ，５１ｃ
でＦＩ＝１，ＦＯ＝５、 ２段目：３入力ＮＡＮＤ回路５２ａ１−５２ａ４，５２
ｂ１−５２ｂ４でＦＩ＝３，ＦＯ＝１、 ３段目：４入力ＮＡＮＤ回路５３ａ，５３ｂでＦＩ＝
４，ＦＯ＝１、 ４段目：インバータ回路５４ａ，５４ｂでＦＩ＝１，Ｆ
Ｏ＝１、 ５段目：インバータ回路５５ａ，５５ｂでＦＩ＝１，Ｆ
Ｏ＝１

【００３６】図６は、図１に示すビットスライス回路Ｓ
Ｌ内部の初段に用いられている２入力ＡＮＤ入力の半加
算器１２の内部論理構成を示している。入力信号ａａ，
ｂｂ，ｃｃ，ｄｄをＮＡＮＤ回路６１ａ，６１ｂでＡＮ
Ｄ演算を行いその出力を差動増幅器６２ａ，６２ｂによ
り真・偽の両相信号に変換している。得られた信号に対
して、図４の半加算器１１と同様に、２段のＮＡＮＤ回
路（６３ａ１，６３ａ２）と６４ａを組み合わせてサム
Ｓを生成し、２段のＮＡＮＤ回路６３ｂ１と６４を組み
合わせることによりキャリー（Ｃ）を生成する。

【００３７】ここでも、差動増幅回路６２ａ，６２ｂの
ＦＯを同一にすることでサムＳとキャリーＣの論理遅延
を同一にするため、２入力ＮＡＮＤ回路６３ｂ２がダミ
ーゲートとして挿入されている。また、キャリー生成経
路の出力段ＮＡＮＤ回路６４ｂは、サム生成経路の出力
段と同じ２入力ＮＡＮＤを用い、その一つの入力を
“Ｈ”固定としてインバータとして、ＦＩを揃えてい
る。このため、入力ａａ、ｂｂ、ｃｃ、ｄｄからサムＳ
あるいはキャリーＣまでの信号経路は、何れも下表３の
ようになる。

【００３８】

【表３】１段目：２入力ＮＡＮＤ回路６１ａ，６１ｂで
ＦＩ＝２，ＦＯ＝１， ２段目：両相変換回路６２ａ，６２ｂでＦＩ＝１，ＦＯ
＝２、 ３段目：２入力ＮＡＮＤ回路（６３ａ１，６３ａ２），
６３ｂ１でＦＩ＝２，ＦＯ＝１、 ４段目：２入力ＮＡＮＤ回路６４ａ，６４ｂでＦＩ＝
２，ＦＯ＝１

【００３９】次に、図１のビットスライス回路ＳＬにお
ける４入力の全加算器１４の内部論理構成を図７に示
す。入力ａａ，ｂｂとｃｃ、ｄｄをそれぞれ半加算器７
１ａ，７１ｂで演算を行い、その出力を差動増幅器７２
ａ１，７２ａ２，７２ｂ１，７２ｂ２で両相変換を行
う。得られた信号に対してＮＡＮＤ回路（７３ａ１−７
３ａ３），７４ａを組み合わせることによりサム（Ｓ）
を生成し、同様にＮＡＮＤ回路（７３ｂ１−７３ｂ
３），７４ｂを組み合わせることによりとキャリー
（Ｃ）を生成する。

【００４０】差動増幅器７２ａ１，７２ａ２，７２ｂ
１，７２ｂ２のＦＯを全ての経路で２に揃えるために、
４個の２入力ＮＡＮＤ回路７３ｄ，７３ｃ１−７３ｃ３
がダミーゲートとして挿入されている。キャリー生成経
路のＮＡＮＤゲート７３ｂ２，７３ｂ３は、サム生成経
路のＮＡＮＤ回路７３ａ１，７３ａ２とＦＩを合わせる
ため、一つの入力を“Ｈ”固定とした２入力ＮＡＮＤを
用いてインバータとしている。更に、キャリー生成側の
ＮＡＮＤ回路７４ｂに合わせて、サム生成側でのＮＡＮ
Ｄ回路７４ａを３入力として、その一つの入力を“Ｈ”
固定としている。この回路では、入力ａａ，ｂｂ，ｃ
ｃ、ｄｄからサムＳあるいはキャリーＣまでの信号経路
は何れも、表４のようになる。

【００４１】

【表４】１段目：２入力ＮＡＮＤ回路でＦＯ＝１， ２段目：両相変換回路でＦＯ＝２、 ３段目：２入力ＮＡＮＤ回路でＦＯ＝１、 ４段目：２入力ＮＡＮＤ回路でＦＯ＝１ （ここまでは半加算器７１ａ，７１ｂ内部の経路） ５段目：両相変換回路７２ａ１，７２ａ２，７２ｂ１，
７２ｂ２でＦＩ＝１，ＦＯ＝２、 ６段目：２入力ＮＡＮＤ回路（７３ａ２，７３ａ），
（７３ｂ１−７３ｂ３）でＦＩ＝２，ＦＯ＝１、 ７段目：３入力ＮＡＮＤ回路７４ａ，７４ｂでＦＩ＝
３，ＦＯ＝１、 ４段目：インバータ回路７５ａ，７５ｂでＦＩ＝１，Ｆ
Ｏ＝１、 ５段目：インバータ回路７６ａ，７６ｂでＦＩ＝１，Ｆ
Ｏ＝１

【００４２】このように乗算器を構成する各ビットスラ
イス回路ＳＬブロック内の経路の論理段数、ＦＩ，ＦＯ
は同一となっている。

【００４３】図３Ａ−図３Ｈは、図１に示すビットスラ
イス回路ＳＬを１６個接続して、図２に示す８×８乗算
を実現した乗算器の全体のブロック図を示す。図３Ａ−
図３Ｈに示す１６個のビットスライス回路ＳＬ１−ＳＬ
１６はそれぞれ、図２に示す演算式の縦一列の演算部と
対応する。これらのビットスライス回路ＳＬ１−ＳＬ１
６に対して、Ａ１−Ａ８，Ｂ１−Ｂ８が供給される１６
本の信号線３０１と、“Ｌ”レベル入力のための一本の
接地線３０２が共通に配設され、これらと各ビットスラ
イス回路の入力端子ａ１０１−ａ１１６の間での接続に
より、図２に示す８×８演算が実現されている。

【００４４】この構成により、Ａ１〜Ａ８、Ｂ１〜Ｂ８
の各入力ピンからＰ１〜Ｐ１６までの各出力ピンまでの
経路をみると、各信号経路を構成する論理ゲートの段
数、ＦＩ、ＦＯが同一になる。具体的には、全てのビッ
トスライス回路ＳＬでの入力から出力の経路が２入力Ａ
ＮＤ入力半加算器、４入力全加算器、全加算器２段、半
加算器１１段から構成される経路になる。この乗算器で
は、内部論理ゲートで信号劣化が無い場合には入力デー
タと同一のデータレートで出力される。換言すると、演
算器のスループットは信号劣化を起こさない最大周波数
で決定される。即ち、論理ゲートの周波数特性によって
決定され、従来の演算回路のような最大遅延時間で決定
されない。これは、クロックバッファ回路の特性がクロ
ックトリーの遅延時間で決定されず、クロックバッファ
回路の周波数特性で決定されるのと同様である。

【００４５】図１、図２、図３Ａ−３Ｈに係わる８ｘ８
乗算器の回路要素に関して具体的に説明する。ここで
は、ゲート長０．１４μｍのＣＭＯＳプロセスを前提と
した検討結果を述べる。電源電圧はＶＤＤ＝１．５Ｖと
する。このときのＣＭＯＳ論理回路を構成するｐチャネ
ルＭＯＳＦＥＴのしきい値電圧は−０．２５Ｖ、ｎチャ
ネルＭＯＳＦＥＴのしきい値電圧は０．２５Ｖとした。

【００４６】論理回路は、ＮＡＮＤ回路、インバータ回
路はともに図８に示す一般的なスタティックＣＭＯＳ回
路を前提としている。３入力ＮＡＮＤ回路は一般に、図
８（ａ）に示すように出力端子と基準電位端子の間に直
列接続されたｎチャネルＭＯＳＦＥＴ８０４，８０５，
８０６を持つ。これに対してこの実施の形態では、図８
（ｂ）に示すように、ｎチャネルＭＯＳＦＥＴ８０４、
８０５、８０６をそれぞれ、３個ずつのＭＯＳＦＥＴ要
素（８０４ａ，８０４ｂ、８０４ｃ），（８０５ａ，８
０５ｂ，８０５ｃ），（８０６ａ、８０６ｂ、８０６
ｃ）に分割して、３個ずつ直列接続された３個のＭＯＳ
ＦＥＴ要素列として配列している。３個の入力ＩＮ１，
ＩＮ２，ＩＮ３は、各ＭＯＳＦＥＴ要素列のそれぞれ１
段目、２段目、３段目と異なる位置のＭＯＳＦＥＴ要素
のゲートに接続する。これは、入力のゲートスイッチン
グ速度依存性を抑える目的であり、これにより伝播入力
にともなう遅延バラツキが抑えられる。

【００４７】ここでは、３入力の例を示しているが、一
般にｍ入力ＮＡＮＤ回路（ｍ≧２）の場合にはｎチャネ
ルＭＯＳＦＥＴをｍ分割することで同様のゲート入力に
よるゲートスイッチング速度バラツキを抑えることがで
きる。そして、図４−図７で説明したように、異なる信
号経路の対応する論理段に例えば３入力ＮＡＮＤ回路と
２入力ＮＡＮＤ回路が必要な場合には、いずれにも３入
力ＮＡＮＤ回路を用いて、２入力ＮＡＮＤが必要な箇所
では一つの入力端子を“Ｈ”固定することにより、ＦＩ
を同一にする。同様に、異なる信号経路の対応する論理
段に例えば２入力ＮＡＮＤ回路とインバータが必要な場
合には、いずれにも２入力ＮＡＮＤ回路を用いて、イン
バータが必要な箇所では一つの入力端子を“Ｈ”固定す
ることにより、ＦＩを同一にする。

【００４８】さらに、ＣＭＯＳ回路では、ゲートの立ち
上がり時間と立下り時間がほぼ等しくなるように、ゲー
ト幅を調整している。例えば、通常のインバータではｐ
チャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのゲー
ト幅の比率を２．５倍、２入力ＮＡＮＤゲートではそれ
ぞれのｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔのゲート幅の比率を１．２５倍から１．０４倍、３入
力ＮＡＮＤゲートではそれぞれのｐチャネルＭＯＳＦＥ
ＴとｎチャネルＭＯＳＦＥＴのゲート幅の比率を０．８
３倍、４入力ＮＡＮＤゲートではそれぞれのｐチャネル
ＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのゲート幅の比
率を０．６２５倍としている。この比率を用いること
で、立ち上がり時間と立下り時間の変動量を±１０％以
下としている。

【００４９】入力信号から真・偽の両相信号を発生する
論理ゲートである、図４−図７に示す差動増幅回路とし
て、図９に示す構成を用いた。図９の差動増幅回路は、
３個直列接続されたインバータ６０１、６０２，６０３
からなるインバータ列と、このインバータ列により得ら
れる二つの差動入力が供給される二つの差動回路６０
４、６０５により構成される。差動回路の６０４，６０
５の出力は論理的に同一の出力端子同士を共通接続して
一つの差動出力を得る構成としている。

【００５０】インバータ６０１，６０２，６０３はＣＭ
ＯＳインバータであって、それぞれのｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴのゲート幅比が２０／
８，２０／８，１０／８に設定されている。差動回路９
０４，９０５では、ｐチャネルＭＯＳＦＥＴとｎチャネ
ルＭＯＳＦＥＴのゲート幅比が２０／８に設定されてい
る。この様な差動増幅回路構成を用いることにより、位
相差の少ない両相信号が得ることができる。

【００５１】本乗算器の特性をＳＰＩＣＥシミュレーシ
ョンにより求めたところ、データレートとして２ＧＢ／
ｓで動作することを確認した。ここでは、判定はデータ
列のパルス幅の変動率が本来のデータより２０％以下で
ある場合を動作ＯＫとし、動作データレートを求めてい
る。シミュレーションではデータレートを決定している
のは半加算器の出力段に設けているインバータ回路の立
ち上がり特性であった。

【００５２】データレート２ＧＢ／ｓは、従来の演算器
では最大演算時間５００ｐｓに相当し、同一のプロセス
ではダイナミック回路で得られる特性と同等あるいはそ
れ以上のデータレートで動作する結果が得られた。従っ
て本乗算器のスループットは、０．１４μｍの素子を用
いた世代において最も高速な回路であるダイナミック回
路を用いた乗算器で得られる特性と少なくとも同等の性
能であることがわかった。また、本乗算器のレイテンシ
ー即ち遅延時間は３．５ｎｓであった。

【００５３】今後の素子の微細化に対して、本乗算器で
は通常のＣＭＯＳ回路で構成しているため、回路マージ
ンが大きく、微細化の際の懸念点であるオフ時のリーク
電流の増大、電源電圧低下に伴う回路マージンの低下の
影響を抑制することが可能である。その結果微細化に伴
う素子の高性能化に追随して高性能化が計れることが容
易に予想がつく。これらの点がダイナミック回路のよう
に将来素子リーク電流の増大、電源電圧の低下により回
路マージンが低下するため、高速性能を維持したままで
は回路動作が厳しくなる回路と大きく異なる。

【００５４】実施の形態では、演算回路の例として８×
８ビット符号無し乗算器の例を示したが、これは一例で
ありこの発明は加算器その他の他の高速演算回路にも同
様に適用可能である。例えば単純なｎビット加算器の場
合で演算時間が大きな問題でない場合には、半加算器を
アレイ状に配列し、キャリーを隣のビットに伝播する構
成にすることで入力から出力までの全ての経路におい
て、論理段数とＦＩ，ＦＯが同一になるように構成でき
る。これは、乗算器内の大半の演算が各ビット演算結果
を加算すること及びキャリー伝播を行っていることから
もわかる。

【００５５】図１０は、簡単な加算器の例として２ビッ
ト加算器の例を示している。いずれの信号経路も入力か
ら半加算器３段を経ることで出力に到達する。また桁上
げ先見などの回路がある場合には桁上げ回路がＦＩある
いはＦＯの観点でクリティカルなパスになるため、全て
のデータ経路を桁上げ先見回路と同様のＦＩ、ＦＯにな
るようにダミーゲート回路を挿入することで、同様の構
成が可能となる．

【００５６】また、回路の例として一般的なＣＭＯＳ回
路を中心に説明を行ったが、パストランジスタ論理回
路、ｐｓｅｕｄｏ−ＮＭＯＳ回路あるいは電流モード論
理回路においても、論理回路の立ち上がり時間と立下り
時間がほぼ同程度になるように工夫することで、基本回
路として使用することができる。例えば、ｐｓｅｕｄｏ
−ＮＭＯＳ回路においては、ｎチャネルＭＯＳＦＥＴの
駆動能力をｐチャネルＭＯＳＦＥＴの倍程度、即ち同一
のゲート幅にすることでほぼ立ち上がり時間と立下り時
間を同一にすることができる。あるいは、ウエル電位を
調整するしきい値補償回路を用いることで、立ち上がり
時間と立下り時間を±１０％以内に抑えることでほぼ同
一にすることができる。

【００５７】差動増幅回路の一例として図９にしめす回
路例を掲げたが、通常の参照電圧入力の差動回路の真・
偽２つの出力を用いても問題はない。

【００５８】この発明の演算回路における性能、即ちス
ループットは、最終的に基本回路の周波数特性で決定さ
れる。その意味では、ＦＩが小さいことが望ましい。Ｆ
Ｉが大きくなると寄生容量が大きくなるため、論理ゲー
トの周波数特性が大きく劣化するためである。実用性を
考えると、図１、図２、図３Ａ−３Ｈに示す８×８乗算
器の場合のように最大ＦＩは４以下であることが望まし
い。

【００５９】さらに、ＣＭＯＳ回路、ｐｓｅｕｄｏ−Ｎ
ＭＯＳ回路においては、各ＦＥＴとしては絶縁ゲート型
のものを用いれば良く、ゲート絶縁膜がシリコン酸化膜
である狭義のＭＯＳＦＥＴに限らず、一般的にＭＩＳ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）ＦＥＴを用いても良いことは勿論である。

【００６０】

【発明の効果】以上詳述したように本発明によれば、演
算回路内部の入力から出力までの各信号経路の論理段数
および各段におけるＦＩ、ＦＯを等しくすることによ
り、演算回路のスループット向上を図ることができる。

【図面の簡単な説明】

【図１】実施の形態に係わる８×８乗算器の各ビットス
ライス回路ＳＬの基本構成を示すブロック図である。

【図２】同乗算器の各ビットスライス回路における演算
内容を示す図である。

【図３Ａ】同乗算器のビットスライス回路ＳＬ１，ＳＬ
２部の入出力接続関係を示す図である。

【図３Ｂ】同乗算器のビットスライス回路ＳＬ３，ＳＬ
４部の入出力接続関係を示す図である。

【図３Ｃ】同乗算器のビットスライス回路ＳＬ５，ＳＬ
６部の入出力接続関係を示す図である。

【図３Ｄ】同乗算器のビットスライス回路ＳＬ７，ＳＬ
８部の入出力接続関係を示す図である。

【図３Ｅ】同乗算器のビットスライス回路ＳＬ９，ＳＬ
１０部の入出力接続関係を示す図である。

【図３Ｆ】同乗算器のビットスライス回路ＳＬ１１，Ｓ
Ｌ１２部の入出力接続関係を示す図である。

【図３Ｇ】同乗算器のビットスライス回路ＳＬ１３，Ｓ
Ｌ１４部の入出力接続関係を示す図である。

【図３Ｈ】同乗算器のビットスライス回路ＳＬ１５，Ｓ
Ｌ１６部の入出力接続関係を示す図である。

【図４】同乗算器内ビットスライス回路で用いられてい
る半加算器の具体的構成を示す図である。

【図５】同乗算器内ビットスライス回路で用いられてい
る全加算器の具体的構成を示す図である。

【図６】同乗算器内ビットスライス回路で用いられてい
る２入力ＡＮＤゲート入力の半加算器の具体的構成を示
す図である。

【図７】同乗算器内ビットスライス回路で用いられてい
る４入力の全加算器の具体的構成を示す図である。

【図８】同乗算器の３入力ＮＡＮＤ回路の具体的構成例
を示す図である。

【図９】同乗算器内の差動増幅回路の具体的構成例を示
す図である。

【図１０】他の実施の形態による２ビット加算器の具体
的構成例を示す図である。

【図１１】従来の８×８乗算器の基本構成を示すブロッ
ク図である。

【図１２】ダイナミック回路の構成を示す図

【符号の説明】

ＳＬ（ＳＬ１〜ＳＬ１６）…ビットスライス回路、１
１，１２…ハーフアダー、１３，１４…フルアダー、３
０１…信号線、３０２…接地線、４１ａ，４１ｂ，５１
ａ，５１ｂ，５１ｃ，６２ａ，６２ｂ…差動増幅回路、
４２ａ１，４２ａ２，４３ａ，４２ｂ１，４２ｂ２，４
３ｂ，５２ａ１−５２ａ４，５２ｂ１−５２ｂ４，５２
ｃ１，５２ｃ２，５３ａ，５３ｂ，６１ａ，６１ｂ，６
３ａ１，６３ａ２，６３ｂ１，６３ｂ２，６４ａ，６４
ｂ，７３ａ１，７３ａ２，７３ｂ１−７３ｂ３，７３ｃ
１−７３ｃ３，７３ｄ…ＮＡＮＤ回路、４４ａ，４５
ａ，４４ｂ，４５ｂ，５３ａ，５５ａ，５４ｂ，５５
ｂ，７５ａ，７６ａ，７５ｂ，７６ｂ…インバータ、７
１ａ，７１ｂ…ハーフアダー、８０１〜８０３…ｐチャ
ネルＭＯＳＦＥＴ、８０４ａ−８０４ｃ，８０５ａ−８
０５ｃ，８０６ａ−８０６ｃ…ｎチャネルＭＯＳＦＥ
Ｔ、９０１〜９０３…インバータ、９０４，９０５…差
動回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１２月２８日（２００１．１２．
２８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 半導体集積回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数ビットの入力から複数ビットの出力
   を生成する演算回路を備えた半導体集積回路において、 前記演算回路は、複数ビット入力から複数ビット出力ま
   での全てのデータパス上の論理ゲート段数が同一でか
   つ、各論理ゲートのファンイン、ファンアウトが同一で
   あることを特徴とする半導体集積回路。
2. 【請求項２】 前記演算回路内の論理ゲートはスタティ
   ックＣＭＯＳ回路で構成され、各論理ゲートの立ち上が
   り時間と立下り時間が±１０％の精度で同一になるよう
   に各極性のＭＯＳＦＥＴを用いて構成されていることを
   特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記演算回路内の論理ゲートは、最大フ
   ァンインが４以下であるＣＭＯＳ回路により構成されて
   いることを特徴とする請求項２に記載の半導体集積回
   路。
4. 【請求項４】 前記演算回路内で真と偽の両相信号を生
   成する論理ゲートは、差動増幅回路であって、ＣＭＯＳ
   インバータが３個直列接続されたインバータ列と、この
   インバータ列の各段出力に得られる２通りの差動入力が
   それぞれ供給され、互いの同相出力端子を共通接続して
   １通りの差動出力を出す二つの差動回路とを備えたこと
   を特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 前記演算回路内のファンイン数がｍ（≧
   ２）の論理ゲートであるＣＭＯＳ回路は、出力端子と基
   準端子間に直列に接続されるべきｍ個のＭＯＳＦＥＴ
   を、それぞれｍ個のＭＯＳＦＥＴ要素に分割して、ｍ個
   ずつ直列接続されたｍ個のＭＯＳＦＥＴ要素列として配
   列して、同一の入力が各ＭＯＳＦＥＴ要素列の異なる位
   置にあるＭＯＳＦＥＴ要素のゲートに接続されるように
   したことを特徴とする請求項２に記載の半導体集積回
   路。
6. 【請求項６】 前記演算回路内に、異なるデータパスの
   対応する論理段の論理ゲートのファンアウトを同一にす
   るためのダミー論理ゲートが挿入されていることを特徴
   とする請求項１記載の半導体集積回路。
7. 【請求項７】 前記演算回路内の異なるデータパスの対
   応する二つの論理ゲートのファンインを同一にするため
   に、その二つの論理ゲートの一方が固定バイアスが与え
   られた入力端子を有することを特徴とする請求項１記載
   の半導体集積回路。