JPH06236254A - 機能的に完全なセルフタイミング機能付き論理回路群 - Google Patents

機能的に完全なセルフタイミング機能付き論理回路群

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JPH06236254A
JPH06236254A JP4093064A JP9306492A JPH06236254A JP H06236254 A JPH06236254 A JP H06236254A JP 4093064 A JP4093064 A JP 4093064A JP 9306492 A JP9306492 A JP 9306492A JP H06236254 A JPH06236254 A JP H06236254A
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Abstract

(57)【要約】 【目的】 機能的に完全なセルフタイミング機能付論理
回路群を提供する。 【構成】 新規のベクトル論理を実施する新規のマウス
トラップ論理ゲート(以下ＭＬＧ)を用いた論理システ
ム。ベクトル論理システムにおいて任意数の有効ベクト
ル論理状態(以下ＶＶＳ)と１の無効ベクトル論理状態
(以下ＩＶＳ)とが１セットの論理パス上の論理信号によ
り定義される。全論理パスが低レベル論理信号を呈する
際にＩＶＳが定義される。また本実施例ではＶＶＳは論
理パスの１つのみが高レベル論理信号を呈する場合に定
義される。更に直列及び／又は並列に直接接続可能なＭ
ＬＧは上述の論理機構を実施する。各ＭＬＧは作動準備
機構とラダー論理部とバッファとを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は広義にはデータ処理装置
に関し、より詳細には機能的に完全なセルフタイミング
機能付き論理回路群に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】コンピ
ュータはより一層高性能化され、またほぼ最小化されつ
つあり、メインフレームコンピュータ、ミニコンピュー
タ、およびマイクロコンピュータの間に従来存在してき
た境界線があいまいになってきている。今日、ミニコン
ピュータやマイクロコンピュータは10年前のメインフレ
ームコンピュータに劣らぬ性能を有する。さらに、前述
した傾向から、当業界全体において、高い性能を持ち、
コンピュータ内の貴重なスペースを占有することの少な
いコンピュータ部品が要望されるようになった。
【０００３】当業界において大いに注目されている主要
なコンピュータ部品は、コンピュータの知能の主要源で
ある中央処理装置（ＣＰＵ）である。ＣＰＵは、一般に
コンピュータの内部で発生する対話の大部分を処理し、
最終的にそれらを管理するため、非常に高速に設計され
なければならない。
【０００４】ＣＰＵは通常、加算、乗算、浮動少数点操
作といった算術演算を実行するための算術論理装置（Ａ
ＬＵ）を有する。通常、これらの算術演算はＣＰＵ内の
専用論理回路を介して行われる。この専用論理回路は、
使用頻度が高いため、ＣＰＵの全動作およびＣＰＵとの
全対話の速度が落ちないように高速でなければならな
い。さらに、これらの専用論理回路のサイズは、ＣＰＵ
全体のサイズを最小限に抑えるために小さくなければな
らない。
【０００５】従来は「スタティック」論理ゲートを用い
て算術演算実行用の論理回路が構成されてきた。スタテ
ィック論理ゲートとは、電力が供給される限り継続的に
論理演算を行うものである。換言すれば、スタティック
論理ゲートは論理演算を適正に行うためにチャージある
いはリフレッシュを必要としない。スタティック論理ゲ
ートは機能的に完全である。スタティック論理ゲートは
反転機能および非反転機能の両方を直接的に行うことが
できる。さらに、これらを何段かに連結して論理機能を
包括的に実行することができる。しかし、スタティック
論理ゲートにはその個々が低速であるという問題があ
り、それを連結して包括的に論理機能を実行する際には
さらに低速となる。
【０００６】また、「ダイナミック」論理ゲートが当業
界において周知である。ダイナミック論理ゲートは、高
性能および適切なサイズを必要とする論理回路の設計に
従来用いられている。ダイナミック論理ゲートは、意図
される論理機能を維持して適正に実行するため、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の場合と同
様な定期的なチャージあるいはリフレッシュを必要とす
るものである。ダイナミック論理ゲートに供給されたチ
ャージがそのダイナミック論理ゲートによって放電され
ると、そのダイナミック論理ゲートは次にチャージされ
るまで論理機能を実行することができない。
【０００７】しかし、論理ネットワークの構築に従来の
ダイナミック論理回路を使用することには問題がある。
従来のダイナミック論理回路には機能的な不完全性の問
題がある。つまり、従来のダイナミック論理ゲートは非
反転論理機能しか実行することができない。さらに、高
性能の加算論理回路および乗算器論理回路は論理反転を
かならず必要とする。したがって、加算論理回路および
乗算論理回路は従来のダイナミック論理ゲートでは構成
することはできない。
【０００８】さらに、多くの場合、従来のダイナミック
論理ゲートは、連続する段として直接に接続して包括的
に論理機能を実行すると共にその動的特性を適切に維持
することができない。すなわち、「静的ハザード」に関
する問題が発生する。静的ハザードは、伝搬遅延の結果
として組み合わせ論理構成において発生する固有の状態
である。
【０００９】例えば、従来の２値論理システムにおける
２入力排他的論理和ゲートで、その２つの入力がいずれ
も高レベルであり、次いで同時に低レベルに変化する場
合を考える。コンピュータプログラマの観点からは、排
他的論理和ゲートの出力は、この変化の前、変化中およ
び変化後に低レベルのままでなければならない。実際に
は、一方の入力は他方の入力の直前に変化する。したが
って、この排他的論理和ゲートの出力は、変化時間中に
突然高レベルへそして低レベルへと変化するという問題
がある。
【００１０】静的ハザードは、通常はスタティック論理
回路の連鎖に重大な問題を発生させることはない。これ
は、スタティック論理回路が論理入力の最終的な状態に
正しく一致するように２度以上応答することができるた
めである。しかし、論理パス中に奇数の反転を有するダ
イナミック論理回路の連鎖においては、静的ハザードに
よって論理エラーが発生する。これは、ダイナミック論
理回路が、一旦トリガされると次にチャージされるまで
は応答できないためである。このため、ダイナミック論
理回路を何段かに連結して何らかの論理ゲートを構成
し、その動的な特性を維持する、ということはできな
い。これは、固有の静的ハザードから回復することがで
きないためである。
【００１１】
【課題を解決するための手段】本発明はコンピュータシ
ステムに非常に高速な新種の論理ゲートを実施するシス
テム及び方法である。この新規の論理ゲートは「マウス
トラップ論理ゲート」と呼ばれる。
【００１２】本発明の方法は、コンピュータシステム中
の「ベクトル論理状態」を符号化するための論理パスの
割り当てを意図するものである。ベクトル論理状態は、
論理パス上の個々の論理状態を包括的に概念化すること
により、コンピュータシステム中で定義され、指定され
る。個々の論理状態は「ベクトル成分」と呼ばれる。詳
細には、本発明の方法によれば、「無効」ベクトル論理
状態が、全ベクトル成分が論理低レベル（「０」；低電
気信号レベル）である場合として定義される。また、
「有効」ベクトル論理状態がさまざまな方法で指定する
ことができる。例えば、或る方法では、各有効ベクトル
論理状態は、ベクトル論理状態のベクトル成分のうちの
１つ、１つのみが論理高レベル（「１」；高電気信号レ
ベル）を示す場合として定義される。ベクトル論理状態
の符号化は、２つ以上の論理パスによって有効ベクトル
論理状態を定義すると共に、全論理パスが論理低レベル
を示す際に無効ベクトル論理状態を定義することによっ
て処理することができる。アーキテクチャ的には、本発
明は、例えば、論理積機能、包含的論理和機能、排他的
論理和機能、および桁あげ伝搬(carry propagate）回路
等、ベクトル論理状態に対してさまざまな論理機能を実
行するため複数のマウストラップゲートを電気的に直列
および／または並列に集合させることを意図するもので
ある。１つあるいはそれ以上のベクトル入力を演算して
ベクトル出力を得る。
【００１３】各マウストラップゲートは、１つあるいは
それ以上の並列のマウストラップゲート要素からなり、
このゲート要素がベクトル出力の各ベクトル成分の論理
状態を提供する。さらに、各マウストラップゲート要素
は、作動準備（arming）機構、ラダー論理部、およびバ
ッファ機構からなる。
【００１４】作動準備機構は、バッファ機構を周期的に
付勢またはチャージする。例えば、作動準備機構は、或
る種の「マウストラップ（ネズミ捕り）」をセットす
る。バッファ機構が付勢されると、そのバッファ機構
は、ラダー論理部によってトリガされるまでゲート要素
のベクトル成分出力を論理低レベルに維持する。全ゲー
ト要素がそれぞれの出力を論理低レベルに維持する場合
に無効ベクトル出力が与えられる。
【００１５】各ゲート要素のラダー論理部は、有効ベク
トル入力のうちの１つあるいはそれ以上（各ベクトル入
力のベクトル成分のうちの１つ、１つだけが論理高レベ
ルである）に対して論理機能を実行する。ゲート要素の
ラダー論理部は、この論理機能の結果により命令された
場合にのみそのバッファ機構をトリガする。
【００１６】ゲート要素のバッファ機構は、ラダー論理
部によってトリガされるまで、及びラダー論理部によっ
てトリガされた場合にのみ、ベクトル出力の対応するベ
クトル成分を論理低レベルに維持する。トリガされる
と、バッファ機構は論理高レベルのベクトル成分を提供
する。
【００１７】本発明は、上述した従来技術の欠点を克服
し、さらに以下の利点を提供する。一般に、本発明によ
るマウストラップ論理ゲートは、コンピュータアーキテ
クチャの技術者および設計者に新規の高性能な設計上の
選択を提供する。
【００１８】本発明のベクトル論理は、従来の論理シス
テムとは異なり、１つの無効論理状態、さらに任意の数
の有効論理状態を提供する。この機能によりセルフタイ
ミングが可能となり、従って静的ハザードを防止する論
理を得ることができる。
【００１９】本発明によるマウストラップゲート群から
構成することのできるベクトル論理ゲートの数は無限で
ある。
【００２０】本発明によるマウストラップゲートは、従
来のダイナミック論理ゲートとは異なり、反転機能およ
び非反転機能を直接実行することができる。その結果と
して、多数の論理反転を必要とする高性能な加算論理回
路および乗算論理回路を容易に構成し、実施することが
できる。
【００２１】本発明にしたがって設計されたマウストラ
ップ論理ゲートは、それ自体でタイミングをとる（self
-timed）ものである。したがって、マウストラップ論理
段は、有効ベクトル入力を受け取るまで有効ベクトル出
力を生成しない。さらに、マウストラップ論理ゲート
は、連続する段の形に連結して包括的に論理機能を実行
することができ、従来のダイナミック論理ゲートを相互
接続する際に有害な論理効果を引き起こす静的ハザード
の結果として従来発生していた有害な反応に影響される
ということがなくなる。
【００２２】本発明のマウストラップゲートは、容易に
パイプライン状に構成してパイプライン論理演算を実行
することができるものである。
【００２３】マウストラップ論理ゲートにおける論理判
定は、ゲート要素からゲート要素への単調進行として行
われる。つまり、データは、いずれの論理パスにおいて
も、高レベルから低レベルではなく、低レベルから高レ
ベルへの状態変化のみを考慮することにより、マウスト
ラップ論理ゲートの段から段へと転送される。論理状態
の変化する方向を知ることにより、ＭＯＳＦＥＴ等のス
イッチング要素の詳細なハードウエア設計を、反対方向
への損失にかかわらず、一方向における速度を最大化す
るように操作することができる。
【００２４】例えば、ＭＯＳＦＥＴを用いた詳細な実施
例においては、ｐチャンネルＭＯＳＦＥＴではなく、ｎ
チャンネルＭＯＳＦＥＴを用いて、データのクリティカ
ルパスにおいて必要な全ての論理機能を実行することが
できる。ｎチャンネルＭＯＳＦＥＴは、ｐチャンネルＭ
ＯＳＦＥＴよりも優れた駆動能力、所要スペース、およ
び負荷仕様を有する。一般に、ｎチャンネルＭＯＳＦＥ
Ｔは、それに対応するｐチャンネルＭＯＳＦＥＴよりほ
ぼ５０％高速にスイッチングを行う。
【００２５】さらに、クリティカルパス内で発生しなけ
ればならない反転は、ｐチャンネルＭＯＳＦＥＴプルア
ップとｎチャンネルＭＯＳＦＥＴプルダウンの両方から
なるＣＭＯＳＦＥＴインバータの設計（利得）をうまく
操作することによって達成することができる。周知の通
り単調進行が存在するため、ソースとドレインとの間に
あるＭＯＳＦＥＴゲートの幅の比率は、１つの方向を犠
牲にして他の方向のスイッチングを優先するように設計
することができる。つまり、本発明では、ｐチャンネル
ＭＯＳＦＥＴのゲート幅をｎチャンネルＭＯＳＦＥＴの
ゲート幅より広くして、ＣＭＯＳＦＥＴが論理高レベル
（マウストラップが準備されている状態）から論理低レ
ベルへと非常に高速にスイッチングするようになってい
る。論理低レベルから論理高レベルへのＣＭＯＳＦＥＴ
のスイッチング速度は重要ではない。これは、マウスト
ラップゲートがこの期間中にチャージされるためであ
る。したがって、マウストラップ論理ゲートは、１つの
方向において優れた性能と寸法仕様と呈し、これにより
その論理ゲートのデータ転送速度を大幅に増大させ、寸
法仕様を縮小化するように構成することができる。
【００２６】クリティカル論理パス中で論理機能を実行
する全ての論理ゲート要素が同種のものであるため、こ
れらの論理ゲート要素を共用してさらにスペースを小さ
くすることができる。
【００２７】当該技術分野に精通するものには、図面と
詳細な説明を検討することにより、本発明の他の利点が
明白となるであろう。他のあらゆる利点をここに包含さ
せることを意図した。
【００２８】特許請求の範囲に規定した本発明は、以下
の実施例及び図面を参照することにより、一層良く理解
されるであろう。
【００２９】
【実施例】通常、コンピュータ中の論理は、１つの論理
パス上に２値様式で符号化される。この論理パスは、単
に電線あるいは半導体高速路であることが多い。定義
上、通常は電圧あるいは電流である高信号レベルは、高
論理状態（プログラマの言語では「１」）を指す。さら
に、低信号レベルは、低論理状態（プログラマの言語で
は「０」）を指す。本発明は、「ベクトル論理」の実施
を意図するものであり、この「ベクトル論理」では、２
つ以上の有効論理状態がコンピュータ内の論理ゲートを
伝搬することができる。
【００３０】１つの論理パスによって定義される２つの
有効論理状態（高レベル、低レベル）を有する従来の２
値論理とは異なり、本実施例のベクトル論理は、各有効
論理状態に１つの論理パスを専用に用いる。例えば、本
実施例では、２つの有効論理状態を必要とするベクトル
論理システムにおいて２つの論理パスが必要である。両
方の論理パスが論理低レベルである場合、定義により無
効論理状態が存在する。また、２つの論理パスのいずれ
かに排他的に存在する論理高レベルは、ベクトル論理シ
ステムの２つの有効論理状態に対応する。さらに、論理
パスがいずれも高レベルである場合は、このベクトル論
理システムでは未定義論理状態である。本実施例による
３つの論理状態を必要とするベクトル論理システムにお
いては、３つの論理パスが必要となる（以下同様）。す
なわち、この実施例によれば、ｎの有効論理状態と１つ
の無効状態とを有するベクトル論理システムは、ｎの論
理パスからなる。
【００３１】本実施例で用いるベクトル論理システム以
外のものであって、なおかつ本発明にしたがったベクト
ル論理システムも考えられることに注意しなければなら
ない。特に、ベクトル論理状態の符号化は、２つ以上の
論理パス上の論理高レベルによって有効ベクトル論理状
態を定義すると共に、全てのパスが低論理信号を示す場
合に無効状態を定義することにより処理することができ
る。つまり、ベクトル論理状態は相互に排他的ではな
い。
【００３２】例えば、一対の論理高レベルを用いてそれ
ぞれの有効ベクトル論理状態を定義するベクトル論理シ
ステムにおいては、以下の論理体系を実施することがで
きる。論理パスが３つである場合、「０、１、１」でベ
クトル論理状態１を示し、「１、０、１」でベクトル論
理状態２を示し、「１、１、０」でベクトル論理状態３
を示すことができる。また論理パスが４つである場合に
は、６の有効ベクトル論理状態を表すことができる。さ
らに論理パスが５つである場合には、１０の有効ベクト
ル論理状態を表すことができる（以下同様）。
【００３３】別の例として、３つの論理高レベルが各有
効ベクトル論理状態を定義するベクトル論理システムを
本発明にしたがって得ることできる。詳細には、論理パ
スが４つである場合に、「０、１、１、１」でベクトル
論理状態１を示し、「１、１、１、０」でベクトル論理
状態２を示し、「１、１、０、１」でベクトル論理状態
３を示し、「１、０、１、１」でベクトル論理状態４を
示すことができる。論理パスが５つである場合、１０の
有効ベクトル論理状態を表すことができる（以下同
様）。
【００３４】図１は本発明による「マウストラップ」論
理ゲート群の高レベルブロック図である。これから詳述
するマウストラップ論理ゲートは、ベクトル論理を高速
で実施することができ、機能的に完全であり、セルフタ
イミング機能を有し、連続する段に連鎖的に形成される
場合に静的ハザードにより生じる不都合な論理反応がを
被るということがないものである。
【００３５】図１に示すように、本発明のマウストラッ
プ論理ゲート100 への各入力は、ベクトル入力Ｉ、Ｊ、
…、Ｋ（以下ベクトル変数はアルファベット大文字とす
る）で示されるベクトルである。ベクトル入力Ｉ、Ｊ、
…、Ｋの数については制限はない。さらに各ベクトル入
力Ｉ、Ｊ、…、Ｋは任意の数のベクトル成分で表すこと
ができ、それらの各ベクトル成分はＩ0 〜ＩN 、Ｊ0 〜
ＪM 、Ｋ0 〜ＫS で図１に示す専用の論理パスを有す
る。
【００３６】基本的に各ベクトル入力は１つのベクトル
論理状態を示す。前述のように、ベクトル入力Ｉ、Ｊ、
…、Ｋのうちの任意のものに対する無効ベクトル論理状
態は定義により、それぞれに対応するベクトル成分Ｉ0
〜ＩN 、Ｊ0 〜ＪM 、Ｋ0 〜ＫS が全て論理低レベルで
ある場合に存在する。
【００３７】包括的なマウストラップ論理ゲート100 の
出力もまたベクトル出力Ｏで表されるベクトルである。
このベクトル出力Ｏはベクトル成分Ｏ0 〜ＯP からな
る。ベクトル成分Ｏ0 〜ＯP は相互に排他的であり、ベ
クトル入力Ｉ、Ｊ、…、Ｋの独立関数系である。さらに
ベクトル成分Ｏ0 〜ＯP は、マウストラップ論理ゲート
100 内に専用のマウストラップ論理要素102 〜106 をそ
れぞれ有する。本発明の定義ではＯ0 〜ＯP の１つ、１
つだけがある特定の時間に論理高レベルとなる。さら
に、出力ベクトルＯに関するベクトル成分Ｏ0 〜ＯP の
数については制限はない。ベクトル成分Ｏ0 〜ＯP の
数、例えば、マウストラップゲート要素102〜106 の数
は、ベクトル入力に対して個々にあるいは全体として実
行される論理機能、および所望のベクトル出力成分の
数、さらにマウストラップ論理ゲート100 の論理的な目
的に関する他の検討事項によって定まる。
【００３８】さらに図１に示すように、マウストラップ
論理ゲート100 の各マウストラップゲート要素102 〜10
6 は、作動準備機構108 、ラダー論理部110 、および反
転バッファ機構112 からなる。作動準備機構108 は、マ
ウストラップ論理ゲート100を準備しリセットするため
のチャージ手段または付勢手段である。
【００３９】作動準備機構108 は、基本的に、ライン11
4 上のクロック信号（高レベルあるいは低レベル）によ
る励起によりライン116 上の論理状態を定義する電圧Ｖ
0 を選択的に印加するスイッチとして働く。当業界にお
いて周知の通り、クロック信号に基づいて電圧を選択的
に印加する任意のタイプのスイッチング要素あるいはバ
ッファを用いることができる。さらに、コンピュータシ
ステムの論理が電圧レベルではなく電流レベルに基づく
ものである場合、作動準備機構108 は、当業界にて周知
である切り替え可能な電流源とすることができる。ここ
では、上述のスイッチング機能を提供する作動準備機構
108 のようなあらゆる実施例を包含させることを意図し
ている。
【００４０】ラダー論理部110 は、ベクトル入力Ｉ、
Ｊ、…、Ｋに論理機能を実行するように設計されてい
る。各マウストラップゲート要素102 〜106 に対応する
ラダー論理部110 は、各マウストラップゲート要素102
〜106 の目的に応じて変更することができる。本実施例
では、ラダー論理部110 は基本的に、例えば直列および
／または並列に接続された論理和ゲートおよび／または
論理積ゲートといった、単純な論理ゲートを組み合わせ
たものである。本発明において、ベクトル出力成分Ｏ0
〜ＯP のうちの１つ、１つだけが有効ベクトル出力Ｏの
任意のサンプリングにおいて論理高レベルとなるように
ラダー論理部110 が構成されていることに留意すべきで
ある。ラダー論理部110 の詳細な実施態様について、図
２ないし図５を参照して以下に説明する。
【００４１】最初にマウストラップゲート要素を準備す
るはたらきをするが、データが実際にマウストラップゲ
ート要素すなわちクリティカル論理パスを流れる間は一
時的に休止状態になる作動準備機構108 とは異なり、ラ
ダー論理部110 は、それがクリティカル論理パス中にあ
るため、高速で動作しなければならない。さらに、基本
的に論理的知能が位置する場所であるクリティカル論理
パス中にラダー論理部110 があるため、所望の論理機能
を実行するために一般に複数の論理ゲートが必要とな
る。
【００４２】また、クリティカル論理パス中には反転バ
ッファ機構112 がある。この反転バッファ機構112 は主
としてインバータとして働く。これは、マウストラップ
ゲート100 内で完全な論理機能を提供するためにクリテ
ィカル論理パス中に反転機能を有する必要があるためで
ある。さらに、反転バッファ機構112 は、ライン114上
にある信号に利得を提供し、図１のマウストラップ論理
ゲート要素102 〜106と同様なマウストラップゲート要
素の他の潜在的な段の間の絶縁を提供する。反転バッフ
ァ機構112 は、高入力インピーダンスと低出力インピー
ダンスとを特徴とする。このバッファ機構112 のような
上述の機能を提供するあらゆるバッファの実施例をここ
に包含させることを意図している。
【００４３】さらに、作動準備機構108 、ラダー論理部
110 および反転バッファ機構112 が、実施態様によって
は、その全てを単一の集積回路（ＩＣ）上に備えること
ができるということが注目に値する。このＩＣは、例え
ば用途特定集積回路（ＡＳＩＣ）あるいはマイクロプロ
セッサチップ等である。
【００４４】マウストラップ論理ゲート100 の動作は、
簡略化のため、マウストラップゲート要素102 について
のみ高度に概念的なレベルで以下に説明する。この説明
の減縮には十分な根拠がある。すなわち、各種マウスト
ラップゲート要素102 〜106は、ラダー論理部110,120,1
30 によって実行されるそれぞれのラダー論理機能を除
くと、基本的に重複するものとなるためである。したが
って、以下の説明は、残りのマウストラップゲート要素
104,106 にも等しくあてはまるものである。
【００４５】ライン114 上のクロックＣＫによって励起
されると、作動準備機構108 がラダー論理部110 の出力
116 を論理高レベルにプルアップあるいは駆動する。同
時に、作動準備機構108 が反転バッファ機構112 へのラ
イン114 の入力を論理高レベルにする。したがって、ラ
イン117 上の対応するベクトル成分Ｏ0 は、本発明で無
効状態と定義される論理低レベルに維持される。上述の
初期状態では、マウストラップ論理ゲート100 は従来の
意味での「マウストラップ（ネズミ取り）」と類比して
説明できるものであり、それはすでにセットされ、ベク
トル入力Ｉ、Ｊ、…、Ｋによってトリガされるのを待っ
ている。
【００４６】マウストラップ論理ゲート100 は、ラダー
論理部110 によってトリガされるまで、ベクトル成分Ｏ
0 が無効状態である準備状態にとどまる。マウストラッ
プ論理ゲート100 は、ライン117 上のベクトル成分Ｏ0
の正しい状態を最終的に決定するのに十分なベクトル入
力Ｉ、Ｊ、…、Ｋを受け取った際にトリガされる。ラダ
ー論理部110 の設計によっては、ライン116 、したがっ
てライン117 上に出力信号を生成するために全てのベク
トル入力を考慮する必要のないものもある。出力状態の
最終的決定を行うのに必要なベクトル入力Ｉ、Ｊ、…、
Ｋの数、およびその決定のタイミングは、ラダー論理部
110 内の単純な論理ゲートの内容と構成とによって確定
される。
【００４７】ライン117 上のベクトル成分Ｏ0 が得られ
ると、これは論理の次の段（図示せず）に渡される。マ
ウストラップ論理ゲート要素102 は、作動準備機構108
により、リセットまたは再作動準備あるいはリフレッシ
ュが行われる迄、他のいかなる機能をも実行しない。あ
る意味では、マウストラップゲート要素間のタイミング
さらにゲート間のタイミングは、符号化されたデータ自
体によって決まる。つまり、マウストラップゲート要素
は「自己タイミングを行う」ものである。
【００４８】本発明によるマウストラップ論理ゲート
は、反転機能および非反転機能を直接実行する。したが
って、従来のダイナミック論理ゲートとは異なり、マウ
ストラップ論理ゲートは、論理反転を必要とする乗算や
加算を非常に高速で行うことができる。
【００４９】最後に、マウストラップ論理ゲート100 の
群が、それを直列に接続して全体として論理機能を実行
する組み合わせ論理ゲートを得ることができるというこ
とは注目されるべきである。このように、作動準備機
構、ラダー論理部、および反転バッファ機構からなるマ
ウストラップゲート要素は、マウストラップ論理ゲート
の最小部分と考えることができる。さらに、様々なマウ
ストラップゲート要素を直列および／または並列に接続
して多数の論理ゲートを得ることができる。
【００５０】しかし、マウストラップ論理ゲートを長い
連鎖状に（おそらく２つまたは３つより多くのマウスト
ラップゲート要素を直列に）連結した場合、この連鎖の
チャージに時間がかかりすぎる恐れがある。これは、マ
ウストラップゲート要素がその入力が低レベルにされる
までその出力を低レベル（無効）にすることができない
ためである。その結果として、マウストラップゲート要
素はこの連鎖の最初から最後まで順にチャージされ、こ
れにより連鎖全体についてのチャージが遅くなってしま
う。したがって、連鎖中のマウストラップゲート要素の
チャージを順次にではなく並行して行う方法が必要とな
る。
【００５１】並行チャージはいくつかの違った方法で行
うことができる。好ましい方法として、クロックでトリ
ガされるｎチャンネルＭＯＳＦＥＴを設けて、マウスト
ラップゲート要素のチャージ中に図１のラダー論理部11
0,120,130 をディセーブルにするという方法がある。つ
まり、プッシュ・プル状態が実行されるわけである。マ
ウストラップゲート要素の作動準備機構が反転バッファ
機構への入力を高レベルにプル（チャージ）すると共
に、挿入されたｎチャンネルＭＯＳＦＥＴがラダー論理
部を低レベルにプルする。
【００５２】このｎチャンネルＭＯＳＦＥＴによってマ
ウストラップゲート要素の動作が僅かに遅くなることに
注意しなければならない。しかし、このｎチャンネルＭ
ＯＳＦＥＴは全てのマウストラップゲート要素に設ける
必要はないということを強調しておかなければならな
い。それは直列に接続された第２または第３のマウスト
ラップゲート要素毎にのみ挿入すればよい。さらに、乗
算等のある種の論理回路では、論理演算の並行処理を利
用して、必要なｎチャンネルＭＯＳＦＥＴの数を低減さ
せることができる。並行チャージを行うための前述の実
施例はいくつかの利点を有するものである。それは電力
消費の追加をほとんど必要としない。さらに必要であれ
ば簡略化のために全マウストラップゲート要素に均一に
適用することもできる。
【００５３】直列に連結されたマウストラップゲート要
素の並行チャージを提供するもう１つの好適な方法は、
クリティカル論理パス中にマウストラップ論理積ゲート
を周期的に挿入するというものである。マウストラップ
論理積ゲートには、（１）前のマウストラップゲート要
素からの出力ベクトル成分と、（２）チャージクロック
と、が入力される。マウストラップ論理積ゲートの出力
は、次の直列のマウストラップゲート要素に入力され
る。
【００５４】図２は、図１の本発明による２入力の包含
的論理和マウストラップ論理ゲート200 の一例を示す低
レベルブロック図である。この包含的論理和マウストラ
ップ論理ゲート200 は、２つの論理状態と１つの無効論
理状態とを有するベクトル論理システムに用いることが
できる。
【００５５】図示するように、包含的論理和マウストラ
ップ論理ゲート200 は、２つのマウストラップゲート要
素202,204 を有する。マウストラップゲート要素202
は、作動準備機構208 、ラダー論理部210 、および反転
バッファ機構212 からなる。マウストラップゲート要素
204 は、作動準備機構218 、ラダー論理部220 、および
反転バッファ機構222 からなる。図１および以下にあげ
る他の図面の符号の類似性に留意されたい。
【００５６】包含的論理和マウストラップ論理ゲート20
0 、特に作動準備機構208,218 は、ライン214,224 上の
クロックＮＣＫ（「Ｎ」は論理低レベルで能動となるこ
とを表す）の命令によってそれぞれ準備される。本発明
の実施例では、作動準備機構208,218 は、図２に示すよ
うにｐチャンネル金属酸化物半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）であり、これは当業界で周知で、市
販の入手可能なものである。このｐチャンネルＭＯＳＦ
ＥＴの代わりにｎチャンネルＭＯＳＦＥＴを用いること
もできるが、刻時（clocking）が正反対であることは明
らかである。
【００５７】図２において、作動準備機構208,218から
なるＭＯＳＦＥＴは基本的にスイッチとして働き、これ
により、ライン214,224 上の低クロックＮＣＫ信号によ
って励起された際にライン216,226 上に電圧Ｖ0 をそれ
ぞれ印加する。さらに、当業界で周知の通り、電圧用の
あらゆる種類のスイッチング要素が使用可能である。
【００５８】さらに、これらの実施例において、ラダー
論理部210,220 内の単純な論理は、図示するようにｎチ
ャンネルＭＯＳＦＥＴで実施される。ｎチャンネルＭＯ
ＳＦＥＴを用いる理由は次の通りである。ｎチャンネル
ＭＯＳＦＥＴはｐチャンネルＭＯＳＦＥＴに比べて駆動
能力、所要スペースおよび負荷仕様がすぐれている。典
型的なｎチャンネルＭＯＳＦＥＴは、一般に、同様な仕
様のｐチャンネルＭＯＳＦＥＴより約１２倍高速にスイ
ッチングすることができる。
【００５９】さらにこれらの実施例においては、図２に
示すように、反転バッファ機構212,222 がスタティック
ＣＭＯＳＦＥＴインバータであり、これは、当業界にお
いて周知であり、市販の入手可能なものである。ＣＭＯ
ＳＦＥＴインバータの使用にはいくつか理由がある。前
述したように、機能的な完全性を得るためには反転がク
リティカル論理パス中で起こらなければならない。この
クリティカル論理パス中で起こらなければならない反転
は、ｐチャンネルＭＯＳＦＥＴプルアップ215およびｎ
チャンネルＭＯＳＦＥＴプルダウン219 の両方からなる
従来のＣＭＯＳＦＥＴインバータの設計（利得）をうま
く操作することによって達成することができる。つま
り、周知の通り単調進行が存在するので、ソースとドレ
インとの間に位置するＭＯＳＦＥＴゲートの幅の比率
を、１つの方向を犠牲にして他の方向の（すなわち高レ
ベル（１）から低レベル（０）へ、あるいは低レベル
（０）から高レベル（１）への）スイッチングを優先す
るように設計することができる。詳細に言うと、本発明
で考察する特定のＣＭＯＳＦＥＴでは、それを構成する
ｐチャンネルＭＯＳＦＥＴ215 のゲート幅を、同ＣＭＯ
ＳＦＥＴを構成するｎチャンネルＭＯＳＦＥＴ219 のゲ
ート幅より大きくしてある。したがって、このＣＭＯＳ
ＦＥＴインバータは、論理高レベル（１；マウストラッ
プの準備状態）から論理低レベル（０；マウストラップ
の未準備状態）に非常に高速に切り替わる。ＣＭＯＳＦ
ＥＴインバータが論理低レベルから論理低レベルに切り
替わる速度は重要ではない。これは、マウストラップゲ
ート200 がこの期間中にチャージされるためである。し
たがって、マウストラップ論理ゲート200 は、一方向に
おいて優れた性能と寸法仕様を有し、これによりマウス
トラップ論理ゲート200 のデータ転送速度を大幅に増大
させ、その寸法仕様を縮小するように構成することがで
きる。
【００６０】動作に関し、次の表１に包含的論理和マウ
ストラップ論理ゲート200 の真理値表を示す。
【００６１】
【表１】
【００６２】上記の表１において、「Ｘ」は無関係ある
いは「どうでもよい」状態を示し、「無効」は無効論理
状態を示し、「１」は高論理状態を示し、「０」は低論
理状態を示すものである。
【００６３】表１および図２に示すように、ベクトル入
力ａおよびベクトル入力ｂが包含的論理和マウストラッ
プ論理ゲート200 によって演算されてベクトル出力Ｏが
得られる。説明の目的上、ベクトル入力ａ、ベクトル入
力ｂおよびベクトル出力Ｏをそれぞれ図１のベクトル入
力Ｉ、ベクトル入力Ｊおよびベクトル出力Ｏに対応させ
てもよいことは注目に値する。
【００６４】ベクトル入力ａは、２つのベクトル成分Ａ
Ｈ，ＡＬにより定義されるベクトル論理状態を示す。ベ
クトル入力ｂは、２つのベクトル成分ＢＨ，ＢＬにより
定義されるベクトル論理状態を示す。ベクトル出力Ｏ
は、ベクトル入力ａ，ｂの包含的論理和演算（論理和機
能）を包括的に記述する２つのベクトル成分ＯＨ，ＯＬ
により定義されるベクトル論理状態を示す。図示するよ
うに、ベクトル表記法では、ａ＝＜ＡＨ，ＡＬ＞，ｂ＝
＜ＢＨ，ＢＬ＞，Ｏ＝＜ＯＨ，ＯＬ＞＝ａ＋ｂである。
【００６５】図３は、図１の本発明による２入力加算事
前復号器論理ゲート300 の低レベルブロック図である。
当業界において周知の通り、事前復号器は、算術機能、
特に加算を行うために、主として算術論理装置（ＡＬ
Ｕ）に用いられる論理である。一般に、事前復号器は、
並行処理を助け、桁あげビットパスの制御を容易にする
ものである。
【００６６】図示するように、事前復号器300 は、３つ
のマウストラップゲート要素302 〜306 を有する。これ
ら３つのマウストラップゲート要素は、（１）作動準備
機構308 、ラダー論理部310 、バッファ312 、（２）作
動準備機構318 、ラダー論理部320 、バッファ322 、
（３）作動準備機構328 、ラダー論理部330 、バッファ
332 からそれぞれなる。
【００６７】この加算事前復号器論理ゲート300 の動作
を記述する真理値表を次の表２に示す。
【００６８】
【表２】
【００６９】図２の包含的論理和マウストラップ論理ゲ
ート200 と同様に、ベクトル入力ａは、２つのベクトル
成分ＡＨ，ＡＬにより定義されるベクトル論理状態を示
す。ベクトル入力ｂは、他の２つのベクトル成分ＢＨお
よびＢＬにより定義されるベクトル論理状態を示す。し
かし、図２のマウストラップ論理ゲートとは異なり、ベ
クトル出力Ｏは次に詳述する３つのベクトル成分Ｐ，
Ｋ，Ｇにより定義されるベクトル論理状態を示す。図示
するように、ベクトル表記法では、ａ＝＜ＡＨ，ＡＬ
＞，ｂ＝＜ＢＨ，ＢＬ＞，Ｏ＝＜Ｐ，Ｋ，Ｇ＞である。
【００７０】従来の事前復号器は、通常、出力が２つの
論理状態のうちの１つだけを示すように設計されてい
る。多くの実施態様において、従来の事前復号器は、桁
あげを「伝搬」するべきか（「Ｐ」で表示）、あるいは
桁あげビットを「キル（kill）」するべきか（「Ｋ」で
表示）を示す。また別の実施態様においては、事前復号
器は、桁あげを「伝搬」するべきか、あるいは桁あげビ
ットを「生成」するべきか（「Ｇ」で表示）を示す。
【００７１】本発明においては、表２に示すように、ベ
クトル出力Ｏは、無効状態と、３つの有効状態、すなわ
ち、キル、伝搬、発生との計４つの論理状態のうちのい
ずれかを示すことができる。
【００７２】さらに、加算事前復号器論理ゲート300
は、事前復号器の全機能の一部として排他的論理和機能
を実行しなければならない。従来、ダイナミック論理ゲ
ートは、静的ハザードによって論理エラーが発生するた
め、排他的論理和機能を実施することができなかった。
静的ハザードは、伝搬遅延のために組み合わせ論理構成
内で発生する。本発明のマウストラップ論理ゲートは、
セルフタイミング機能の働きのため、静的ハザードによ
り悪影響を受けることがない。ラダー論理部の出力を最
終的に決定するのに必要なベクトル入力の全てが表２に
示すように有効となるまで、有効ベクトル成分出力は与
えられない。
【００７３】図４は本発明による桁あげ伝搬ゲート400
の低レベルブロック図を示すものである。当該技術分野
において周知の通り、桁あげ伝搬論理ゲートは、ＡＬＵ
中の桁あげビットパスを制御するために、前述したよう
に、加算事前復号器論理ゲートと直列にして用いること
が多い。詳細には、桁あげ伝搬ゲート400 は、本実施例
の加算事前復号器論理ゲート300 と直列に機能して、高
性能桁あげビットパスを提供する。
【００７４】桁あげ伝搬ゲート400 は、２つのマウスト
ラップゲート要素402,404 を有する。マウストラップゲ
ート要素402 は、作動準備機構408 、ラダー論理部410
、および反転バッファ機構412 からなる。マウストラ
ップゲート要素404 は、作動準備機構418 、ラダー論理
部420 、および反転バッファ機構422 からなる。
【００７５】桁あげ伝搬ゲート400 の機能をより明確に
するため、桁あげ伝搬ゲート400 の真理値表を以下の表
３に示す。
【００７６】
【表３】
【００７７】図５は本発明による３入力排他的論理和マ
ウストラップ論理ゲート500 の低レベルブロック図を示
すものである。この排他的論理和マウストラップ論理ゲ
ート500 は、全加算器あるいは半加算器のいずれかにお
ける高速合計生成に用いることができ、静的ハザードに
よる悪影響を受けることがない。合計生成論理ゲートは
当業界において周知のものである。この合計生成論理ゲ
ートは、加算論理回路および乗算論理回路において特に
有効である。
【００７８】排他的論理和マウストラップ論理ゲート50
0 は、作動準備機構508,518 、および反転バッファ機構
512,522 をそれぞれが有する２つのマウストラップゲー
ト要素502,504 を有する。しかし、点線のブロック540
に示すように、２つのマウストラップゲート要素502,50
4 のそれぞれに付随するラダー論理部は、ハードウエア
的に完全には分離されておらず、論理的意味においては
互いに排他的な状態を保っている。したがって、一般的
には、マウストラップ論理ゲートの各マウストラップゲ
ート要素のラダー論理部が、同種のゲート、すなわちｎ
チャンネルＭＯＳＦＥＴを用いるため、それらの論理機
能は同じハードウエアを共用できることがあり、その結
果として、ゲートの総数が減少し、使用されるコンピュ
ータ内のスペースが低減される。
【００７９】排他的論理和ゲート500 の動作を示す真理
値表を以下の表４に示す。
【００８０】
【表４】
【００８１】表４および図５に示すように、ベクトル入
力ａは、２つのベクトル成分ＡＨ，ＡＬにより定義され
るベクトル論理状態を示す。ベクトル入力ｂは、他の２
つのベクトル成分ＢＨ，ＢＬにより定義されるベクトル
論理状態を示す。ベクトル入力ｃは、２つのベクトル成
分ＣＨ，ＣＬにより定義されるベクトル論理状態を示
す。さらに、ベクトル出力ｓは、２つの出力ＳＨ，ＳＬ
により定義されるベクトル論理状態を示す。図示するよ
うに、ベクトル表記法では、ａ＝＜ＡＨ，ＡＬ＞，ｂ＝
＜ＢＨ，ＢＬ＞，ｃ＝＜ＣＨ，ＣＬ＞，ｓ＝＜ＳＨ，Ｓ
Ｌ＞である。
【００８２】本発明の実施例に関する以上の説明は、単
に例示および説明を目的として行ってきたものである。
本発明は、ここに開示した態様によって網羅または限定
されるものではなく、上記内容に照らして多くの改造や
変更態様が可能であることは明らかである。これらの実
施例は、本発明の原理と実際の応用について当業者に対
して最良の説明を行うために選択して説明したものであ
り、これにより当業者が本発明を、具体的に考慮される
用途に則したさまざまな実施態様でさまざまな変更を加
えた上で利用することができることを意図したものであ
る。本発明の範囲はクレームにより広義に定義されるも
のと考える。
【００８３】
【発明の効果】本発明のマウストラップ論理ゲートは上
述のように、従来の論理システムとは異なり、１つの無
効論理状態、さらに任意の数の有効論理状態を提供す
る。この機能によりセルフタイミングが可能となり、こ
れにより静的ハザードを防止する論理を得ることができ
ると共に、連続する段の形に連結して包括的に論理機能
を実行することができる。また、機能的に完全であり、
反転機能および非反転機能を直接実行することができる
ため、多数の論理反転を必要とする高性能な加算論理回
路および乗算論理回路を容易に構成し、実施することが
できる。さらに、マウストラップ論理ゲートが一方向に
おいて優れた性能と寸法仕様とを呈することより、その
データ転送速度を大幅に増大させ、寸法仕様を縮小化す
るように構成することができる。また、クリティカル論
理パス中で論理機能を実行する全ての論理ゲート要素が
同種のものであるため、これらの論理ゲート要素を共用
してさらにスペースを小さくすることができる。
【図面の簡単な説明】
【図１】本発明によるマウストラップ論理ゲート群を示
す高レベルブロック図である。
【図２】図１の本発明による２入力包含的論理和マウス
トラップ論理ゲートを示す低レベルブロック図である。
【図３】図１の本発明による２入力加算事前復号器論理
ゲートを示す低レベルブロック図である。
【図４】図３の加算事前復号器論理ゲートと直列にして
使用可能な本発明による桁上げ伝搬論理ゲートを示す低
レベルブロック図である。
【図５】全加算器内の生成を合計するのに使用可能であ
り静的ハザードからの有害な論理的効果を被ることのな
い本発明による３入力排他的論理和マウストラップ論理
ゲートを示す低レベルブロック図である。
【符号の説明】
100 マウストラップ論理ゲート 102 〜106 マウストラップゲート要素 108,118,128 作動準備機構 110,120,130 ラダー論理部 112,122,132 反転バッファ機構 Ｉ0 〜ＩN 、Ｊ0 〜ＪM 、Ｋ0 〜ＫS 論理パス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明によるマウストラップ論理ゲート群を示
す高レベルブロック図である。
【図２】図１の本発明による２入力包含的論理和マウス
トラップ論理ゲートを示す低レベルブロック図である。
【図３】図１の本発明による２入力加算事前復号器論理
ゲートを示す低レベルブロック図である。
【図４】図３の加算事前復号器論理ゲートと直列にして
使用可能な本発明による桁上げ伝搬論理ゲートを示す低
レベルブロック図である。
【図５】全加算器内の生成を合計するのに使用可能であ
り静的ハザードからの有害な論理的効果を被ることのな
い本発明による３入力排他的論理和マウストラップ論理
ゲートを示す低レベルブロック図である。
【図６】本発明を理解するためのブロック図である。
【図７】本発明を理解するためのグラフである。
【図８】本発明を理解するためのブロック図である。
【図９】本発明を理解するためのブロック図である。
【図１０】本発明を理解するための説明図である。
【図１１】本発明を理解するための回路図である。
【図１２】本発明を理解するための回路図である。
【符号の説明】 100 マウストラップ論理ゲート 102 〜106 マウストラップゲート要素 108,118,128 作動準備機構 110,120,130 ラダー論理部 112,122,132 反転バッファ機構 Ｉ0 〜ＩN 、Ｊ0 〜ＪM 、Ｋ0 〜ＫS 論理パス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】１つ以上の論理パス上の高レベル論理状態
    によりベクトル論理状態が１つのみ有効と定義され、前
    記論理パスが全て低レベル論理状態を呈する場合に無効
    ベクトル論理状態が定義される、複数のベクトル論理状
    態を有する論理システム用の論理ゲートであって、この
    論理ゲートが、 前記論理パスの各々に対応し、前記論理パス上の論理ゲ
    ート入力を認識する論理手段と、 この論理手段の各々に接続され、その論理手段により低
    レベル論理状態から高レベル論理状態へとトリガされて
    論理ゲート出力を与える反転バッファと、 この反転バッファの入力を周期的にチャージして、前記
    論理手段によりトリガされるまで前記反転バッファにそ
    のバッファ出力を低レベル論理状態に維持させる作動準
    備機構とよりなることを特徴とする論理ゲート。
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