JPS63228494A - ダイナミツク型デコ−ダ回路 - Google Patents
ダイナミツク型デコ−ダ回路Info
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- JPS63228494A JPS63228494A JP62061123A JP6112387A JPS63228494A JP S63228494 A JPS63228494 A JP S63228494A JP 62061123 A JP62061123 A JP 62061123A JP 6112387 A JP6112387 A JP 6112387A JP S63228494 A JPS63228494 A JP S63228494A
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- 230000003071 parasitic effect Effects 0.000 abstract description 31
- 238000010586 diagram Methods 0.000 description 13
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
第１の電源線と出力端との間に接続され、リセット期間
に導通して該出力端を所定電位に設定する第１のトラン
ジスタと、第２の電源線に接続され、デコード期間に導
通する第２のトランジスタと、前記出力端と該第２のト
ランジスタとの間に直列に接続された複数のデコード用
トランジスタと、前記出力端と前記第２のトランジスタ
に直接接続されたデコード用トランジスタとの間に接続
されているデコード用トランジスタをアドレス情報にか
かわらず前記リセット期間に強制的に導通させる手段と
を有することを特徴とするダイナミック型デコーダ回路
であって、出力端と各デコード用トランジスタ間の接続
点とに並列的に存在する寄生容量にもとづく所謂容量分
割によってデコード期間における出力レベルが変動する
のを防止している。
に導通して該出力端を所定電位に設定する第１のトラン
ジスタと、第２の電源線に接続され、デコード期間に導
通する第２のトランジスタと、前記出力端と該第２のト
ランジスタとの間に直列に接続された複数のデコード用
トランジスタと、前記出力端と前記第２のトランジスタ
に直接接続されたデコード用トランジスタとの間に接続
されているデコード用トランジスタをアドレス情報にか
かわらず前記リセット期間に強制的に導通させる手段と
を有することを特徴とするダイナミック型デコーダ回路
であって、出力端と各デコード用トランジスタ間の接続
点とに並列的に存在する寄生容量にもとづく所謂容量分
割によってデコード期間における出力レベルが変動する
のを防止している。
本発明はダイナミック型デコーダ回路に関し、特にデコ
ード期間における出力レベルをアドレス情報に応じて所
定のレベルに安定させるようにしたデコーダ回路に関す
る。
ード期間における出力レベルをアドレス情報に応じて所
定のレベルに安定させるようにしたデコーダ回路に関す
る。
第７図は従来技術におけるダイナミック型デコーダ回路
の構成を示すもので、Ｑ＋乃至Ｃ４はそれぞれそのゲー
トにアドレス信号Ａ乃至りが入力されるデコード用のＮ
チャネルトランジスタ、Ｑ、はそのゲートにクロック信
号φ２が入力されるディスチャージ用のＮチャネルトラ
ンジスタ、Ｃ６はそのゲートにクロック信号Ｔ丁が人力
されるプリチャージ用のＰチャネルトランジスタであっ
て、該クロック信号■「がロウレベルになって１亥トラ
ンジスタＱ、がオン（そのときディスチャージ用トラン
ジスタＱ、はオフ）になる毎に、該トランジスタＱ６と
Ｑ＋ との接続点（出力側のノード）に存在する寄生容
量Ｃｏがプリチャージされ、該接続点からとり出される
出力信号ＯＵＴがハイレベルとなる。
の構成を示すもので、Ｑ＋乃至Ｃ４はそれぞれそのゲー
トにアドレス信号Ａ乃至りが入力されるデコード用のＮ
チャネルトランジスタ、Ｑ、はそのゲートにクロック信
号φ２が入力されるディスチャージ用のＮチャネルトラ
ンジスタ、Ｃ６はそのゲートにクロック信号Ｔ丁が人力
されるプリチャージ用のＰチャネルトランジスタであっ
て、該クロック信号■「がロウレベルになって１亥トラ
ンジスタＱ、がオン（そのときディスチャージ用トラン
ジスタＱ、はオフ）になる毎に、該トランジスタＱ６と
Ｑ＋ との接続点（出力側のノード）に存在する寄生容
量Ｃｏがプリチャージされ、該接続点からとり出される
出力信号ＯＵＴがハイレベルとなる。
第８図は、上記第７図に示されるダイナミック型デコー
ダ回路の動作を説明するタイミング回路であって、先ず
あるサイクル期間■においては、デコード用トランジス
タＱ２乃至Ｑ４に入力されるアドレス信号Ｂ、Ｃ，Ｄは
何れもハイレベルであるが、デコード用トランジスタＱ
、に入力されるアドレス信号Ａがロウレベルとされてい
て該トランジスタＱ、がオフとなっている。したがって
クロック信号φ２がハイレベルとなってディスチャージ
用のトランジスタＱ、がオンとなっても（アクティブ期
間中も）、該出力電位はＯＵＴはハイレベル（プリチャ
ージレベル）のままであり、該デコーダ回路は非選択の
状態にある。このサイクル期間■における各デコード用
トランジスタＱ、乃至Ｑ４およびディスチャージ用のト
ランジスタＱ、の各接続点に対応する各ノード■乃至■
の電位は、該トランジスタＱｔがオフとなっていること
によって、各ノード■乃至■に存在する寄生容量Ｃ１乃
至Ｃ１に存在する電荷がすべてトランジスタＱ、を通し
てアース側ヘディスチャージされており、したがってロ
ウレベルとされている。
ダ回路の動作を説明するタイミング回路であって、先ず
あるサイクル期間■においては、デコード用トランジス
タＱ２乃至Ｑ４に入力されるアドレス信号Ｂ、Ｃ，Ｄは
何れもハイレベルであるが、デコード用トランジスタＱ
、に入力されるアドレス信号Ａがロウレベルとされてい
て該トランジスタＱ、がオフとなっている。したがって
クロック信号φ２がハイレベルとなってディスチャージ
用のトランジスタＱ、がオンとなっても（アクティブ期
間中も）、該出力電位はＯＵＴはハイレベル（プリチャ
ージレベル）のままであり、該デコーダ回路は非選択の
状態にある。このサイクル期間■における各デコード用
トランジスタＱ、乃至Ｑ４およびディスチャージ用のト
ランジスタＱ、の各接続点に対応する各ノード■乃至■
の電位は、該トランジスタＱｔがオフとなっていること
によって、各ノード■乃至■に存在する寄生容量Ｃ１乃
至Ｃ１に存在する電荷がすべてトランジスタＱ、を通し
てアース側ヘディスチャージされており、したがってロ
ウレベルとされている。
なお、サイクル期間■の後半はプリチャージ期間（リセ
ット期間）であるが、該トランジスタＱ。
ット期間）であるが、該トランジスタＱ。
はオフしており、各ノード■乃至＠の電位はロウレベル
のままである。（第８図参照）。
のままである。（第８図参照）。
また次のサイクル期間■においては、アドレス信号Ａ、
Ｂ、Ｃはハイレベル（したがってトランジスタＱ１乃至
Ｑ、はオン状態）であるが、アドレス信号りがロウレベ
ルとされていてトランジスタＱ４がオフとなっている。
Ｂ、Ｃはハイレベル（したがってトランジスタＱ１乃至
Ｑ、はオン状態）であるが、アドレス信号りがロウレベ
ルとされていてトランジスタＱ４がオフとなっている。
このためクロック信号φ２がハイレベルとなってディス
チャージ用のトランジスタＱ、がオンとなっても（アク
ティブ期間中も）、該出力信号ＯＵＴはハイレベル（非
選択状態）であるが、先のサイクル期間■において各ノ
ード■乃至■の電位がすべてロウレベルとなっているた
めに、該各ノード■乃至■に存在するディスチャージ状
態の各寄生容量ＣＩ乃至Ｃ３が、該オン状態のトランジ
スタＱｌ乃至Ｑ、を通して、出力側に存在するプリチャ
ージ状態の寄生容１１ｃｏと並列的に接続されることに
なり、特に該寄生容量Ｃｏに対する該寄生容ｔ （ＣＩ
＋Ｃ。
チャージ用のトランジスタＱ、がオンとなっても（アク
ティブ期間中も）、該出力信号ＯＵＴはハイレベル（非
選択状態）であるが、先のサイクル期間■において各ノ
ード■乃至■の電位がすべてロウレベルとなっているた
めに、該各ノード■乃至■に存在するディスチャージ状
態の各寄生容量ＣＩ乃至Ｃ３が、該オン状態のトランジ
スタＱｌ乃至Ｑ、を通して、出力側に存在するプリチャ
ージ状態の寄生容１１ｃｏと並列的に接続されることに
なり、特に該寄生容量Ｃｏに対する該寄生容ｔ （ＣＩ
＋Ｃ。
十〇りの比率が高い場合には、上記アクティブ期間中に
所謂第６図Ｐに示されるような容量分割が起り、該出力
側のハイレベル信号ＯＵＴにレベル変化（レベル低下）
を生じ、該デコーダ回路が非選択状態であるにも拘らず
、ロウレベル出力の選択状態と誤認されるおそれが生ず
る。このような容量分割による出力変動は、上述したよ
うにディスチャージ状態の寄生容量Ｃ３乃至Ｃ１が、ア
クティブ期間中において、出力ノードに存在するプリチ
ャージ状態の寄生容量Ｇｏと、オン状態のデコード用ト
ランジスタを通して接続される場合には常に生ずるおそ
れがあり、上述したように該寄生容量Ｃ１乃至Ｃ１がす
べてオン状態のデコード用トランジスタを通して該寄生
容量Ｃｏに並列接続される場合に、該容量分割の影響が
最も強く現れることになる。
所謂第６図Ｐに示されるような容量分割が起り、該出力
側のハイレベル信号ＯＵＴにレベル変化（レベル低下）
を生じ、該デコーダ回路が非選択状態であるにも拘らず
、ロウレベル出力の選択状態と誤認されるおそれが生ず
る。このような容量分割による出力変動は、上述したよ
うにディスチャージ状態の寄生容量Ｃ３乃至Ｃ１が、ア
クティブ期間中において、出力ノードに存在するプリチ
ャージ状態の寄生容量Ｇｏと、オン状態のデコード用ト
ランジスタを通して接続される場合には常に生ずるおそ
れがあり、上述したように該寄生容量Ｃ１乃至Ｃ１がす
べてオン状態のデコード用トランジスタを通して該寄生
容量Ｃｏに並列接続される場合に、該容量分割の影響が
最も強く現れることになる。
次いで該第８図のタイミング図に示されるように、該サ
イクル期間■の後半において再びプリチャージ期間に入
り、該出力側の信号ＯＵＴが通常のプリチャージレベル
（ハイレベル）にリセットされる。
イクル期間■の後半において再びプリチャージ期間に入
り、該出力側の信号ＯＵＴが通常のプリチャージレベル
（ハイレベル）にリセットされる。
更に次のサイクル期間■においては、すべてのアドレス
信号Ａ乃至りがハイレベルとなってすべてのデコード用
トランジスタＱ、乃至Ｑ４がオン状態となり、したがっ
てクロック信号φ２がハイレベルとなってディスチャー
ジ用のトランジスタＱ、がオンとなるアクティブ期間に
おいて、該出力側の信号ＯＵＴがロウレベルとなって該
デコーダ回路は選択状態とされる。なお、サイクル期間
■においても、その後半においてプリチャージ期間に入
り、該出力側の信号ＯＵＴが通常のプリチャージレベル
（ハイレベル）にリセットされる。
信号Ａ乃至りがハイレベルとなってすべてのデコード用
トランジスタＱ、乃至Ｑ４がオン状態となり、したがっ
てクロック信号φ２がハイレベルとなってディスチャー
ジ用のトランジスタＱ、がオンとなるアクティブ期間に
おいて、該出力側の信号ＯＵＴがロウレベルとなって該
デコーダ回路は選択状態とされる。なお、サイクル期間
■においても、その後半においてプリチャージ期間に入
り、該出力側の信号ＯＵＴが通常のプリチャージレベル
（ハイレベル）にリセットされる。
上述したように、上記従来形のダイナミック型デコーダ
回路においては、該デコード用トランジスタの各接続点
に存在する寄生容量が、アクティブ期間中において、出
力側に存在する寄生容量と、オン状態のデコード用トラ
ンジスタを通して接続されること、によって、所謂容量
分割による出力レベルの変動を生ずることがあり、その
場合特に、該接続点に存在する寄生容量の値が大きいと
、該出力レベルの変動が強く現れて誤動作の原因となる
おそれがあるという問題点があった。
回路においては、該デコード用トランジスタの各接続点
に存在する寄生容量が、アクティブ期間中において、出
力側に存在する寄生容量と、オン状態のデコード用トラ
ンジスタを通して接続されること、によって、所謂容量
分割による出力レベルの変動を生ずることがあり、その
場合特に、該接続点に存在する寄生容量の値が大きいと
、該出力レベルの変動が強く現れて誤動作の原因となる
おそれがあるという問題点があった。
本発明はかかる問題点を解決するためになされたもので
、上述したような容量分割による出力レベルの変動をな
くしたものである。
、上述したような容量分割による出力レベルの変動をな
くしたものである。
本発明はかかる問題点を解決するためになされたもので
、第１の電源線と出力端との間に接続され、リセット期
間に導通して該出力端を所定電位に設定する第１のトラ
ンジスタと、第２の電源線に接続され、デコード期間に
導通ずる第２のトランジスタと、前記出力端と該第２の
トランジスタとの間に直列に接続された複数のデコード
用トランジスタと、前記出力端と前記第２のトランジス
タに直接接続されたデコード用トランジスタとの間に接
続されているデコード用トランジスタをアドレス情報に
かかわらず前記リセット期間に強制的に導通させる手段
とを有することを特徴とするダイナミック型デコーダ回
路が提供される。
、第１の電源線と出力端との間に接続され、リセット期
間に導通して該出力端を所定電位に設定する第１のトラ
ンジスタと、第２の電源線に接続され、デコード期間に
導通ずる第２のトランジスタと、前記出力端と該第２の
トランジスタとの間に直列に接続された複数のデコード
用トランジスタと、前記出力端と前記第２のトランジス
タに直接接続されたデコード用トランジスタとの間に接
続されているデコード用トランジスタをアドレス情報に
かかわらず前記リセット期間に強制的に導通させる手段
とを有することを特徴とするダイナミック型デコーダ回
路が提供される。
上記構成によれば、入力されるアドレス情報のレベル如
何に拘らず、前記出力端と前記第２のトランジスタに直
接接続されたデコード用トランジスタとの間に接続され
ているデコード用トランジスタをリセット期間毎にオン
状態とすることによって、該複数のデコード用トランジ
スタの各接続点に存在する寄生容量が該リセット期間毎
にプリチャージ（プリチャージ期間がリセット期間であ
る場合）又はディスチャージ（ディスチャージ期間がリ
セット期間である場合）されるため、該リセット期間後
のアクティブ期間において、上述したような所謂容量分
割による出力レベルの変動を生ずることがなくなる。
何に拘らず、前記出力端と前記第２のトランジスタに直
接接続されたデコード用トランジスタとの間に接続され
ているデコード用トランジスタをリセット期間毎にオン
状態とすることによって、該複数のデコード用トランジ
スタの各接続点に存在する寄生容量が該リセット期間毎
にプリチャージ（プリチャージ期間がリセット期間であ
る場合）又はディスチャージ（ディスチャージ期間がリ
セット期間である場合）されるため、該リセット期間後
のアクティブ期間において、上述したような所謂容量分
割による出力レベルの変動を生ずることがなくなる。
（実施例）
第１図は本発明の１実施例としてのダイナミック型デコ
ーダ回路を示すもので、上記第７図の従来例と対応ｉる
部分には同一の符号が付されている。すなわちＱ、乃至
Ｑ４はＮチャネル形のデコード用トランジスタ、Ｑ、は
Ｎチャネル形のディスチャージ用トランジスタ、Ｑ、は
Ｐチャネル形のプリチャージ用トランジスタである。第
２図は、第１図の回路の動作を示すタイミング図であっ
て、トランジスタＱ、に入力されるクロック信号■「が
ロウレベルである期間（すなわちトランジスタＱ、がオ
ンとなる期間）がプリチャージ期間（リセット期間）で
あり、該クロック信号７「がハイイレベルである期間が
アクティブ期間であって、該アクティブ期間中にクロッ
ク信号φ２がハイレベルとなってディスチャージ用トラ
ンジスタＱ。
ーダ回路を示すもので、上記第７図の従来例と対応ｉる
部分には同一の符号が付されている。すなわちＱ、乃至
Ｑ４はＮチャネル形のデコード用トランジスタ、Ｑ、は
Ｎチャネル形のディスチャージ用トランジスタ、Ｑ、は
Ｐチャネル形のプリチャージ用トランジスタである。第
２図は、第１図の回路の動作を示すタイミング図であっ
て、トランジスタＱ、に入力されるクロック信号■「が
ロウレベルである期間（すなわちトランジスタＱ、がオ
ンとなる期間）がプリチャージ期間（リセット期間）で
あり、該クロック信号７「がハイイレベルである期間が
アクティブ期間であって、該アクティブ期間中にクロッ
ク信号φ２がハイレベルとなってディスチャージ用トラ
ンジスタＱ。
がオンとなる。
Ａ乃至りは各デコード用トランジスタＱ、乃至Ｑ４ ノ
各ケ−）にそれぞれ入力されるアドレス信号であるが、
上記従来例のように該アドレス信号Ａ乃至りが該トラン
ジスタＱ、乃至Ｑ４に直接入力される代りに、該第１図
に示されるように各アドレス信号Ａ乃至りは、先ずイン
バータＩ乃至■４でレベル反転され、次いで一方の入力
側に該クロック信号下＝が入力されるナントゲートＧ。
各ケ−）にそれぞれ入力されるアドレス信号であるが、
上記従来例のように該アドレス信号Ａ乃至りが該トラン
ジスタＱ、乃至Ｑ４に直接入力される代りに、該第１図
に示されるように各アドレス信号Ａ乃至りは、先ずイン
バータＩ乃至■４でレベル反転され、次いで一方の入力
側に該クロック信号下＝が入力されるナントゲートＧ。
乃至Ｇ、の他方の入力側に入力され、該ナンドゲー１’
ｃ＋乃至Ｑ４の各出力信号Ａ′乃至Ｄ′が該デコード用
トランジスタＱ、乃至Ｑ４の各ゲートに入力される。こ
こで該プリチャージ期間（リセット期間）中は、該クロ
ック信号ｄ＋がロウレベルであることによって、該ナン
ドゲー）Ｇ＋乃至Ｇ、の各出力信号Ａ′乃至Ｄ’ （
すなわち該デコード用トランジスタＱ１乃至Ｑ４の各入
力信号）は、該入力されるアドレス信号Ａ乃至りのレベ
ル如何に拘らずハイレベルとなる。
ｃ＋乃至Ｑ４の各出力信号Ａ′乃至Ｄ′が該デコード用
トランジスタＱ、乃至Ｑ４の各ゲートに入力される。こ
こで該プリチャージ期間（リセット期間）中は、該クロ
ック信号ｄ＋がロウレベルであることによって、該ナン
ドゲー）Ｇ＋乃至Ｇ、の各出力信号Ａ′乃至Ｄ’ （
すなわち該デコード用トランジスタＱ１乃至Ｑ４の各入
力信号）は、該入力されるアドレス信号Ａ乃至りのレベ
ル如何に拘らずハイレベルとなる。
すなわち例えばあるサイクル期間■においては、アドレ
ス信号Ａがロウレベル、アドレス信号Ｂ。
ス信号Ａがロウレベル、アドレス信号Ｂ。
Ｃ，Ｄがハイレベルとなっている（非選択状りが、その
後半のプリチャージ期間においては、該ナントゲートＧ
、の出力信号Ａ′がハイレベルとなり、更に各ナントゲ
ートＧｔ乃至Ｇ４の出力信号Ｂ′乃至Ｄ′も該ハイレベ
ルのアドレス信号Ｂ乃至りと同様にハイレベルとなる。
後半のプリチャージ期間においては、該ナントゲートＧ
、の出力信号Ａ′がハイレベルとなり、更に各ナントゲ
ートＧｔ乃至Ｇ４の出力信号Ｂ′乃至Ｄ′も該ハイレベ
ルのアドレス信号Ｂ乃至りと同様にハイレベルとなる。
このため該プリチャージ期間（リセット期間）において
、各ノード■乃至■に存在する寄生容量はすべてプリチ
ャージされ、該各ノード■乃至■の電位はすべてハイレ
ベルとなる。
、各ノード■乃至■に存在する寄生容量はすべてプリチ
ャージされ、該各ノード■乃至■の電位はすべてハイレ
ベルとなる。
したがって次のサイクル期間■（非選択期間）の前半（
アクティブ期間）において、ハイレベルのアドレス信号
Ａ乃至Ｃおよびロウレベルのアドレス信号りがそのまま
上記各信号Ａ′乃至Ｄ′として各デコード用トランジス
タに入力されて（すなわちトランジスタＱ、乃至Ｑ、が
オン、トランジスタＱ４がオフとなって）、該各ノード
■乃至■に存在する寄生容量が該出力側（トランジスタ
Ｑ、とＱ、との接続点）の寄生容量と並列的に接続され
たような場合にも、該各ノード■乃至■に存在する寄生
容量が既にプリチャージされていることによって、該容
量分割による出力レベルの変動（低下）を起すことがな
く、該出力側の電位ＯＵＴは完全なハイレベル（非選択
状態）となる。
アクティブ期間）において、ハイレベルのアドレス信号
Ａ乃至Ｃおよびロウレベルのアドレス信号りがそのまま
上記各信号Ａ′乃至Ｄ′として各デコード用トランジス
タに入力されて（すなわちトランジスタＱ、乃至Ｑ、が
オン、トランジスタＱ４がオフとなって）、該各ノード
■乃至■に存在する寄生容量が該出力側（トランジスタ
Ｑ、とＱ、との接続点）の寄生容量と並列的に接続され
たような場合にも、該各ノード■乃至■に存在する寄生
容量が既にプリチャージされていることによって、該容
量分割による出力レベルの変動（低下）を起すことがな
く、該出力側の電位ＯＵＴは完全なハイレベル（非選択
状態）となる。
なお該サイクル期間■の後半のプリチャージ期間におい
ては、再び該各信号Ａ′乃至Ｄ′がハイレベルとなって
上記各ノード■乃至＠に存在する寄生容量がすべてプリ
チャージされる。
ては、再び該各信号Ａ′乃至Ｄ′がハイレベルとなって
上記各ノード■乃至＠に存在する寄生容量がすべてプリ
チャージされる。
更に次のサイクル期間■（選択期間）においては、すべ
てのアドレス信号Ａ乃至りがハイレベルとなり、その前
半のアクティブ期間において、該ハイレベルのアドレス
信号Ａ乃至りがそのままナントゲートＧ１乃至Ｇ４の出
力側から各信号Ａ′乃至Ｄ′として各デコード用トラン
ジスタＱＩ乃至Ｑ４に入力されて各デコード用トランジ
スタＱ、乃至Ｑ４がオンとなり、更にハイレベルのクロ
ック信号φ２によりディスチャージ用トランジスタＱ、
がオンとなって該出力側の信号ＯＵＴがロウレベルとな
り、該デコーダ回路は選択状態となる。なお該期間■の
後半のプリチャージ期間においては該ハイレベルのアド
レス信号Ａ乃至りがそのまま各信号Ａ′乃至Ｄ′として
各デコード用トランジスタＱ１乃至Ｑ４に入力され、こ
れら各トランジスタＱ１乃至Ｑ４をオンとして各ノード
■乃至＠の寄生容量がプリチャージされる。
てのアドレス信号Ａ乃至りがハイレベルとなり、その前
半のアクティブ期間において、該ハイレベルのアドレス
信号Ａ乃至りがそのままナントゲートＧ１乃至Ｇ４の出
力側から各信号Ａ′乃至Ｄ′として各デコード用トラン
ジスタＱＩ乃至Ｑ４に入力されて各デコード用トランジ
スタＱ、乃至Ｑ４がオンとなり、更にハイレベルのクロ
ック信号φ２によりディスチャージ用トランジスタＱ、
がオンとなって該出力側の信号ＯＵＴがロウレベルとな
り、該デコーダ回路は選択状態となる。なお該期間■の
後半のプリチャージ期間においては該ハイレベルのアド
レス信号Ａ乃至りがそのまま各信号Ａ′乃至Ｄ′として
各デコード用トランジスタＱ１乃至Ｑ４に入力され、こ
れら各トランジスタＱ１乃至Ｑ４をオンとして各ノード
■乃至＠の寄生容量がプリチャージされる。
このようにリセット期間（この実施例においてはプリチ
ャージ期間）毎に、該各ノード■乃至＠の寄生容量をプ
リチャージすることによって、上記サイクル期間■にお
けるように各ノード■乃至■に存在する寄生容量がアク
ティブ期間中に出力側の寄生容量と接続されるような場
合にも、上記した容量分割にもとづく出力レベルの変動
を起すことがなくなる。
ャージ期間）毎に、該各ノード■乃至＠の寄生容量をプ
リチャージすることによって、上記サイクル期間■にお
けるように各ノード■乃至■に存在する寄生容量がアク
ティブ期間中に出力側の寄生容量と接続されるような場
合にも、上記した容量分割にもとづく出力レベルの変動
を起すことがなくなる。
第３図は、本発明の他の実施例としてのダイナミック型
デコーダ回路を示すもので、Ｑ％’はそのゲートにクロ
ック信号Ｔ７が入力されるプリチャージ用のＰチャネル
形トランジスタ、Ｑｌ’乃至Ｑ４’はデコード用のＰチ
ャネル形トランジスタ、Ｑｈ′はそのゲートにクロック
信号φ、が入力されるディスチャージ用のＮチャネル形
トランジスタである。Ａ乃至りはアドレス信号であって
先ずインバータ■、乃至ｒ４によってレベル反転され、
次いで一方の入力側にクロック信号φ、が入力されるノ
アゲートＣ； ＋ ’乃至Ｇ４’の他方の入力側に入力
され、該ノアゲートＧ ＋ ’乃至Ｇ４’の各出力信号
Ａ′乃至Ｄ′が該デコード用トランジスタＱｌ’乃至Ｑ
４’の各ゲートに入力される。
デコーダ回路を示すもので、Ｑ％’はそのゲートにクロ
ック信号Ｔ７が入力されるプリチャージ用のＰチャネル
形トランジスタ、Ｑｌ’乃至Ｑ４’はデコード用のＰチ
ャネル形トランジスタ、Ｑｈ′はそのゲートにクロック
信号φ、が入力されるディスチャージ用のＮチャネル形
トランジスタである。Ａ乃至りはアドレス信号であって
先ずインバータ■、乃至ｒ４によってレベル反転され、
次いで一方の入力側にクロック信号φ、が入力されるノ
アゲートＣ； ＋ ’乃至Ｇ４’の他方の入力側に入力
され、該ノアゲートＧ ＋ ’乃至Ｇ４’の各出力信号
Ａ′乃至Ｄ′が該デコード用トランジスタＱｌ’乃至Ｑ
４’の各ゲートに入力される。
この実施例では該クロック信号φ、がハイレベルとなっ
てトランジスタＱ４’がオンとなるディスチャージ期間
がリセット期間であり、該ディスチャージ期間中は、該
クロック信号φ１がハイレベルであることによって、該
ノアゲートＧｔ’乃至Ｇ４’の各自力信号Ａ′乃至Ｄ’
（すなわち該デコード用トランジスタＱｌ’乃至Ｑ
４’の各入力信号）は、該入力されるアドレス信号Ａ乃
至りのレベル如何に拘らずロウレベルとなる。
てトランジスタＱ４’がオンとなるディスチャージ期間
がリセット期間であり、該ディスチャージ期間中は、該
クロック信号φ１がハイレベルであることによって、該
ノアゲートＧｔ’乃至Ｇ４’の各自力信号Ａ′乃至Ｄ’
（すなわち該デコード用トランジスタＱｌ’乃至Ｑ
４’の各入力信号）は、該入力されるアドレス信号Ａ乃
至りのレベル如何に拘らずロウレベルとなる。
したがって該ディスチャージ期間中は、各デコード用Ｐ
チャネルトランジスタＱｌ’乃至Ｑ４’がすべてオンと
なり、各ノード■乃至＠に存在する寄生容量内の電荷が
該デコード用トランジスタＱｌ’乃至Ｑ４’およびオン
状態のディスチャージ用トランジスタＱ＆’を通してア
ース側にディスチャージされ、各ノード■乃至のの電位
がロウレベルとされる。
チャネルトランジスタＱｌ’乃至Ｑ４’がすべてオンと
なり、各ノード■乃至＠に存在する寄生容量内の電荷が
該デコード用トランジスタＱｌ’乃至Ｑ４’およびオン
状態のディスチャージ用トランジスタＱ＆’を通してア
ース側にディスチャージされ、各ノード■乃至のの電位
がロウレベルとされる。
したがって次のアクティブ期間（非選択期間）中に、仮
にアドレス信号Ａ、Ｂ、Ｃがロウレベルとなり、またア
ドレス信号りがハイレベルとなって、これら各レベルの
アドレス信号Ａ乃至りがそのまま各ノアゲートＧｌ′乃
至Ｇ４’の出力側から信号Ａ′乃至Ｄ′として各デコー
ド用トランジスタに入力され、それによってトランジス
タＱｌ’乃至Ｑ、′がオンとなり、トランジスタＱ４’
がオフとなっても、出力側（トランジスタＱｌ’とＱ６
’との接続点）からとり出される信号ＯＵＴは完全なロ
ウレベルを維持し、上述した容量分割によってハイレベ
ル側（選択側）に上昇することはない。
にアドレス信号Ａ、Ｂ、Ｃがロウレベルとなり、またア
ドレス信号りがハイレベルとなって、これら各レベルの
アドレス信号Ａ乃至りがそのまま各ノアゲートＧｌ′乃
至Ｇ４’の出力側から信号Ａ′乃至Ｄ′として各デコー
ド用トランジスタに入力され、それによってトランジス
タＱｌ’乃至Ｑ、′がオンとなり、トランジスタＱ４’
がオフとなっても、出力側（トランジスタＱｌ’とＱ６
’との接続点）からとり出される信号ＯＵＴは完全なロ
ウレベルを維持し、上述した容量分割によってハイレベ
ル側（選択側）に上昇することはない。
なお第３図の実施例においては、すべてのアドレス信号
Ａ乃至りがロウレベルとなった期間が選択期間であり、
そのアクティブ期間中には、該ロウレベルのアドレス信
号Ａ乃至りがそのままロウレベル信号Ａ′乃至Ｄ′とし
て各デコード用トランジスタＱｌ’乃至Ｑ４’に入力さ
れて各デコード用トランジスタＱｌ’乃至Ｑ、′がオン
となり、更にロウレベルのクロック信号Ｔ１が入力され
るプリチャージ用トランジスタＱＳ′がオンとなること
によって、該出力信号ＯＵＴの電位がハイレベルとなり
選択状態となる。
Ａ乃至りがロウレベルとなった期間が選択期間であり、
そのアクティブ期間中には、該ロウレベルのアドレス信
号Ａ乃至りがそのままロウレベル信号Ａ′乃至Ｄ′とし
て各デコード用トランジスタＱｌ’乃至Ｑ４’に入力さ
れて各デコード用トランジスタＱｌ’乃至Ｑ、′がオン
となり、更にロウレベルのクロック信号Ｔ１が入力され
るプリチャージ用トランジスタＱＳ′がオンとなること
によって、該出力信号ＯＵＴの電位がハイレベルとなり
選択状態となる。
第４図は、第１図に示されるダイナミック型デコーダ回
路を利用して４つのアドレス入力信号Ａ乃至りにより１
６個の出力信号０１ｌＴ １乃至ＯＵＴ １６を出力す
る場合のデコーダ回路の全体構成を示すもので、各デコ
ーダ回路に入力される信号Ａ′。
路を利用して４つのアドレス入力信号Ａ乃至りにより１
６個の出力信号０１ｌＴ １乃至ＯＵＴ １６を出力す
る場合のデコーダ回路の全体構成を示すもので、各デコ
ーダ回路に入力される信号Ａ′。
Ｉ７乃至Ｄ′、■７は、各インバータ１１乃至Ｉ４、各
ナントゲートＧｚ＋ Ｇ＋ｚｒ乃至Ｇ４１゜Ｇ４！、各
インバータＩＩＩ′、Ｉｌｔ′乃至■４１′、１４ｔ’
、および各インバータｉ 、、ＩＩ 、 ｌ 、、Ｈ乃
至（４，ＩＩ 、 ｌ ４ｔＨによって構成される回路
によって生成される。
ナントゲートＧｚ＋ Ｇ＋ｚｒ乃至Ｇ４１゜Ｇ４！、各
インバータＩＩＩ′、Ｉｌｔ′乃至■４１′、１４ｔ’
、および各インバータｉ 、、ＩＩ 、 ｌ 、、Ｈ乃
至（４，ＩＩ 、 ｌ ４ｔＨによって構成される回路
によって生成される。
第５図は、本発明の更に他の実施例を示すもので、この
実施例では上記第１図の実施例に示されるトランジスタ
Ｑ、（ディスチャージ用トランジスタＱｓに直接接続さ
れるデコード用トランジスタ）のゲートには、アドレス
信号りが直接入力される。
実施例では上記第１図の実施例に示されるトランジスタ
Ｑ、（ディスチャージ用トランジスタＱｓに直接接続さ
れるデコード用トランジスタ）のゲートには、アドレス
信号りが直接入力される。
すなわち本発明では上述したように上記各ノード■乃至
■に存在する寄生容量と出力側の寄生容量との容量分割
を問題にしており、原理的には上記第１図に示されるイ
ンバータ■４およびナンドゲ−トＧ ｓは必ずしも必要
ないからである。なおＡ 、 Ｂ 、 Ｃ，およびＤ信
号のタイミングを調節する目的で、第１図のようにイン
バータＩ４％ナントゲートＧ４を設けてもよい。
■に存在する寄生容量と出力側の寄生容量との容量分割
を問題にしており、原理的には上記第１図に示されるイ
ンバータ■４およびナンドゲ−トＧ ｓは必ずしも必要
ないからである。なおＡ 、 Ｂ 、 Ｃ，およびＤ信
号のタイミングを調節する目的で、第１図のようにイン
バータＩ４％ナントゲートＧ４を設けてもよい。
また第６図は、本発明の更に他の実施例を示すもので、
該第６図に示される実施例ではアドレス信号ＡとＢとが
ハイレベル、又はアドレス信号ＣとＤとがハイレベルと
なったときに、クロック信号φｔによりディスチャージ
用トランジスタＱＳがオンになると、出力側の信号ＯＵ
Ｔがロウレベルとなって選択状態となる。この場合にも
、デコード用トランジスタＱ、、Ｑ、間およびＱｓ
、 Ｑａ間に存在する寄生容量ＣＩ、Ｃ！が上述した問
題を起すことは、上記した各実施例の場合と同様である
。なおディスチャージ用トランジスタＱＳに直接接続さ
れるデコード用トランジスタＱｔ 、Ｑａの各ゲート
にはそれぞれアドレス信号Ｂ、Ｄが直接入力されている
。
該第６図に示される実施例ではアドレス信号ＡとＢとが
ハイレベル、又はアドレス信号ＣとＤとがハイレベルと
なったときに、クロック信号φｔによりディスチャージ
用トランジスタＱＳがオンになると、出力側の信号ＯＵ
Ｔがロウレベルとなって選択状態となる。この場合にも
、デコード用トランジスタＱ、、Ｑ、間およびＱｓ
、 Ｑａ間に存在する寄生容量ＣＩ、Ｃ！が上述した問
題を起すことは、上記した各実施例の場合と同様である
。なおディスチャージ用トランジスタＱＳに直接接続さ
れるデコード用トランジスタＱｔ 、Ｑａの各ゲート
にはそれぞれアドレス信号Ｂ、Ｄが直接入力されている
。
本発明によれば、各デコード用トランジスタの各接続点
に存在する寄生容量が大きいような場合にも、アクティ
ブ期間中に、出力側に存在する寄生容量との容量分割に
よって出力レベルの変動を生ずることがなく、該出力レ
ベルの誤認を確実に防止することができる。
に存在する寄生容量が大きいような場合にも、アクティ
ブ期間中に、出力側に存在する寄生容量との容量分割に
よって出力レベルの変動を生ずることがなく、該出力レ
ベルの誤認を確実に防止することができる。
第１図は、本発明の１実施例としてのダイナミック型デ
コーダ回路の基本構成を示す回路図、第２図は、第１図
の回路の動作を示すタイミング図、 第３図は、本発明の他の実施例としてのダイナミック型
デコーダ回路の基本構成を示す回路図、第４図は、第１
図のデコーダ回路を利用して４人力１６出力のデコーダ
回路を構成した場合の全体構成を示す回路図、 第５図および第６図は、それぞれ本発明の更に他の実施
例としてのダイナミック型デコーダ回路の基本構成を示
す図である。 第７図は、従来技術としてのダイナミック型デコーダ回
路を例示する回路図、 第８図は、第７図の回路の動作を示すタイミング図であ
る。 （符号の説明） Ｑ、〜Ｑ、・−Ｎチャネルトランジスタ、Ｑ、・・・Ｐ
チャネルトランジスタ、 Ｑｌ’〜Ｑ、′・・・Ｐチャネルトランジスタ、Ｑ４’
・・・Ｎチャネルトランジスタ、Ａ−Ｄ・・・アドレス
信号、 φ１ 、φ３・・・ディスチャージ用クロック信号、′
ｉｒ、 ■、・・・プリチャージ用クロック信号、Ｇ
＋ ”’ Ｇ ａ・・・ナントゲート、Ｇｌ’〜Ｇ４
’・・・ノアゲート、 １１〜１ｍ””インバータ。 本発明の１実施例としての デコーダ回路を示す図 Ｑｌへ自−Ｎチャネルトランジスター ０６−−− Ｐチャネルトランジスター第１図の回路の
動作を示すタイミング図第２図 デコーダ回路を示す図 第３図 Ｑ′１〜Ｑ’１−−− ＰチャネルトランジスタＱｓ
−−−Ｎチャネルトランジスタ ボ５図 第６図 従来技術としてのデコーダ回路 を例示する図 第７図 第７図の回路の動作を示すタイミング図第８図
コーダ回路の基本構成を示す回路図、第２図は、第１図
の回路の動作を示すタイミング図、 第３図は、本発明の他の実施例としてのダイナミック型
デコーダ回路の基本構成を示す回路図、第４図は、第１
図のデコーダ回路を利用して４人力１６出力のデコーダ
回路を構成した場合の全体構成を示す回路図、 第５図および第６図は、それぞれ本発明の更に他の実施
例としてのダイナミック型デコーダ回路の基本構成を示
す図である。 第７図は、従来技術としてのダイナミック型デコーダ回
路を例示する回路図、 第８図は、第７図の回路の動作を示すタイミング図であ
る。 （符号の説明） Ｑ、〜Ｑ、・−Ｎチャネルトランジスタ、Ｑ、・・・Ｐ
チャネルトランジスタ、 Ｑｌ’〜Ｑ、′・・・Ｐチャネルトランジスタ、Ｑ４’
・・・Ｎチャネルトランジスタ、Ａ−Ｄ・・・アドレス
信号、 φ１ 、φ３・・・ディスチャージ用クロック信号、′
ｉｒ、 ■、・・・プリチャージ用クロック信号、Ｇ
＋ ”’ Ｇ ａ・・・ナントゲート、Ｇｌ’〜Ｇ４
’・・・ノアゲート、 １１〜１ｍ””インバータ。 本発明の１実施例としての デコーダ回路を示す図 Ｑｌへ自−Ｎチャネルトランジスター ０６−−− Ｐチャネルトランジスター第１図の回路の
動作を示すタイミング図第２図 デコーダ回路を示す図 第３図 Ｑ′１〜Ｑ’１−−− ＰチャネルトランジスタＱｓ
−−−Ｎチャネルトランジスタ ボ５図 第６図 従来技術としてのデコーダ回路 を例示する図 第７図 第７図の回路の動作を示すタイミング図第８図
Claims (1)
- 【特許請求の範囲】 １、第１の電源線と出力端との間に接続され、リセット
期間に導通して該出力端を所定電位に設定する第１のト
ランジスタと、 第２の電源線に接続され、デコード期間に導通する第２
のトランジスタと、 前記出力端と該第２のトランジスタとの間に直列に接続
された複数のデコード用トランジスタと前記出力端と前
記第２のトランジスタに直接接続されたデコード用トラ
ンジスタとの間に接続されているデコード用トランジス
タをアドレス情報にかかわらず前記リセット期間に強制
的に導通させる手段とを有することを特徴とするダイナ
ミック型デコーダ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061123A JPS63228494A (ja) | 1987-03-18 | 1987-03-18 | ダイナミツク型デコ−ダ回路 |
| US07/166,271 US4827160A (en) | 1987-03-18 | 1988-03-10 | Dynamic decoder circuit with charge-sharing prevention means |
| EP19880302200 EP0283228A3 (en) | 1987-03-18 | 1988-03-14 | Dynamic type decoder circuit |
| KR1019880002896A KR910009405B1 (ko) | 1987-03-18 | 1988-03-18 | 전하분할 방지수단을 가진 다이나믹형 디코우더 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061123A JPS63228494A (ja) | 1987-03-18 | 1987-03-18 | ダイナミツク型デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228494A true JPS63228494A (ja) | 1988-09-22 |
Family
ID=13161984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061123A Pending JPS63228494A (ja) | 1987-03-18 | 1987-03-18 | ダイナミツク型デコ−ダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4827160A (ja) |
| EP (1) | EP0283228A3 (ja) |
| JP (1) | JPS63228494A (ja) |
| KR (1) | KR910009405B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598081B2 (ja) * | 1988-05-16 | 1997-04-09 | 株式会社東芝 | 半導体メモリ |
| JP2555165B2 (ja) * | 1988-10-27 | 1996-11-20 | 富士通株式会社 | ナンド回路 |
| JPH0793026B2 (ja) * | 1989-09-20 | 1995-10-09 | 富士通株式会社 | デコーダ回路 |
| JP2679420B2 (ja) * | 1991-02-01 | 1997-11-19 | 日本電気株式会社 | 半導体論理回路 |
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| US5142167A (en) * | 1991-05-01 | 1992-08-25 | International Business Machines Corporation | Encoding for simultaneous switching output noise reduction |
| JPH06231578A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | ダイナミック型デコーダ |
| JP2616684B2 (ja) * | 1993-12-28 | 1997-06-04 | 日本電気株式会社 | デコーダ回路 |
| US5530659A (en) * | 1994-08-29 | 1996-06-25 | Motorola Inc. | Method and apparatus for decoding information within a processing device |
| US5534797A (en) * | 1994-12-23 | 1996-07-09 | At&T Corp. | Compact and fast row driver/decoder for semiconductor memory |
| US5532625A (en) * | 1995-03-01 | 1996-07-02 | Sun Microsystems, Inc. | Wave propagation logic |
| US5541536A (en) * | 1995-03-01 | 1996-07-30 | Sun Microsystems, Inc. | Rubberband logic |
| US5642061A (en) * | 1995-04-17 | 1997-06-24 | Hitachi America, Ltd. | Short circuit current free dynamic logic clock timing |
| US5880608A (en) * | 1996-12-27 | 1999-03-09 | Intel Corporation | Pulsed domino latches |
| US5821775A (en) * | 1996-12-27 | 1998-10-13 | Intel Corporation | Method and apparatus to interface monotonic and non-monotonic domino logic |
| GB9903253D0 (en) * | 1999-02-12 | 1999-04-07 | Sgs Thomson Microelectronics | Logic circuit |
| US8964499B2 (en) | 2013-02-21 | 2015-02-24 | Winbond Electronics Corp. | Row decoding circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982138A (en) * | 1974-10-09 | 1976-09-21 | Rockwell International Corporation | High speed-low cost, clock controlled CMOS logic implementation |
| US4200917A (en) * | 1979-03-12 | 1980-04-29 | Motorola, Inc. | Quiet column decoder |
| DE3001389A1 (de) * | 1980-01-16 | 1981-07-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung in integrierter schaltungstechnik mit feldeffekttransistoren |
| JPS58182184A (ja) * | 1982-04-17 | 1983-10-25 | Fujitsu Ltd | デコ−ダ回路 |
| CA1204171A (en) * | 1983-07-15 | 1986-05-06 | Stephen K. Sunter | Programmable logic array |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| US4649296A (en) * | 1984-07-13 | 1987-03-10 | At&T Bell Laboratories | Synthetic CMOS static logic gates |
| US4700086A (en) * | 1985-04-23 | 1987-10-13 | International Business Machines Corporation | Consistent precharge circuit for cascode voltage switch logic |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| US4710650A (en) * | 1986-08-26 | 1987-12-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dual domino CMOS logic circuit, including complementary vectorization and integration |
-
1987
- 1987-03-18 JP JP62061123A patent/JPS63228494A/ja active Pending
-
1988
- 1988-03-10 US US07/166,271 patent/US4827160A/en not_active Expired - Fee Related
- 1988-03-14 EP EP19880302200 patent/EP0283228A3/en not_active Withdrawn
- 1988-03-18 KR KR1019880002896A patent/KR910009405B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4827160A (en) | 1989-05-02 |
| KR880011794A (ko) | 1988-10-31 |
| EP0283228A3 (en) | 1990-12-27 |
| EP0283228A2 (en) | 1988-09-21 |
| KR910009405B1 (ko) | 1991-11-15 |
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