JP3912545B2

JP3912545B2 - 非同期加算器、非同期プロセッサ、及び電子機器

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Publication number: JP3912545B2
Application number: JP2004277309A
Authority: JP
Inventors: 信雄唐木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-24
Filing date: 2004-09-24
Publication date: 2007-05-09
Anticipated expiration: 2024-09-24
Also published as: JP2005310097A; US20050216546A1; US7693930B2

Description

本発明は非同期加算器に関し、特に、ＡＬＵ（Arithmetic Logic Unit）を含むデータパス部の２線式エンコード化を可能とする改良技術に関する。

プロセッサ内部で加減算、論理和、論理積等の算術論理演算を行うＡＬＵは加算器、アキュムレータ、フラグレジスタなどで構成されており、使用目的、動作速度、消費電力、チップ面積等の観点から最適な方式を選択して設計される。例えば、加算器の設計方式として、Ripple-Carry Adder、Carry-Look ahead Adderの２方式が知られており、Ripple-Carry AdderはCarry-Look ahead Adderに比べて動作速度の点で若干劣るが、チップ面積を小さくすることができので、プロセッサ設計では最も一般的に利用されている。同期設計においては、加算器を含めたデータパスはグローバル・クロックによって駆動されるので、プロセッサの動作速度は仮に加算器のディレイが十分小さくても、クリティカル・パスのディレイによって律則される。そのため、Ripple-Carry Adderを選択することが必ずしも動作速度の点で劣る結果にならないこともあり、面積的に効率のよいRipple-Carry Adderに優位性が認められる。

従来から多く用いられてきた加算器はグローバルクロック信号によって駆動されるデータパスの一部として設計される。グローバルクロック信号の周期内にタイミング設定上の最悪条件下での加算が終了し、グローバルクロック信号の例えば立ち上がりエッジに対してのセットアップ・タイムとホールド・タイムを満たすように設計される。例えば、8-bit Ripple-Carry Adderの場合、1-bit Full Adderを８個接続することで構成できるが、８段のCarry Chainのディレイがタイミング設計の課題となる。概略、1-bit Full Adder １段のディレイの８倍をもって8-bit Ripple-Carry Adderのディレイと考えてよいが、一般的には高速化のためにCarry Chainを構成するトランジスタのSizingを行い、その後、ＳＰＩＣＥシミュレーション等のタイミング・シミュレーションによって定格のディレイを求める。その際に最適なトレードオフを取るための回路設計と物理設計を跨ぐ何回かの試行が必須と考えられるので、設計工数の負担は大きい。

同期設計においては、どんなにSizingを行なおうと、またどんな方式を採用しようとWorst-case設計という点において変わりはなく、常に８段のCarry Chainのディレイは一定であるため、加算される値によって演算を早めに切り上げることは不可能である。また被加算値によって、ディレイが変化することは同期設計には馴染まない。このように従来多く用いられてきた同期設計には、例えば、米国特許３，２９０，５１１号で述べられているクロック・スキュー等の問題に加えて、上述のような設計過程での問題があった。
米国特許３，２９０，５１１号

一方、非同期設計においては、従来、制御部をDual-rail Encodingによって設計し、データパス部をBundle-data方式で設計することがあったが、その場合、同期設計と同様に設計された加算器を含めたデータパス部品を流用することが可能であるため、チップ設計工数の削減になり、且つ、Bundle-data方式のためチップ面積も小さく抑えることができるというメリットを享受できた。しかし、Bundle-data方式で設計されたデータパス部はBounded-delay、即ち一定のディレイを考慮したタイミング設計を強いられるため、本来非同期設計には馴染まないものであった。

ＣＳＰ（Communicating Sequential Processes）による非同期設計においては、Average Case設計を前提にしたデータパス設計が好適であり、今後、ＴＦＴ技術やDeep Submicron技術への適用が期待される。米国特許５，７５２，０７０号、米国特許６，１５２，６１３号に開示されているように、Caltechのグループの発明によれば非同期マイクロプロセッサのＡＬＵにDual-railのスキームと各ステージの演算終了を次のステージに伝えるＫＰＧ（"Kill","Propagate","Generate"）信号を用いることで、処理時間を可変にする、即ち、Average Case Delayを実現している。しかし、ＫＰＧ信号の各３本の信号はSingle-railであるため、格段のCarry Output UnitはCarry Input UnitからのDual-rail信号を受けた時点でＫＰＧ信号が到来して安定化していることを安定動作の条件にしなければならない。格段のKPG UnitはＡＬＵへ入力される被加算値の該当ビットの値に基づいてＫＰＧ信号を生成するが、この被加算値がDual-rail信号の到来時に揃っている保証はシステムに委ねられている。即ち、従来ではDual-rail化が完遂されていないという問題があった。

そこで、本発明は上述の問題を解決し、制御部のみならずＡＬＵを含むデータパス部もDual-rail Encodingを用いた非同期設計を可能にすることを課題とする。更には、データパス設計の工数を減じ、プロセスの移植性を高め、トランジスタの閾値電圧のバラツキによるスイッチング・ディレイのバラツキを吸収することで強靭性を高め、Average Case設計における高速性を実現し、同期設計におけるクロック・スキューの問題を解決することを課題とする。

上記の課題を解決するため、本発明に係る非同期加算器は、２線式エンコードされた加算値、被加算値、及びキャリー入力を入力値として全加算を行い、２線式エンコードされた和出力、及びキャリー出力を出力値として出力する組み合わせ回路と、入力値のNullを検出する検出手段とを備える非同期加算器であって、組み合わせ回路は、ノードとグランド間に複数段にカスケード接続されたN-ch MOSFETを複数列備えるN-ch MOSFET回路網と、検出手段が入力値のNullを検出したときにノードをプリチャージするプリチャージ手段と、入出力信号間の真理値表に基づいてN-ch MOSFETのゲート端子に入力信号を接続する接続手段と、ノードの電位を出力値として出力するバッファとを備え、N-ch MOSFET回路網の全列最上段のN-ch MOSFETのドレイン端子は、ノードに接続され、全列最下段のN-ch MOSFETのソース端子は、グランドに接続されており、組み合わせ回路は、入力値としてNull以外の値が入力されたときに入力値に基づいて全加算を行う。これにより、制御部のみならずＡＬＵを含むデータパス部もDual-rail Encodingを用いた非同期設計を可能にできる。

また、本発明の非同期加算器は、入力値としてNull以外の値が入力されたときにN-ch MOSFET回路網の何れかの列の全てのN-ch MOSFETがオンになる期間において、プリチャージ手段がノードをプリチャージしないように制御する手段を更に備えるように構成してもよい。これにより、N-ch MOSFET回路網を流れる貫通電流を抑制できる。

また、本発明の非同期加算器は、２線式エンコードされた入力値をデコードする２線式デコーダを更に備えてもよい。

本発明の非同期プロセッサは本発明の非同期加算器を備える。制御部のみならずＡＬＵを含むデータパス部もDual-rail Encodingを用いた非同期プロセッサを実現できる。

本発明の電子機器は本発明の非同期プロセッサを備える。本発明の非同期プロセッサの特徴を活かした高品位な電子機器を提供できる。

本実施形態の非同期加算器は、２線式エンコードされた加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力値として全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力値として出力する組み合わせ回路を備える。本構成により、制御部のみならずＡＬＵを含むデータパス部もDual-rail Encodingを用いた非同期設計を可能にできる。

図１は実施例１の非同期加算器１０の入出力関係を示している。非同期加算器１０は、２線式エンコードされた加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力して全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力する１ビット全加算器である。加算値Ｘは２線式エンコードにより｛ｘ＿１，ｘ＿０｝に変換される。被加算値Ｙ、キャリー入力Ｃ_in、和出力Ｚ、キャリー出力Ｃ_outについても、それぞれ同様に、２線式エンコードにより｛ｙ＿１，ｙ＿０｝，｛ｃin＿１，ｃin＿０｝，｛ｚ＿１，ｚ＿０｝，｛ｃout＿１，ｃout＿０｝に変換される。

図２は２線式エンコーディングスキームを示している。例えば、加算値Ｘは有効符号語としての"０"又は"１"と、無効符号語としての"Null"の値をとる。有効符号語としての"０"は｛０，１｝に、"１"は｛１，０｝にそれぞれ変換され、無効符号語としての"Null"は｛０，０｝に変換される。非同期加算器１０へのデータの転送は有効符号語を用いて行われるが、同一の有効符号語が連続して非同期加算器１０に入力されると、非同期加算器１０ではデータの到着を認識できないため、有効符号語と無効符号語を交互に伝送することで、有効符号語を識別できるようにしている。

図６は２線式デコーダ２０の入出力関係を示し、図７はその具体的な回路構成を示している。２線式デコードにより｛ｘ＿１，ｘ＿０｝は｛ｘ１，ｘ０｝に変換される。２線式デコーディングスキームは、図２に示すように、｛０，０｝を｛０，０｝に、｛０，１｝を｛０，１｝に、｛１，０｝を｛１，０｝にそれぞれ変換する。｛ｘ＿１，ｘ＿０｝＝｛１，１｝は禁止されているが、図７に示す２線式デコーダによれば、この禁止入力が生じた場合にこれを"Null"として取り扱うことができる。但し、｛ｘ＿１，ｘ＿０｝＝｛１，１｝を考慮しなくてよい場合は、２線式デコーダ２０として、単なるバッファ、即ち、ｘ１＝buff(ｘ＿１)、ｘ２＝buff(ｘ＿２)としてもよい。

図３は入力値Ｘ，Ｙ，Ｃ_inのNullを検出する検出手段としてのPre-charge信号生成回路４０を示している。Pre-charge信号生成回路４０は、２線エンコードされた全ての入力値Ｘ，Ｙ，Ｃ_inが"Null"である場合、即ち、ｘ１，ｘ０，ｙ１，ｙ０，ｃ_in１，ｃ_in０の全てが"０"である場合に、Pre-charge＾信号の論理レベルをLowにする。Pre-charge＾信号は後述するN-ch MOSFET回路網をプリチャージするタイミングを与える。ここで、Ａ＾はＡの論理否定を意味するものとする。

加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力値とし、和出力Ｚ、及びキャリー出力Ｃ_outを出力値とすると、１ビット全加算においては、（１）式、及び（２）式が成立する。
Ｚ＝Ｘ（＋）Ｙ（＋）Ｃ_in…（１）
Ｃ_out＝Ｘ・Ｙ＋Ｙ・Ｃ_in＋Ｃ_in・Ｘ…（２）
ここで、（＋）は排他的論理和を示すものとする。非同期加算器１０は２線式エンコードされた入力値Ｘ，Ｙ，Ｃ_inに基づいて全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力値として出力する組み合わせ回路を備えている。この組み合わせ回路は（１）式、及び（２）式を満たす真理値表に基づいて構成されている。図５は（１）式、及び（２）式の真理値表であり、入出力間の全ての組み合わせを示している。

図４はｚ１を演算するための組み合わせ回路３０の一例を示している。組み合わせ回路３０は、ノード３２とグランド間に複数段にカスケード接続されたN-ch MOSFETを複数列備えるN-ch MOSFET回路網３１と、全ての入力値Ｘ，Ｙ，Ｃ_inが"Null"のときにノード３２をプリチャージするプリチャージ手段としてのP-ch MOSFET３３と、ノード３２の電位を反転出力するインバータ３４を備えている。ｚ１はインバータ３４の出力値である。N-ch MOSFET回路網３１は３段４列の計１２個から成るN-ch MOSFET４１〜５２を備えており、全列最上段のN-ch MOSFET４１，４４，４７，５０のドレイン端子はノード３２に接続され、最下段のN-ch MOSFET４３，４６，４９，５２のソース端子はグランドに接続されている。各々のN-ch MOSFET４１〜５２のゲート端子には入出力信号間の真理値表に基づいて入力信号線（ｘ１，ｘ０，ｙ１，ｙ０，ｃ_in１，ｃ_in０）が接続されている。N-ch MOSFET回路網３１の列数（ここでは４列）はｚ１がHighになる入力値の組み合わせ数（ここでは４）と同数である。ｚ０，ｃ_out１，ｃ_out０を演算する組み合わせ回路についても同様に真理値表（図５）を基に構成できる。

入力値Ｘ，Ｙ，Ｃ_inの全てが"Null"のときは上述したPre-charge信号生成回路４０によって、Pre-charge＾信号の論理レベルはLowになる。すると、P-ch MOSFET３３はオンになり、電源Vddを通じてノード３２を論理レベルHighにプリチャージする。このときｚ１の論理レベルはLowである。入力値Ｘ，Ｙ，Ｃ_inの何れかが"０"又は"１"の値をとると、Pre-charge＾信号の論理レベルはHighになり、P-ch MOSFET３３はオフになる。このとき各々のN-ch MOSFET４１〜５２のゲート端子には"０"又は"１"に対応したLow又はHighレベルの信号が入力される。カスケード接続された何れかの列のN-ch MOSFETが全てオンになると、ノード３２の論理レベルはHighからLowに遷移し、ｚ１の論理レベルはLowからHighに遷移する。

尚、P-ch MOSFET３３がオンからオフになるタイミングとしては、少なくとも何れかのN-ch MOSFET４１〜５２がオフからオンになるタイミングよりも遅くならないように配慮し、電源Vddからグランドへ貫通電流が流れないようにするのが望ましい。また、説明の便宜上、N-ch MOSFET回路網３１はN-ch MOSFET４１〜５２の配置と真理値表（図５）との対応関係が明確になるように１２個のN-ch MOSFET４１〜５２を配列しているが、必要に応じてN-ch MOSFET４１〜５２の接続関係を最適化し、トランジスタ数を削減してもよい。例えば、N-ch MOSFET４３，４６は単一のN-ch MOSFETに代替できる。また、（２）式から明らかなように力値Ｘ，Ｙが"１"のときはキャリー入力Ｃ_inの値に関係なく、キャリー出力Ｃ_outは必ず"１"になるため、ｘ１とｙ１がそれぞれ"１"のときには、ｃ_in１が"１"であるか又は"０"であるかを問わずに、ｃ_out１が"１"になるように組み合わせ回路を構成してもよい。また、組み合わせ回路３０として、N-ch MOSFET回路網３１に替えて複数のP-ch MOSFETから成るP-ch MOSFET回路網を採用してもよい。

図８は４ビット非同期全加算器９０の接続図を示している。非同期加算器９０は４つの１ビット全加算器９１〜９４から構成される。下位ビットのキャリー出力はその上位ビットのキャリー入力として伝播される。ここで、４ビット加算値をＸ［３：０］，４ビット被加算値をＹ［３：０］，４ビット和出力をＺ［３：０］，１ビットキャリー入力をＣ_in，１ビットキャリー出力をＣ_outとしている。これらの入出力信号は全て２線エンコードされ、Ｘ３＝｛ｘ３＿１，ｘ３＿０｝，Ｘ２＝｛ｘ２＿１，ｘ２＿０｝，Ｘ１＝｛ｘ１＿１，ｘ１＿０｝，Ｘ０＝｛ｘ０＿１，ｘ０＿０｝，Ｙ３＝｛ｙ３＿１，ｙ３＿０｝，Ｙ２＝｛ｙ２＿１，ｙ２＿０｝，Ｙ１＝｛ｙ１＿１，ｙ１＿０｝，Ｙ０＝｛ｙ０＿１，ｙ０＿０｝，Ｃ_in＝｛ｃin＿１，ｃin＿０｝，Ｃ_out＝｛ｃout＿１，ｃout＿０｝に変換される。

図９は非同期加算器９０における４相ハンドシェーキングの説明図である。同図に示すように非同期加算器９０は４ビットのチャネルを通じて各々のプロセスＡ，Ｂ，Ｃ，Ｏｐに接続している。プロセスＡはActive Output Portを具備しており、４ビットの加算値Ｘを非同期加算器９０に出力し、プロセスＣからのAcknowledge信号を待つ。同様に、プロセスＢはActive Output Portを具備しており、４ビットの被加算値Ｙを非同期加算器９０に出力し、プロセスＣからのAcknowledge信号を待つ。プロセスＯｐは非同期加算器９０に加算を行わせるか、又は減算を行わせるか等の制御を行うプロセスである。プロセスＯｐは別途プロセスＢと通信を行い、プロセスＢの出力値にも影響を与える。非同期加算器９０に加算を行わせる場合は、プロセスＯｐはキャリー入力Ｃ_inとして"０"＝｛０，１｝を非同期加算器９０に入力し、プロセスＣからのAcknowledge信号を待つ。一方、非同期加算器９０に減算を行わせる場合は、プロセスＯｐはキャリー入力Ｃ_inとして"１"＝｛１，０｝を非同期加算器９０に入力し、プロセスＣからのAcknowledge信号を待つ。このとき、減算値はインバータ（図示せず）等を通じて論理否定される。このように２の補数を加算することで、減算を実現できる。尚、プロセスＡ，Ｂ，ＯｐからのRequest信号の出力タイミングは、必ずしも同時とは限らない。プロセスＣは非同期加算器９０からの出力を受けるPassive Input Portを具備する。プロセスＣは非同期加算器９０から和出力Ｚを受け取ると、プロセスＡ，Ｂ，ＯｐにAcknowledge信号を出力する。

図１０は各プロセス間のハンドシェーキングを示している。図中、ΔＴ_adderは非同期加算器９０のディレイを示している。この例では、まず、プロセスＯｐから１ビットのキャリー入力Ｃ_inがあり、続いてプロセスＡから加算値Ｘが出力され、プロセスＢから被加算値Ｙが出力されている。非同期加算器９０は加算値Ｘ、被加算値Ｙ、キャリー入力Ｃ_inを全て受け取った時点からΔＴ_adderの後、和出力ＺをプロセスＣに出力する。この和出力ＺはプロセスＡ，Ｂ，Ｏｐからの３つのRequest信号（Req＿ＡとしてのＸ、Req＿ＢとしてのＹ、Req＿ＯｐとしてのＣ_in）をMergeした一つのRequest、即ち、Req＿Ａ＆Ｂ＆ＯｐとしてプロセスＣに入力される。プロセスＣはこのRequestに対してAcknowledge信号を出力、即ち、Ack＿ＣをHighとする。このAcknowledge信号はプロセスＡ，Ｂ，Ｏｐに入力される。プロセスＡ，Ｂ，ＯｐのそれぞれはこのAcknowledge信号を受けて、それぞれのRequest信号をネゲート、即ち、"Null"を出力する。非同期加算器９０はＸ，Ｙ，Ｃ_inに"Null"が入力されると、一定のディレイの後、和出力Ｚに"Null"を出力する。プロセスＣはReq＿Ａ＆Ｂ＆Ｏｐとしての和出力Ｚが"Null"であることを受けてAcknowledge信号をLowにする。

尚、本実施形態の非同期加算器の挿入はプロセス間チャネルの"Cut Open"によって簡単に行えるので、一旦分離して行う制御部の論理合成とデータ部の結合は確実かつ簡単行うことができる。

図１１はｚ１を演算する組み合わせ回路８０の他の構成例を示している。図４と同一符号を付した素子等は同一の素子等を示すものとし、その詳細な説明は省略する。この組み合わせ回路８０は、上述した組み合わせ回路３０の構成に加えて、更に、入力信号のNullを検出するNull検出回路７０と、N-ch MOSFET回路網３１のオンタイミングを調整するN-ch MOSFET７１〜７４が追加された構成となっている。Null検出回路７０は入力信号のNullを検出してP-ch MOSFET３３にLowレベルのPre-charge＾信号を供給するとともに、入力信号がNull以外の値（"０"又は"１"）をとったときに、P-ch MOSFET３３がオンからオフになった後に十分な時間をおいて、N-ch MOSFET７１〜７４がオフからオンになるようにN-ch MOSFET７１〜７４のゲート端子に制御信号を供給する。このように、N-ch MOSFET７１〜７４がオフからオンになるタイミングを調整することで、P-ch MOSFET３３とN-ch MOSFET回路網３１が同時にオンになることによって電源Ｖddからグランドへ流れる貫通電流を抑制できる。

図１２は本実施例の組み合わせ回路１００の構成図である。同図は２線式エンコードされた和出力Ｚのうちｚ＿１出力を生成するための組み合わせ回路をＣＭＯＳ論理回路によって構成した例を示している。組み合わせ回路１００は、非同期加算器１０の入出力関係が（１）式及び（２）式を満たすように構成されている。このように、全加算を演算する組み合わせ回路をＣＯＭＳ論理回路によって構成することで、Nullを検出する回路を設けなくても入力値の変化時におけるグリッジの発生を抑制できる。グリッジが発生すると、回路の誤動作を招くため、グリッジの発生はできるだけ抑制するのが望ましい。尚、ｚ＿０，ｃout＿１，ｃout＿０出力を生成するための組み合わせ回路については図示してないが、ｚ＿１出力と同様にＣＭＯＳ論理回路によって実現できる。

本実施例の非同期プロセッサは、上述した実施例１乃至実施例３に開示した非同期加算器のうち何れかの非同期加算器を含む。非同期プロセッサとは、グローバルクロックを用いないで各々の最小機能回路（プロセス）が自律的（アクティブ）に又は他律的（パッシブ）に局所的な協調をとりながら分散処理を行うプロセッサである。システムの中央制御用のグローバルクロックを基準に回路動作をするように設計された同期プロセッサでは、命令フェッチ、デコード、エグゼキューション、リード／ライト等の各オペレーションはグローバルクロックに同期して行われるため、回路動作を高速にするにはクロック遅延、クロックスキュー、クロックジッター等の問題が生じるが、非同期プロセッサでは、最小機能回路同士が相互にハンドシェイクを通じて自律的に又は他律的に動作するため、このような問題は生じない。

非同期プロセッサにおいては、最小機能回路はイベント駆動によって制御され、自律的に動作する必要があると判断した場合と、他律的に動作する必要があると判断した場合にのみ動作する。つまり、各々の最小機能回路は他の最小機能回路とは独立して並列動作が可能であり、他の最小機能回路の処理が完了するまでウェイティングする必要がない。最小機能回路は所望の処理を実行する準備が完了した段階で処理を進めることができる。

また、本実施例の電子機器は実施例４の非同期プロセッサを備える。ここで、電子機器とは、回路基板やその他の要素を備え、一定の機能を奏する機器一般をいい、その構成に特に限定はない。かかる電子機器としては、例えば、バッテリ駆動される携帯機器、シートコンピュータ、電子ペーパ、ウェアラブルコンピュータ、ＩＣカード、スマート・カード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型又はフロント型のプロジェクタ、ウェアラブル型健康管理機器、ウェアラブル型トイ、偏在型無線センサ、ＲＦＩＤ、貼付型温度計、表示機能付きファックス装置、携帯型ＴＶ、ＰＤＡ、電子手帳、シート型電卓、電子ペーパ、電光掲示板、宣伝広告用ディスプレイ、表示機能付き無線タグ、ＳＯＰ（System-On-Panel）、ＳＯＧ（System-On-Glass）等が含まれる。

実施例１の非同期加算器の接続図である。２線式エンコーディングスキームである。プリチャージ信号生成回路の構成図である。実施例１の組み合わせ回路の構成図である。入出力信号の真理値表である。２線式デコーダの構成図である。２線式デコーダの回路図である。４ビット全加算器の構成図である。４相ハンドシェーキングの説明図である。４相ハンドシェーキングの説明図である。実施例２の組み合わせ回路の構成図である。実施例３の組み合わせ回路の構成図である。

符号の説明

１０…非同期加算器２０…２線式デコーダ３０…組み合わせ回路３１…N-ch MOSFET回路網３２…ノード３３…P-ch MOSFET ３４…インバータ４０…プリチャージ信号生成回路８０…組み合わせ回路７０…Null検出回路９０…４ビット全加算器

Claims

２線式エンコードされた加算値、被加算値、及びキャリー入力を入力値として全加算を行い、２線式エンコードされた和出力、及びキャリー出力を出力値として出力する組み合わせ回路と、前記入力値のNullを検出する検出手段とを備える非同期加算器であって、前記組み合わせ回路は、ノードとグランド間に複数段にカスケード接続されたN-ch MOSFETを複数列備えるN-ch MOSFET回路網と、前記検出手段が前記入力値のNullを検出したときに前記ノードをプリチャージするプリチャージ手段と、入出力信号間の真理値表に基づいて前記N-ch MOSFETのゲート端子に前記入力信号を接続する接続手段と、前記ノードの電位を前記出力値として出力するバッファとを備え、前記N-ch MOSFET回路網の全列最上段のN-ch MOSFETのドレイン端子は、前記ノードに接続され、全列最下段のN-ch MOSFETのソース端子は、前記グランドに接続されており、前記組み合わせ回路は、前記入力値としてNull以外の値が入力されたときに前記入力値に基づいて全加算を行う、非同期加算器。
請求項１に記載の非同期加算器であって、前記入力値としてNull以外の値が入力されたときに前記N-ch MOSFET回路網の何れかの列の全てのN-ch MOSFETがオンになる期間において、前記プリチャージ手段が前記ノードをプリチャージしないように制御する手段を更に備える、非同期加算器。
請求項１又は請求項２に記載の非同期加算器であって、２線式エンコードされた入力値をデコードする２線式デコーダを更に備える非同期加算器。
請求項１乃至請求項３のうち何れか１項に記載の非同期加算器を備える非同期プロセッサ。
請求項４に記載の非同期プロセッサを備える電子機器。