JP3279337B2 - ねずみ取り論理回路用万能パイプラインラッチ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータにおける
論理に関し、特に、パイプラインに「ねずみ取り」論理
ゲートを形成するシステムおよび方法に関する。

【０００２】

【従来の技術】コンピュータ論理のパイプライン化は、
一般に、論理の種々のステージを構成する概念を順次参
照し、これによりデータを最初に論理ステージのシーケ
ンスに導入し、続いて、該シーケンスを通じて最初のデ
ータに関する演算を完了する前に、更に多数のデータを
導入する。パイプライン化により「待ち時間」の長い論
理ネットワークの性能が高まる。待ち時間の長い論理ネ
ットワークは、比較的長時間を必要とする長いシーケン
スの論理演算を行う論理回路である。パイプラインは、
演算の実行を一部重複してすることができるので、性能
を向上させる。

【０００３】現在では、高性能な装置における長待ち時
間論理ネットワークに対してはパイプライン化が要求項
目と考えられている。たとえば、コンピュータの中央処
理装置（ＣＰＵ）の命令実行論理はパイプラインを常に
利用している。

【０００４】パイプラインを必要と考えている別の一例
として、乗算を考える。乗算を行うには、論理ステージ
の「けた上げ保存加算器」を通常使用する。特に、各パ
イプラインステージは実質的には何列かの従来の全加算
器論理ステージである。その上、各全加算器は三つの部
分積を二つの部分積に圧縮する。したがって、各全加算
器は、各パイプラインステージの一連の全加算器論理ス
テージを通して、データフローとして、他の部分積に加
える。ただ１回の乗算演算を行うためには１クロックサ
イクル以上が通常必要であるが、パイプライン化の結
果、新しい乗算演算を一般に、クロックサイクルの全数
より実質的に少く、恐らくは、その半分で始めることが
できる。

【０００５】従来から、「静的」論理ゲートは、コンピ
ュータにおいて論理機能、たとえば、数学演算を行うの
に使用されている。静的論理ゲートは、電力が利用可能
である限り論理演算を連続的に行うことができるもので
ある。換言すれば、静止論理ゲートは、論理演算を適正
に行うために、プリチャージ、又はリフレッシュ、を必
要としない。静的論理ゲートは、論理機能を効率良く集
合的に行うために、シーケンス状に一緒にたやすく接続
することができる。

【０００６】しかし、静的論理ゲートは、個別には低速
である。他に、静的論理ゲートをパイプライン化する
と、得られる論理演算は一層低速で行われさえする。

【０００７】「動的」論理ゲートも本技術分野では知ら
れている。動的論理ゲートは、高性能且つ手頃な大きさ
を必要とする従来の論理回路設計に使用されている。動
的論理ゲートは静的論理ゲートよりはるかに高速であ
る。しかし、動的論理ゲートには、その企図する論理機
能を維持し、正しく行うために、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）の場合のように、定期的な
プリチャージ、又はリフレッシュが必要である。プリチ
ャージで動的論理ゲートに供給された電荷が動的論理ゲ
ートにより放電されてしまうと、動的論理ゲートは、続
いてプリチャージされるまでもはや他の論理機能を行う
ことができない。

【０００８】

【発明が解決しようとする課題】しかし、組合せ論理で
またはパイプライン化して従来の動的論理回路を使用す
ることには問題がある。第１に、動的論理回路にはそれ
らを動作させるためにプリチャージサイクルが必要であ
る。実際上、プリチャージサイクルは、電力維持に必要
な目的のために、有用な作業サイクルを定期的に中断す
る。プリチャージサイクルは論理ステージのシーケンス
の実行時間をかなり、不必要に増大する。動的論理回路
は正しく機能するのを保障するために最小クロック周波
数を維持しなければならない。動的論理回路の正しい動
作には電荷を回路内に堆積させ、維持することが必要で
ある。実際に、論理回路に堆積する電荷は結局は判断で
きない論理レベルにまで減衰し、これによりパイプライ
ンの状態が崩壊する。この減衰は制御できない設計上お
よび製造上の特性から生ずる。ほとんどの実際的状況で
は、前述の問題は、従来のダイナミックランダムアセク
スメモリ（ＤＲＡＭ）のリフレッシュサイクルと同様
の、定期的リフレッシュサイクルにより克服することが
できる。したがって、リフレッシュサイクルに類似した
最小クロック速度を維持しなければならない。

【０００９】しかし、最小クロック速度は別の問題を引
起す。論理回路は、「ＤＣで」、任意の低速で動作する
必要が何度もある。たとえば、論理回路はＩＣ試験中低
速で動作しなければならないことがある。従来の動的論
理回路は、「細流充電」装置または「交差結合負帰還」
装置を設けることにより低速動作を禁止するよう修正す
ることができる。しかし、これらの装置はコンピュータ
の貴重なスペースを消費すると共に論理回路の速度を下
げる。

【００１０】したがって、最小（リフレッシュ）クロッ
ク速度を必要とせずにデータを適切に保護する動的論理
回路の高性能パイプラインを可能とする教示が産業上必
要とされている。

【００１１】

【課題を解決するための手段】動的ねずみ取り論理ゲー
トから成る複数の論理ステージをパイプライン化するこ
とができるシステムおよび方法を開示する。

【００１２】本発明によれば、各パイプラインステージ
にラッチが設けられている。該ラッチはパイプラインの
各ねずみ取り論理ステージの前段に、それと直列に設置
されている。

【００１３】パイプラインステージはクロック機構によ
り交互にクロック信号を受ける。偶数番のパイプライン
ステージがプリチャージを誘発する低クロック信号を受
けている間、奇数番のパイプラインステージはデータ伝
達を誘発する高クロック信号を受ける。およびその逆が
行われる。

【００１４】本発明によれば、ラッチは、パイプライン
ステージに高度に時間的に一致した期間およびその後
に、先行するパイプラインステージからベクトル論理信
号を受けるように設計されている。

【００１５】本発明の特定の実施例では、ラッチはベク
トル論理信号を受ける入力トリガ機構を備えている。フ
リップ・フロップ機構が入力トリガ機構と連絡してい
る。フリップ・フロップ機構はベクトル論理信号を格納
する。出力ゲート機構がクロックに従ってフリップ・フ
ロップ機構と連絡する。該出力ゲート機構はベクトル論
理信号を出力する。ラッチイネーブルプルアップ機構が
クロックに従って入力トリガ機構をイネーブルにする。
入力トリガディスエーブル機構がクロックに従って入力
トリガ機構をディスエーブルにする。最後に、ラッチリ
セット機構がベクトル論理信号を受け、入力トリガディ
スエーブル機構をトリガする。

【００１６】

【作用】本発明は、上に記したように、従来技術の欠点
を克服し、更に下記の別の長所を示す。

【００１７】一般に、本発明は、「ねずみ取り」論理ゲ
ートとして知られている一群の動的論理ゲートのパイプ
ライン化を実現できるシステムおよび方法を教示する。

【００１８】本発明により、クロックエッジの両端を使
用することにより生ずる、クロックの非対称性又はクロ
ックスキューに対して問題とする事なく、ねずみ取り論
理ゲートのパイプライン化が可能である。特に、「劣
勢」クロック位相で動作するねずみ取り論理ゲートは、
「優勢」クロック位相で動作する論理回路から時間を盗
むことができる。前に述べた用語および関連する概念に
ついてはこの文書の詳細説明の部分で特に詳細に説明す
る。

【００１９】本発明は、ねずみ取り論理パイプライン
を、とりわけ、ＩＣ試験の目的で、低速で、またはＤＣ
で、動作させることを許容する。換言すれば、最小クロ
ック速度を維持する必要がない。本発明は動的論理ゲー
トに対して従来のような周期的なリフレッシュサイクル
を行わずにデータを保存することができる。

【００２０】本発明について想像される用途は無限であ
る。本発明は高速論理操作を必要とするどんなシステム
にも採用することができる。本発明は、どんな長待ち時
間論理演算にも極めて望ましいと信ぜられる。たとえ
ば、浮動小数点プロセッサは、従来コンピュータのＣＰ
Ｕの中又は近くに設置されているが、整数演算に比較し
てその待ち時間は長い。本発明では非常に高性能な浮動
小数点プロセッサを妥当なスペース内で中央処理内に置
くことができる。達成される高性能は、はるかに大きな
算術双対プロセッサで達成される速さに匹敵する。

【００２１】本発明の更に他の長所は、当業者には次の
図面および詳細な説明を精査すれば明らかになるであろ
う。別のどんな長所をもここに取入れるつもりである。

【００２２】

【実施例】

目次 Ｉ．論理システム A. ベクトル論理 B. ねずみ取り論理ゲート 1. 構成 2. 動作 3. ＯＲゲート 4. 加算予備復号器ゲート 5. けた上げ伝達ゲート 6. 排他的ＯＲゲート II. ねずみ取り論理ゲートのパイプライン化 A. パイプラインの概観 B. 本発明のパイプライン 1. 構成 2. 動作 C. 本発明のラッチ状態機械 D. 第１の好適実施例 1. 構成 2. 動作 E. 第２の好適実施例 Ｉ．論理システム ねずみ取りゲートは、この出願の発明と共有の属性を有
する米国特許庁に同時係属中の出願（代理人整理番号19
0583）が目標としている主題事項である。本発明は、と
りわけ、以下に詳細に提示するように、ねずみ取り論理
ゲートを備えた論理ステージのパイプライン化を本質的
に目指している。しかし、パイプラインについて論ずる
前に、ねずみ取りゲートについて説明する。

【００２３】A. ベクトル論理 典型的に、コンピュータにおける論理は、しばしば単に
電線または半導体による通路である、一つの論理パス上
に２進様式で符号化される。定義によれば、高信号レベ
ルは、通常は電圧または電流であるが、高論理状態（プ
ログラマの言語で、「１」）を示す。更に、低信号レベ
ルは低論理状態（プログラマの言語で、「０」）を示
す。

【００２４】本発明は、ねずみ取りゲートをパイプライ
ン化することにより「ベクトル論理」を実現することを
意図している。ベクトル論理とは、二つ以上の有効論理
状態をコンピュータの論理ゲートを通して伝達すること
ができる論理構成である。一つの論理パスで規定される
二つの有効論理状態（高、低）を有する従来の２進論理
とは異なり、本発明のベクトル論理は各有効論理状態に
対して一つ以上の論理パスを専有させ、無効論理状態を
許容する。

【００２５】たとえば、一実施例によれば、二つの有効
論理状態を必要とするベクトル論理システムでは、二つ
の論理パスが必要である。両方の論理パスが論理低、す
なわち、「０、０」であるとき、定義により無効論理状
態が存在する。更に、二つの論理パスのいずれかに排他
的に存在する論理高、すなわち、「１、０」または
「０、１」は、ベクトル論理システムの二つの有効論理
状態に対応する。最後に、両方の論理パスが高、すなわ
ち「１、１」であるときのシナリオはベクトル論理シス
テムの未定義論理状態である。

【００２６】他の実施例による三つの論理状態を必要と
するベクトル論理システムでは、三つの論理パスが必要
になる。以下同様。結論として、前述の実施例によれ
ば、ｎ個の有効論理状態および一つの無効状態を有する
ベクトル論理システムはｎ本の論理パスを備えている。

【００２７】更に、ベクトル論理状態の符号化は、一つ
以上の論理パスの論理高により有効ベクトル論理状態を
定義することにより処理することができるが、すべての
パスが低論理信号を示すときはやはり無効状態が定義さ
れる。換言すれば、ベクトル論理状態は相互に排他的で
はない。

【００２８】たとえば、各有効ベクトル論理状態を定義
するのに１対の論理高を使用するベクトル論理システム
では、下記論理構成を実現することができる。三つの論
理パスを用いる場合、「０、１、１」はベクトル論理状
態１と、「１、０、１」はベクトル論理状態２を、
「１、１、０」はベクトル論理状態３を示すことができ
る。４本の論理パスを用いる場合、六つの有効ベクトル
論理状態を指定することができる。５本の論理パスでは
10個の有効ベクトル論理状態を指定することができ、以
下同様である。

【００２９】他の例としては、三つの論理高が各有効ベ
クトル論理状態を定義するベクトル論理システムを本発
明に従って得ることができる。特に、４本の論理パスの
場合、「０、１、１、１」はベクトル論理状態１を示
し、「１、１、１、０」はベクトル論理状態２を、
「１、１、０、１」はベクトル論理状態３を、そして
「１、０、１、１」はベクトル論理状態４を示すことが
できる。５本の論理パスの場合には、10個の有効ベクト
ル論理状態を指定することができ、以下同様である。

【００３０】B. ねずみ取り論理ゲート 図１は、本発明による一群の「ねずみ取り」論理ゲート
の高レベルブロック図を示す。ねずみ取り論理ゲート
は、後に詳細に説明するが、ベクトル論理を高速で実現
することができ、機能的に完全であり、自己時間調節式
であり、且つステージのシーケンスに連鎖されたとき静
的ハザードから生ずる不利な論理的反作用を受けること
がない。

【００３１】図１に示すように、本発明のねずみ取り論
理ゲート100 への各入力は、ベクトル入力Ｉ、Ｊ、・・
・、Ｋ（今後ベクトル変数を下線付文字で書く）と記し
てあるベクトルである。ベクトル入力Ｉ、Ｊ、・・・、
Ｋの数についての制限は存在しない。更に、各ベクトル
入力Ｉ、Ｊ、・・・、Ｋはどんな数のベクトル成分によ
ってでも指定することができ、各ベクトル成分は、図１
でそれぞれ I_o − I_N、 J_o − J_M 、および K_O − K_S
により示した専用論理パスを備えている。

【００３２】本質的に、各ベクトル入力はベクトル論理
状態を指定する。先に記したとおり、或る入力ベクトル
Ｉ、Ｊ、・・・、Ｋに対する無効ベクトル論理状態は、
その対応するベクトル成分、それぞれの、 I_o − I_N 、
J_o − J_M 、および K_O − K_S 、のすべてが論理低であ
るとき定義により提示される。

【００３３】総合ねずみ取り論理ゲート100の出力もベ
クトル出力Ｏと記したベクトルである。ベクトル出力Ｏ
はベクトル成分 O_O − O_P から構成されている。ベクト
ル成分 O_O − O_P は相互に排他的であり、且つベクトル
入力Ｉ、Ｊ、・・・、Ｋの独立関数である。更に、ベク
トル成分 O_O − O_P は、ねずみ取り論理ゲート100 の内
部に、それぞれ、専用ねずみ取りゲート要素 102−106
を備えている。本発明における定義により、 O_O − O_P
の中の一つおよび一つに限り或る特定時刻に論理高であ
る。

【００３４】更に、出力ベクトルＯに対応し得るベクト
ル成分 O_O − O_P の数に関しては制限が存在しない。ベ
クトル成分 O_O − O_P の数、したがってねずみ取りゲー
ト要素 102−106 の数は、ベクトル入力について個別に
または全体として実行すべき論理機能、所要ベクトル出
力成分の数の他に、ねずみ取り論理ゲート100 の論理的
目的に関する他の理由によっても変る。

【００３５】1. 構成 図１を参照して、ねずみ取り論理ゲート100 の各ねずみ
取りゲート要素 102−106 は、アーミング機構108 、ラ
ダー論理110 および反転バッファ機構112 を備えてい
る。アーミング機構108 は、ねずみ取り論理ゲート100
をアーミングしてリセットするプリチャージ手段又は付
勢手段である。

【００３６】アーミング機構108 は、実質上、回線114
上のクロック信号（高または低）により励起されると回
線116 の論理状態を規定する電圧V₀を選択的に加えるよ
うにするスイッチとして働く。当業者には既知であるよ
うに、全てのタイプのスイッチング素子またはバッファ
を、クロック信号に基いて電圧を選択的に加えるために
使用することができる。更に、コンピュータシステムの
論理が電圧レベルではなく電流レベルを基礎としている
ときは、アーミング機構108 をスイッチングの可能な電
流源にすることができるが、これも当業者には既知であ
る。上述のスイッチング機能をアーミング機構108 とし
て働かせる実施例をここに取入れることが意図されてい
る。

【００３７】ラダー論理110 は、ベクトル入力Ｉ、Ｊ、
・・・、Ｋについて論理機能を行うように設計されてい
る。各ねずみ取りゲート要素 102−106 に対応するラダ
ー論理110 は、各ねずみ取りゲート要素 102−106 の目
的によって変る。好適実施例では、ラダー論理110 は実
質上、単純な論理ゲート、たとえば、論理的ＯＲゲート
および／または論理的ＡＮＤゲートの組合せであって、
これらのゲートが直列におよび／または並列に接続され
ているものである。ラダー論理110 は、本発明ではベク
トル出力成分 O_O − O_P の一つおよび一つに限り有効ベ
クトル出力Ｏのサンプリング時に論理的高にあるように
構成されていることに注目すべきである。ラダー論理11
0 の特定の実施例を図２−図５の図解に関して下に説明
する。

【００３８】ラダー論理110 は高速で動作しなければな
らない。なぜなら、それは臨界論理パスに載っており、
最初ねずみ取りゲート要素をアーミングすることにより
動作するが、次にはデータが実際にねずみ取りゲート要
素を通して、すなわち、臨界論理パスを通して流れてい
る間一時的に活動を休止するアーミング機構108 とは異
なるからである。更に、ラダー論理110 は、実質的に論
理知能が設けられる場所である臨界論理パスに載ってい
るので、所要論理機能を行うには複数の論理ゲートが一
般に必要である。

【００３９】また論理パスには反転バッファ機構112 も
載っている。反転バッファ機構112は、ねずみ取り論理
ゲート100 で完全な論理機能を行うために、臨界論理パ
スに反転機能を備えている必要があるので、主としてイ
ンバータとして働く。更に、反転バッファ機構112 は、
回線114 に載っている信号に利得を与え、図１のねずみ
取り論理ゲート要素 102−106 と同様のねずみ取りゲー
ト要素の他の可能なステージの間を分離する。反転バッ
ファ機構112 の特徴は、入力インピーダンスが高く、出
力インピーダンスが低いことである。上述の機能を反転
バッファ機構112 として行うバッファの実施例はすべて
ここに組入れるよう意図されている。

【００４０】更に、アーミング機構108 、ラダー論理11
0 、および反転バッファ機構112 は、或る実施例ではす
べて一つの集積回路（ＩＣ）、たとえば、用途特定集積
回路（ＡＳＩＣ）またはマイクロプロセッサチップに搭
載することができることに注目する価値がある。

【００４１】2. 動作 ねずみ取り論理ゲート100 の動作を、簡単のためねずみ
取りゲート要素102 に関してのみ高概念レベルで下に説
明する。各種のねずみ取りゲート要素102−106は、ラダ
ー論理110 、120 および130 により行われる機能に対応
するラダー論理機能を除き実質的に冗長であるから、こ
の説明の範囲をしぼることには充分な根拠がある。した
がって、以下の説明は残りのねずみ取りゲート要素104
および106 に同等に適用可能である。

【００４２】動作中、回線114 上のクロックＣＫにより
励起されると、アーミング機能108はラダー論理110 の
出力116を論理高に引上げる、又は駆動する。同時に、
アーミング機構108 は、反転バッファ機構112 への回線
114 にある入力を論理高に引上げる、その結果、回線11
7 にある対応するベクトル成分 O_O が、本発明では無効
状態と規定されている論理低のままになっている。前述
の初期状態では、ねずみ取り論理ゲート100 は、セット
されベクトル入力Ｉ、Ｊ、・・・、Ｋによりトリガされ
るのを待っている、言葉の通常の意味での「ねずみ取
り」に類推して説明することができる。

【００４３】ねずみ取り論理ゲート100 は、ラダー論理
110 によりトリガされるまで、ベクトル成分 O_O が無効
状態にあるアームされた状態に止まる。ねずみ取り論理
ゲート100 は、充分な有効ベクトル入力Ｉ、Ｊ、・・
・、Ｋを受けるとトリガされ、回線117 上のベクトル成
分 O_O の正しい状態を明確に決定する。ラダー論理110
の設計によっては、ベクトル入力の必ずしもすべてを回
線116 の、したがって回線117 の出力信号を発生するた
めに考える必要がない。出力状態を明確に決定するのに
必要なベクトル入力Ｉ、Ｊ、・・・、Ｋの数、およびこ
の決定のタイミングも、ラダー論理110 の内部の単純論
理ゲートの内容および構成により規定される。

【００４４】回線117 にあるベクトル成分 O_O を求めて
から、これを論理の次のステージ（図示せず）に伝え
る。ねずみ取り論理ゲート要素102 は、アーミング機構
108 により、リセット、または再アーミング、またはリ
フレッシュされるまで、それ以上の機能を行わない。あ
る意味で、ゲートからゲートまでのタイミングの他にね
ずみ取りゲート要素からねずみ取りゲート要素までのタ
イミングも符号化データそれ自身によって決まる。換言
すれば、ねずみ取りゲート要素は「自己時間調節」され
ている。

【００４５】本発明によるねずみ取り論理ゲートは、反
転および非反転の機能を直接行う。その結果、従来の動
的論理ゲートとは対照的に、ねずみ取り論理ゲートは、
論理的反転を必要とする乗算および加算を極めて高速に
行うことができる。

【００４６】最後に、一群のねずみ取り論理ゲート100
は、電気的に直列に接続して論理機能を全体として行う
組合せ論理ゲートを得ることができることに注意すべき
である。このようにして、アーミング機構、ラダー論理
および反転バッファ機構を備えているねずみ取りゲート
要素をねずみ取り論理ゲートの最小副部品として概念化
することができる。更に、各種ねずみ取りゲート要素を
直列および／または並列に接続して多数の論理ゲートを
得ることができる。

【００４７】しかし、ねずみ取り論理ゲートを長い連鎖
状に（恐らくは、二つまたは三つのねずみ取りのゲート
要素を直列に接続したより長く）共に連鎖すると、連鎖
のプリチャージには望ましくない長い時間が必要にな
る。その理由は、ねずみ取りゲート要素は、その入力が
低に引かれるまでその出力を低（無効）に引下げること
ができないからである。その結果、ねずみ取りゲート要
素は、連鎖の最初から最後まで順次にチャージすること
により、そのため連鎖全体のプリチャージが望ましくな
く遅くなる。したがって、連鎖のねずみ取りゲート要素
を順次にではなく、並列にプリチャージさせる方法が必
要である。

【００４８】並列プリチャージは、幾つかの異なる方法
で行うことができる。一つの好ましい方法は、クロック
でトリガされるｎチャンネルのＭＯＳＦＥＴを設けて、
ねずみ取りゲート要素のプリチャージ中、図１のラダー
論理110 、120および130 をディスエイブルにすること
である。換言すれば、この方法は、プッシュ・プル状態
を実現させる方法である。ねずみ取りゲート要素のアー
ミング機構は、反転バッファ機構への入力を高に引上げ
る（プリチャージする）が、挿入されたｎチャンネルＭ
ＯＳＦＥＴはラダー論理を低に引下げる。

【００４９】ｎチャンネルＭＯＳＦＥＴはねずみ取りゲ
ート要素の動作をわずかに遅くすることに注目すべきで
ある。しかし、ｎチャンネルＭＯＳＦＥＴは全てのねず
み取りゲート要素に対して装備する必要がないことを強
調すべきである。ねずみ取りゲート要素二つまたは三つ
おきに直列に挿入するだけでよい。更に、乗算のような
一定の論理回路では、論理演算の並列化は必要なｎチャ
ンネルＭＯＳＦＥＴの数を減らすように利用することが
できる。

【００５０】並列プリチャージを行う前述の実施例には
種々の長所がある。これは追加の電力消費をほとんど必
要としない。その上、必要なら、簡素化のためにすべて
のねずみ取りゲート要素に一様に適用することができ
る。

【００５１】直列に連鎖を成すねずみ取りゲート要素を
並列にプリチャージする他の好ましい方法は、臨界論理
パスにねずみ取りＡＮＤゲートを定期的に挿入すること
である。ねずみ取りＡＮＤゲートには、(1) 先行ねずみ
取りゲート要素からの出力ベクトル成分および(2) プリ
チャージクロックが入力される。ねずみ取りＡＮＤゲー
トの出力は、直列に接続されたねずみ取りゲート要素の
次段に入力される。

【００５２】3. ＯＲゲート 図２は、図１の本発明と一致した２入力ＯＲねずみ取り
論理ゲート200 の一例の低レベルブロック図を示してい
る。ＯＲねずみ取り論理ゲート200 は、二つの論理状態
および一つの無効論理状態を有するベクトル論理システ
ムに使用することができる。

【００５３】図示したとおり、ＯＲねずみ取り論理ゲー
ト200 は、二つのねずみ取りゲート要素202 および204
を備えている。ねずみ取りゲート要素202 は、アーミン
グ機構208、ラダー論理210 および反転バッファ機構212
から構成されている。ねずみ取りゲート要素204 は、
アーミング機構218 、ラダー論理220 および反転バッフ
ァ機構222 から構成されている。図１に関する参照数字
とそれに続く他の図の参照数字との類似性に注意するこ
と。

【００５４】ＯＲねずみ取り論理ゲート200 、アーミン
グ機構208 および218 は、それぞれの回線214 および22
4 上のクロックＮＣＫ（「Ｎ」は論理低のとき能動であ
ることを示す）の命令によりアームされる。本発明の好
適実施例では、アーミング機構208 および218 は、図２
に示すように、ｐチャンネル金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）であり、これは当業者に
は既知であり、市場から入手可能である。ｎチャンネル
ＭＯＳＦＥＴをｐチャンネルＭＯＳＦＥＴの代りに使用
することができるが、クロックは明らかに全く正反対に
なる。

【００５５】図２を参照して、アーミング機構208 およ
び218 を備えているＭＯＳＦＥＴは、実質上それにより
それぞれの回線214 および224 の低クロックＮＣＫ信号
により励起されるとそれぞれの回線216 および226 に電
圧V₀を加えるようにするスイッチとして働く。当業者に
は更に既知であるように、どんなタイプのスイッチング
素子でも電圧の切換に使用することができる。

【００５６】その他に、好適実施例では、ラダー論理21
0 および220 の単純論理は、図示のとおり、ｎチャンネ
ルＭＯＳＦＥＴを用いて実施されている。ｎチャンネル
ＭＯＳＦＥＴを使用する論理的根拠は次のとおりであ
る。ｎチャンネルＭＯＳＦＥＴは、同等のｐチャンネル
ＭＯＳＦＥＴより駆動能力、スペースの所要量、および
負荷仕様が優れている。典型的なｎチャンネルＭＯＳＦ
ＥＴは、一般に、同様の仕様を有する同等のｐチャンネ
ルＭＯＳＦＥＴより約50パーセント速く切変わる。

【００５７】更に、好適実施例では、反転バッファ機構
212 および222 は、図２に示すように、静的ＣＭＯＳＦ
ＥＴインバータであり、これは当業者には周知であり、
市場で入手可能である。ＣＭＯＳインバータは幾つかの
理由で利用される。先に述べたように、反転は、機能的
完全性をもたらすために臨界論理パスで生じなければな
らない。臨界論理パスで生ずる反転は、ｐチャンネルＭ
ＯＳＦＥＴプルアップ215 およびｎチャンネルＭＯＳＦ
ＥＴプルダウン219 の両者から成る従来のＣＭＯＳＦＥ
Ｔインバータの設計（利得）を巧妙に操作することによ
り行うことができる。換言すれば、単調な進行の存在が
知られているので、ソースとドレインとの間に設けられ
ているＭＯＳＦＥＴゲートの幅の比を、他の方向を犠牲
にして、一つの方向の切変え〔すなわち、高(1) から低
(0) へかまたは低(0) から高(1)へ〕のために設計する
ことができる。

【００５８】特に、本発明により思い描かれる特定のＣ
ＭＯＳＦＥＴインバータでは、構成要素のｐチャンネル
ＭＯＳＦＥＴプルアップ215 のゲート幅を構成要素のｎ
チャンネルＭＯＳＦＥＴプルダウン219 のゲート幅より
広くしてある。その結果、ＣＭＯＳＦＥＴインバータは
論理高（１、ねずみ取りのアーム状態）から論理低
（０、ねずみ取りの非アーム状態）へ非常に急速に切換
わる。論理低から論理高に切換わるＣＭＯＳＦＥＴイン
バータの速さは、ＯＲねずみ取り論理ゲート200 がこの
期間プリチャージされるので問題とはならない。したが
って、ＯＲねずみ取り論理ゲート200 を一方向に優れた
性能およびサイズ仕様を示すように構成し、これにより
データ転送の速さを著るしく増大し、ＯＲねずみ取り論
理ゲート200のサイズ仕様を小さくすることができる。

【００５９】動作に関しては、ＯＲねずみ取り論理ゲー
ト200 の真理値表を次に掲げる表Ａに示しておく。

【００６０】

【表１】

【００６１】上の表Ａで、「Ｘ」は無関係又は「ドント
ケア」の状況を示し、「inv 」は無効論理状態を示し、
「１」は高論理状態を示し、「０」は低論理状態を示
す。

【００６２】表Ａおよび図２に示したように、ベクトル
入力ａおよびベクトル入力ｂは、ＯＲねずみ取り論理ゲ
ート200 により動作してベクトル出力Ｏを得る。説明の
目的で、ベクトル入力ａ、ベクトル入力ｂおよびベクト
ル出力Ｏとそれぞれ図１のベクトル入力Ｉ、ベクトル入
力Ｊおよびベクトル出力Ｏに対応することができる。ベ
クトル入力ａは二つのベクトル成分ＡＨおよびＡＬによ
り規定されるベクトル論理状態を指定する。ベクトル入
力ｂは他の二つのベクトル成分ＢＨおよびＢＬにより指
定される論理状態を指定する。ベクトル出力Ｏは二つの
ベクトル成分ＯＨおよびＯＬにより規定されるベクトル
論理状態を指定するもので、これらはベクトル入力ａお
よびｂの包含的分離（ＯＲ機能）を包括的に記述する。
ベクトル記法では、図示したように、ａ＝＜ＡＨ、ＡＬ
＞、ｂ＝＜ＢＨ、ＢＬ＞、およびＯ＝＜ＯＨ、ＯＬ＞＝
ａ＋ｂ。

【００６３】4. 加算予備復号器ゲート 図３は、図１の本発明に一致した２入力加算予備復号器
ねずみ取り論理ゲート300 の低レベルブロック図を示
す。当業者には周知であるが、予備復号器は主として算
術論理ユニット（ＡＬＵ）に使用されて算術機能、特に
加算を行う。一般に、予備復号器は並列処理を援助し、
けた上げビットパスの制御を容易にする。図示したよう
に、加算予備復号器ねずみ取り論理ゲート300 は三つの
ねずみ取りゲート要素 302−306 を備えている。それぞ
れ、三つのねずみ取りゲート要素302−306 は、(1) ア
ーミング機構308 、ラダー論理310 および反転バッファ
機構312 、(2) アーミング機構318 、ラダー論理320 お
よび反転バッファ機構322、並びに(3) アーミング機構3
28 、ラダー論理330 および反転バッファ機構332から構
成されている。

【００６４】加算予備復号器ねずみ取り論理ゲート300
の動作を記述する真理値表を次の表Ｂに示す。

【００６５】

【表２】

【００６６】図２に示したＯＲねずみ取り論理ゲート20
0 と同様に、ベクトル入力ａは二つのベクトル成分ＡＨ
およびＡＬにより規定されるベクトル論理状態を指定す
る。ベクトル入力ｂは他の二つのベクトル成分ＢＨおよ
びＢＬにより規定されるベクトル論理状態を指定する。
しかし、図２のねずみ取り論理ゲートと対照的に、ベク
トル出力Ｏは以下に詳細に説明する三つのベクトル成分
Ｐ、ＫおよびＧにより規定されるベクトル論理状態を指
定する。図示したように、ベクトル記法では、ａ＝＜Ａ
Ｈ、ＡＬ＞、ｂ＝＜ＢＨ、ＢＬ＞、およびＯ＝＜Ｐ、
Ｋ、Ｇ＞。

【００６７】従来の予備復号器は普通、その出力が二つ
の論理状態の一方だけを示すように設計されている。多
数の実施例で、従来の予備復号器は、けた上げを「伝
達」すべき（「ｐｒｏｐ」と記してある）かまたはけた
上げするビットを「殺す」べき（「ｋｉｌｌ」と記して
ある）かを示す。他の実施例では、予備復号器は、けた
上げを「伝達」すべきかまたはけた上げビットを「発
生」すべき（「ｇｅｎ」と記してある）かを示す。

【００６８】本発明においては、表Ｂに記したように、
ベクトル出力Ｏは四つの論理状態、すなわち、一つの無
効状態および三つの有効状態すなわち殺し、伝達または
発生、のどれをも示すことができる。

【００６９】更に、加算予備復号器ねずみ取り論理ゲー
ト300 は、予備復号器機能全体の一部として排他的ＯＲ
機能を行わなければならない。従来通り、動的論理ゲー
トは、静的危険により論理エラーが発生するから排他的
ＯＲ機能を実施することができない。静的危険は伝達遅
れが原因で組合せ論理構成で発生する。本発明のねずみ
取り論理ゲートは、自己時間調節を行っているため、静
的危険による悪影響を受けることはない。ラダー論理の
出力を明確に決定するのに必要なベクトル入力のすべて
が表Ｂに示すように有効である場合の他は、有効ベクト
ル成分出力は存在しない。

【００７０】5. けた上げ伝達ゲート 図４は、本発明に一致したけた上げ伝達ゲート400 の低
レベルブロック図を示す。当業者に周知であるが、けた
上げ伝達論理ゲートは、ＡＬＵにおけるけた上げビット
パスを制御するために、先に説明したように、加算予備
復号器論理ゲートと直列にしばしば使用される。特に、
けた上げ伝達ゲート400 は、好適実施例における加算予
備復号器ねずみ取り論理ゲート300 と直列で働き、高性
能けた上げビットパスを提供する。

【００７１】けた上げ伝達ゲート400 には二つのねずみ
取りゲート要素402 および404 がある。ねずみ取りゲー
ト要素402 は、アーミング機構408 、ラダー論理410 お
よび反転バッファ機構412 から構成されている。ねずみ
取りゲート要素404 は、アーミング機構418 、ラダー論
理420 および反転バッファ機構422 から構成されてい
る。

【００７２】けた上げ伝達ゲート400 の機能を更に明ら
かにするため、けた上げ伝達ゲート400 の真理値表を次
の表Ｃに示す。

【００７３】

【表３】

【００７４】6. 排他的ＯＲゲート 図５は、本発明に一致した３入力排他的ＯＲねずみ取り
論理ゲート500 の低レベルブロック図を示す。排他的Ｏ
Ｒねずみ取り論理ゲート500 は、全加算器または半加算
器において高速和発生のために使用することができ、静
的危険から悪影響を受けることがない。和発生論理ゲー
トは当業者には周知である。これらは加算器または乗算
器論理回路で特に有用である。

【００７５】排他的ＯＲねずみ取り論理ゲート500 は、
それぞれアーミング機構508 および518 の他に反転バッ
ファ機構512 および522 を備えている二つのねずみ取り
ゲート要素502 および504 を備えている。しかし、仮想
線ブロック540 で示したように、二つのねずみ取りゲー
ト要素502 および504 の各々に関連するラダー論理は、
ハードウェアでは完全に分離されていなくて、論理的意
味で相互に排他的になっている。したがって、一般的提
案どおり、ねずみ取り論理ゲートの各ねずみ取りゲート
要素のラダー論理は同じタイプのゲート、すなわち、ｎ
チャンネルＭＯＳＦＥＴを使用しており、特にはそれら
の論理機能が同じハードウェアを共有することがあり、
これにより全ゲートの数が少くなると共に、利用するコ
ンピュータのスペースが少くなる。

【００７６】排他的ＯＲねずみ取り論理ゲート500 の動
作を示す真理値表を次の表Ｄに示す。

【００７７】

【表４】

【００７８】表Ｅおよび図５に示すように、ベクトル入
力ａは、二つのベクトル成分ＡＨおよびＡＬにより規定
されるベクトル論理状態を指定する。ベクトル入力ｂ
は、他の二つのベクトル成分ＢＨおよびＢＬにより規定
されるベクトル論理状態を指定する。ベクトル入力ｃ
は、二つのベクトル成分ＣＨおよびＣＬにより規定され
るベクトル論理状態を指定する。更に、ベクトル出力ｓ
は、二つの出力成分ＳＨおよびＳＬにより規定されるベ
クトル論理状態を指定する。ベクトル表記では、図示の
とおり、ａ＝＜ＡＨ、ＡＬ＞、ｂ＝＜ＢＨ、ＢＬ＞、ｃ
＝＜ＣＨ、ＣＬ＞、およびｓ＝＜ＳＨ、ＳＬ＞。

【００７９】II. ねずみ取り論理回路のパイプライン化 A. パイプラインの概観 静的論理ゲートから成る論理ステージのパイプライン化
は当業者に周知である。「静的」論理ゲートは、適格な
論理状態を維持するのに定期的プリチャージを必要とし
ない通常の論理ゲートである。一般に、「パイプライン
化」とは、データ処理の速さおよび処理量を増す目的
で、顕著な、または進行中の動作が完了する前に新しい
動作を開始するプロセスを指す。

【００８０】図６は、直列のＮ個のパイプラインステー
ジ 602−608 から成る従来のパイプライン（またはパイ
プラインの部分）600 を示す。各パイプラインステージ
602−608 は或る数の論理ゲートステージから構成され
ている。データは矢印610 で示したようにパイプライン
600 に導入される。データは究極的に終りまで進んで、
連続する矢印 612−618 で示すように、シーケンスを成
す各パイプラインステージ 602−608 により独立に処理
される。

【００８１】データはパイプライン600 を通じてクロッ
ク 622−628 からクロックを受けるが、これは必要に応
じて位相を同じにしてもよいし、または位相を変えても
よい。通常、連続するパイプラインステージは、同じク
ロックエッジ（立上りかまたは立下り）で一様にトリガ
され、全サイクル（360 度）位相をずらせてクロックさ
れる。

【００８２】図６に関しては、パイプライン化は、古い
データが処理中のパイプライン600に依然残っている間
に、矢印610 で示したように、新しいデータがパイプラ
イン600 に投入されることを意味する。パイプライン化
により長待ち時間論理ネットワークの有用な帯域幅が増
加する。

【００８３】パイプライン化は屡々、浮動小数点演算を
含む算術演算を行うために実施される。たとえば、乗算
を行うには、論理ステージの「けた上げ保存加算器」パ
イプラインが普通使用される。特に、各パイプラインス
テージは実質上数列の従来の全加算器論理ステージであ
る。その上、各全加算器は、三つの部分積を二つの部分
積に圧縮する。したがって、各全加算器は、各パイプラ
インステージの全加算器論理ステージの連鎖を通して、
データフローとして他の部分積に付け加える。一つの乗
算演算を行うためには、１クロックサイクル以上が通常
必要であるが、パイプライン化の結果、新しい乗算演算
を一般に、クロックサイクルの全数より実質上少い、恐
らくはその半分の、クロックサイクルで開始することが
できる。動的論理ゲート、特に図１に示すねずみ取り論
理ゲート、のパイプラインは、静的論理ゲートのパイプ
ラインの場合と異なり、特有の問題を生ずる。図１を参
照して、ねずみ取り論理ゲート100 は、ねずみ取りゲー
ト要素 102−106 をアームし、動作可能な状態にするた
めにプリチャージサイクルを必要とする。プリチャージ
サイクルは、維持の目的に必要な有用な作業サイクルを
定期的に効果的に中断する。プリチャージサイクルは、
ねずみ取りパイプラインステージのシーケンスの有用な
帯域幅をかなりかつ望ましくなく減少させる。

【００８４】その上、パイプラインステージの「オフ
デューティ」クロック時間中（パイプラインステージが
データを伝達していないとき）、プリチャージを隠すた
めに、本発明が企図しているように、両方のクロックエ
ッジ（立上りおよび立下がり）を使用しようとすれば、
ねずみ取り論理ゲートは、「クロック非対称」として知
られている現象により悪影響を受ける。この概念につい
ては以下に図７を参照して詳細に説明する。

【００８５】図７は、図６のパイプライン600 に使用す
ることができる可能な二つのクロックシステムを図式的
に示している。仮説的シナリオでは、Ｎ個のパイプライ
ンステージ 602−608 の奇数番のパイプラインステージ
はクロックＣＫ１でクロックされる。更に、偶数番のパ
イプラインステージはクロックＣＫ２でクロックされ
る。二つのクロックシステムは、本発明が企図している
ように、フォワード論理パスからのプリチャージ遅延を
隠すために望ましい。

【００８６】図７に示すように、クロックＣＫ１および
ＣＫ２は、同時に切換わるように、理想的に交替する
（180 ゜位相ずれ）ように、およびコンピュータシステ
ムのクロックの１クロック状態 (t_period)に関して50パ
ーセントデューティサイクルを持つように設計されてい
る。しかし、不可避のクロック非対称性のため、実際に
は、図７に比較して示してあるように、「優勢位相 」
(t₁') および「劣勢位相」(t₂') を生ずる。

【００８７】一般に、クロック非対称は、クロック発生
回路の製造中に特有の物理的不等性から生ずる。この状
態は、図６のパイプラインステージ 602−608 が交互に
クロックされ且つ各々が、設計により、50パーセントの
デューティサイクルを持っているとき生ずる。図６の個
々のパイプラインステージ 602−608 への精密な時間割
当て（デューティサイクル）は決して達成することがで
きない。パイプライン600 の各パイプラインステージ 6
02−608 が理想的なデューティサイクルを持つことを確
実にするような時間の精密な割当て又はクロッキングが
重要である。なぜなら、それがパイプライン600 の有用
な帯域幅に大きく影響を与えるからである。

【００８８】パイプライン600 は、図７の二つのクロッ
クシステムにより働くが、パイプライン600 のサイクル
時間は劣勢位相の周期により制限される。換言すれば、
パイプライン600 の速さは、優勢位相で動作するパイプ
ラインステージ（偶数または奇数）で貴重な時間が浪費
されるので、最適値より遅い。パイプラインステージの
完全な動作に必要であるよりも多い時間が優勢位相に対
応するパイプラインステージにかかっている。時間のか
たよりの方向を知ることができないので、クロック非対
称は、パイプラインステージでの遅れを釣合わせること
によっては補償することができないことに注意すること
は有意義である。

【００８９】パイプライン600 が、従来のエッジトリガ
式ラッチパラダイムシステムのような静的論理ゲートを
有するパイプラインステージ 602−608 を使用したとす
れば、クロックエッジの一方だけ、すなわち、立上りま
たは立下りのクロックエッジが各パイプラインステージ
をクロックするのに使用されるので、クロック非対称は
問題にならない。二つの並列するクロックエッジを分離
する期間を簡単且つ廉価な従来どおりの回路で精密に制
御することができるので前記問題は解決される。

【００９０】しかし、図１に示すねずみ取り論理ゲート
100 のような動的論理ゲートに関しては、プリチャージ
動作をフォワード論理パスから隠すことにより高性能を
達成するために、最適には両方のクロックエッジが目的
（プリチャージまたは伝達）を達成するべきであるか
ら、上述の解法は望ましくない。

【００９１】B. 本発明のパイプライン 1. 構成 図８は、本発明によるＮ個のねずみ取りパイプラインス
テージ 802−808 から成るパイプライン800 の高レベル
ブロック図を示す。各ねずみ取りパイプラインステージ
802 −808 は、図１に示すように、直列におよび／また
は並列に接続された一つ以上のねずみ取り論理ゲートを
備えている。図８に更に示すように、Ｎ個のパイプライ
ンラッチ 812−818 はＮ個のねずみ取りパイプラインス
テージ 802−808 に対応して関連している。

【００９２】更に、好適実施例では、ねずみ取りパイプ
ラインステージ 802−808 のねずみ取り論理ゲートのプ
リチャージを隠すために、図７に関して先に説明したよ
うに、交番２クロックシステムが用いられる。クロック
ＣＫからのクロックパルスの立上がりエッジは、一つ以
上の既にアームされたねずみ取りゲートから成るパイプ
ラインステージへの入力ベクトルを作動させ、同じクロ
ックＣＫの立下がりエッジは、次のベクトル入力用に同
一の一つ以上のねずみ取りゲートのアーミング機構をプ
リチャージする。

【００９３】2. 動作 パイプライン800 の動作は次のように進行する。クロッ
クＣＫ１の高の時間中に、有効ベクトル入力がパイプラ
インラッチ812(ラッチ１) によりねずみ取りパイプライ
ンステージ802 に押込まれる。その上、ねずみ取りパイ
プラインステージ802(ステージ１）は有効ベクトル出力
を発生する。クロックＣＫ１の高の時間中にすべての奇
数番ステージで上記の行動がなされる。

【００９４】更に、クロックＣＫ１の高の時間中には、
クロックＣＫ２は低である。したがって、ねずみ取りパ
イプラインステージ804(ステージ２）へのベクトル入力
は、クロックＣＫ２の高の時間により駆動又はイネーブ
ルとされるパイプラインラッチ814(ラッチ２）により無
効にされる。その上、ねずみ取りパイプラインステージ
804(ステージ２）がクロックＣＫ２の低の時間該クロッ
クＣＫ２によりアームされた状態を強いられるので、ね
ずみ取りパイプラインステージ804(ステージ２）は無効
ベクトル出力を生ずる。ＮＣＫ（論理低で能動）がアー
ミング機構208および218 を動作させる図２を参照せ
よ。前述の動作は、クロックＣＫ１の高の時間中、すな
わち、クロックＣＫ２の低の時間中に、すべての偶数番
ステージで発生する。

【００９５】次に、クロックＣＫ１およびＣＫ２はフリ
ップ・フロップ動作又は状態の反転をなす。クロックＣ
Ｋ１が低となる間クロックＣＫ２は高となる。クロック
ＣＫ２の前エッジはパイプラインラッチ814(ラッチ２）
を作動させる。したがって、ねずみ取りパイプラインス
テージ804(ステージ２）へのベクトル入力はパイプライ
ンラッチ814(ラッチ２）により有効にされる。その上、
ねずみ取りパイプラインステージ804(ステージ２）は有
効ベクトル出力を発生する。前述の行動はクロックＣＫ
２の高の時間中にすべての偶数番パイプラインステージ
で発生する。

【００９６】更に、クロックＣＫ２の高の時間中、クロ
ックＣＫ１は低である。その結果、ねずみ取りパイプラ
インステージ802(ステージ１）へのベクトル入力は、高
の時間にあるクロックＣＫ１により駆動されるパイプラ
インラッチ812(ラッチ１) により無効にされる。低の状
態にあるクロックＣＫ１によりねずみ取りパイプライン
ステージ802(ステージ１）がアームされた状態を強いら
れるので、ねずみ取りパイプラインステージ802(ステー
ジ１）は無効ベクトル出力を生ずる。前述の行動はクロ
ックＣＫ２の高の時間中にすべての偶数番ステージで発
生する。

【００９７】上述の動作パラメータの結果、コンピュー
タシステムの各クロック状態（ＣＫ_machine ＝ＣＫ１＋
ＣＫ２）の期間中に一方の動作サイクルが始まり、他方
が終わる。偶数番ステージのプリチャージ待ち時間は奇
数番ステージの論理伝達遅れと一致し、逆も正しい。こ
のようにして、プリチャージによって起こる全体的遅れ
は隠され、減らされる。

【００９８】図８に示す本発明の他の重要な特徴は、ク
ロック非対称に不感になるということである。劣勢位相
で動作するパイプラインステージ（奇数番または偶数
番）は、優勢位相で動作するパイプラインステージ（そ
れぞれ偶数番または奇数番）から時間を効果的に「盗
む」。時間を盗む能力は、一部はねずみ取り論理ゲート
の固有の特性の結果として、一部はパイプラインラッチ
812−818 の独特の構成および方法の結果として、利用
可能である。

【００９９】特に、特定のパイプラインステージでプリ
チャージが行われるクロックの低の時間中に、特定のパ
イプラインステージのベクトル出力は無効状態にされ
る。その上、クロックの高の時間中には、特定のパイプ
ラインステージのベクトル入力は、対応するパイプライ
ンラッチがイネーブルとなることにより有効状態にされ
る。最適には、ベクトル入力はクロックが下がる前に有
効状態に移り、対応するラッチを通過する。こうして、
ベクトル入力はパイプラインステージにより処理され、
クロックが下がるとそのステージの出力へゲートされ
る。

【０１００】しかし、ベクトル入力が有効状態に移り、
続いて該有効ベクトル入力がそのステージに伝達される
前にクロックが下ると、パイプラインステージの入力に
あるパイプラインラッチがクロックの低の時間が持続す
る間、エッジトリガ式ラッチとして振舞う。換言すれ
ば、後に到達する有効入力状態は直ちにパイプラインス
テージに転送され、該パイプラインステージにより処理
される。パイプラインステージのベクトル出力は発生し
て、クロックの高の時間への次の遷移まで出力に留ま
る。

【０１０１】優勢位相からどれだけの時間が盗まれるか
を示す特定の例として、ねずみ取りパイプラインステー
ジ804(ステージ２）が最初能動状態（伝達）であり、劣
勢位相で動作しているという仮定の提案を考える。ねず
み取りパイプラインステージ804(ステージ２）は、その
ねずみ取り論理ゲートのプリチャージされた状態によ
り、劣勢位相を既に通過、または経過してしまってか
ら、その結果を発生することができる。特に、ねずみ取
り論理ゲートのプリチャージは、フォワード論理の遅れ
に比して、遅い。したがって、ねずみ取りパイプライン
ステージ804 の一つ以上のねずみ取り論理ゲートはプリ
チャージサイクルが終了してからすらも有効ベクトル出
力を発生することができる。

【０１０２】更に、パイプラインラッチ816(ラッチ３）
へのベクトル入力はすべて自己時間調節されているの
で、パイプラインラッチ816(ラッチ３）は、本発明によ
り、ねずみ取りパイプラインステージ804(ステージ２）
の劣勢位相の後、すなわち、ねずみ取りパイプラインス
テージ806(ステージ３）の優勢位相の期間中、ねずみ取
りパイプラインステージ804(ステージ２）のベクトル出
力を捕らえるように設計されている。ベクトル出力は時
間的にわずか後でねずみ取りパイプラインステージ806
(ステージ３）に押込まれるが、ねずみ取りパイプライ
ンステージ806(ステージ３）は、優勢位相で動作してい
る間に浪費する時間を持っているので、正しい動作が行
われる。したがって、ねずみ取りパイプラインステージ
806(ステージ３）は、事実、ねずみ取りパイプラインス
テージ804 （ステージ２）で不足分を支払う盗まれる時
間を持っている。その上、パイプライン800 は、二つの
クロックＣＫ１およびＣＫ２が、図７の上部に図式に示
したように、完全な50パーセントデューティサイクル
（t₁＝t₂）を持っているかのように動作する。

【０１０３】C. 本発明のラッチ状態機械 本発明は、パイプラインラッチ 812−818 を図10の状態
図900Bに従って動作する状態機械として実施することを
意図している。状態図900Bを正しく理解するために、図
９は、図９のパイプラインラッチ900Aに対応するベクト
ル入力Ｉ＝＜I₁、I₂、・・・、 I_N ＞およびベクトル出
力Ｏ＝＜O₁、O₂、・・・、 O_N ＞を有するパイプライン
ラッチ900Aの高レベルブロック図を示している。

【０１０４】パイプラインラッチ900Aを状態図900Bに適
合して動作するよう設計することにより、必要な最小ク
ロック周波数の無い新規なパイプライン800 により論理
動作を行わせることができる。

【０１０５】図６の場合のような、従来の仕方でパイプ
ライン化されているねずみ取り論理ゲートでは、確実に
正しく動作させるため、最小クロック周波数を維持しな
ければならない。個々のねずみ取りゲートの正しい動作
には関連する反転バッファ機構（図１の参照数字112 、
122 および132)に電荷を堆積し、維持して正しい論理状
態にしておく必要がある。

【０１０６】実際には、反転バッファ機構に堆積した電
荷は結局未知の論理レベルにより放電し、これによりパ
イプラインの状態を悪くする。衰退は制御不能な設計特
性から生ずる。したがって、ねずみ取り論理ゲートのベ
クトル出力は、一つ以上のベクトル成分が高である場合
として定義される無効論理状態まで衰退する。ほとんど
の実際的状況では、前述の問題点は、従来のＤＲＡＭの
リフレッシュサイクルに類似した周期的リフレッシュサ
イクルにより克服される。したがって、リフレッシュサ
イクルと相似の最小クロック速度を維持しなければなら
ない。

【０１０７】最小クロック速度は別の問題を提起する。
何度も、論理ゲートは、たとえば、ＩＣ試験中、任意な
低速で動作する必要がある。従来動的論理ゲートは、
「細流充電」装置または「交差結合負帰還」装置を設け
ることにより低速動作を示すように修正することができ
る。しかし、これらの装置はコンピュータの貴重なスペ
ースを消費し、更に論理ゲートの速さを低下させる。

【０１０８】パイプライン800 を最小クロック速度で動
作させる必要性を除くために、本発明はパイプラインラ
ッチ 812−818 を図10の状態図900Bに従って動作する状
態機械として実施することを企図している。

【０１０９】図10の状態図900Bにおいて、説明の目的
で、「ＲＥＳＥＴ」を次のように定義する。ＲＥＳＥＴ
＝ＣＫ＊ＩＮＶＡＬＩＤ Ｉ＝ＣＫ＊＜I₁、I₂、・・
・、 I_N＝Ｏ＞。更に、状態機械900Bの状態は下に示す
状態表、表Ｅに示すように定義される。

【０１１０】

【表５】

【０１１１】D. 第１の好適実施例 図11は、図８のパイプラインラッチ 812−818 のどれか
一つに対応する模範的なねずみ取りパイプラインラッチ
1000の低レベルブロック図を示す。パイプラインラッチ
1000は本発明の第１の好適実施例に一致している。説明
の目的で、一つのベクトル入力Ｉおよび一つのベクトル
出力Ｏだけを示し、説明しているが、この説明はどんな
数のベクトル入力および出力にも同等に適用することが
できる。 1. 構成 図11に示すように、第１の実施例のパイプラインラッチ
1000は、ラッチリセット機構1002、入力トリガディスエ
ーブル機構1004、入力トリガ機構1006、フリップ・フロ
ップ機構1008、出力ゲート機構1010およびラッチイネー
ブルプルアップ機構1012から構成されている。

【０１１２】更に詳細に述べれば、図11に示すように、
ラッチリセット機構1002は、ベクトル入力Ｉのベクトル
成分I₁− I_N の各々に対するＣＭＯＳＦＥＴインバータ
およびＭＯＳＦＥＴの組合せから構成されている。ＣＭ
ＯＳＦＥＴインバータ1020およびｎチャンネルＭＯＳＦ
ＥＴ1022は入力ベクトル成分I₁に対応する。ＣＭＯＳＦ
ＥＴインバータ1024およびｎチャンネルＭＯＳＦＥＴ10
26は入力ベクトル成分I₂に対応する。最後に、ＣＭＯＳ
ＦＥＴインバータ1028およびｎチャンネルＭＯＳＦＥＴ
1030は入力ベクトル成分 I_N に対応する。前述の入力ベ
クトル成分I₁−I_N の各々の逆は対応するインバータに
より得られ、その結果はそれぞれのＭＯＳＦＥＴを切換
えるのに使用される。

【０１１３】入力トリガディスエーブル機構1004はｎチ
ャンネルＭＯＳＦＥＴ1032−1037から構成されている。
二組のＭＯＳＦＥＴをＮ個の入力ベクトル成分I₁− I_N
の各々に割当てる。ＭＯＳＦＥＴ1032−1037は、本発明
の動作に従って必要に応じてラッチイネーブル1038を低
に引き下げる働きをする。これについては後に特に詳し
く説明する。

【０１１４】入力トリガ機構1006はＮ個の入力ベクトル
成分I₁− I_N の各々に一つづつｎチャンネルＭＯＳＦＥ
Ｔ1040−1044を備えている。ＭＯＳＦＥＴ1040−1044は
Ｎ個の入力ベクトル成分により作動させられ、パイプラ
インラッチ1000をトリガする働きをする。

【０１１５】フリップ・フロップ機構1008は、図示のよ
うに構成されている二組の従来のインバータから構成さ
れている。１対のインバータ1048および1050は入力ベク
トル成分I₁に対応する。１対のインバータ1052および10
54は入力ベクトル成分I₂に対応する。最後に、１対のイ
ンバータ1056および1058は入力ベクトル成分 I_N に対応
する。

【０１１６】出力ゲート機構1010は、ベクトル出力Ｏの
Ｎ個のベクトル成分に対応するＮ個のＡＮＤゲートから
構成されている。図示のとおり、ＡＮＤゲートは反転入
力を備えている。インバータ1062および1064を有するＡ
ＮＤゲート1060は出力ベクトル成分O₁に関連する。イン
バータ1068および1070を有するＡＮＤゲート1066は出力
ベクトル成分O₂に関連する。最後に、インバータ1074お
よび1076を有するＡＮＤゲート1072は出力ベクトル成分
O_N に関連する。

【０１１７】ラッチイネーブルプルアップ機構1012は、
本発明に従って必要なときラッチイネーブル1038を論理
高に引上げるｐチャンネルＭＯＳＦＥＴ1078を備えてい
る。パイプラインラッチ1000の特定の動作を下に記す。
動作は先に示した表Ｅに従う。

【０１１８】2. 動作 以下の事象のシーケンス、またはサイクルは、ベクトル
入力ＩがクロックＣＫの高の時間中に無効から有効に転
ずるときパイプラインラッチ1000に適用することができ
る。更に一般的には、以下の事象のシーケンスは、パイ
プラインラッチ1000が入力を劣勢位相で動作しているパ
イプラインステージに押込むとき、またはパイプライン
800 が非常に低速で（ＤＣで）動作しているとき、パイ
プラインラッチ1000に発生する。換言すれば、パイプラ
インラッチ1000へのベクトル入力は優勢位相で動作して
いる先行パイプラインステージにより発生される。

【０１１９】クロック高の時間 (a) ラッチイネーブル1038は最初低である。その上、回
路の設計により、d₁＋d₂＋・・・＋ d_n ＝否（ラッチイ
ネーブル）＝１。

【０１２０】(b) ベクトル出力Ｏは、出力ゲート機構10
10により、高クロック信号（パイプライン内のラッチの
位置により、ＣＫ１かＣＫ２）を有するＡＮＤゲート10
60、1066および1072を経由して強制的に無効（すべての
ベクトル成分が低。O₁− O_N＝０）にされる。

【０１２１】(c) プリチャージにより生ずる前パイプラ
インステージからの無効ベクトル出力の結果として、ベ
クトル入力Ｉが無効（すべてのベクトル成分が低。I₁−
I_N＝０）である。

【０１２２】(d) フリップ・フロップ機構1008が、ラッ
チリセット機構1002を経由して、無効入力ベクトル成分
I₁− I_N ＝０であるため、d₁− d_N ＝０であるようにセ
ットされる。その結果、入力トリガディスエーブル機構
1004のラッチイネーブル1038のすべてのプルダウンＭＯ
ＳＦＥＴ1032、1034および1036がオフになる。その結
果、ラッチイネーブル1038がラッチイネーブルプルアッ
プ機構1012により高に引上げられる。ラッチイネーブル
＝否(d₁＋d₂＋・・・＋ d_n)＝１に注目する価値があ
る。

【０１２３】(e) パイプラインラッチ1000は、ベクトル
入力Ｉが有効（ベクトル成分I₁− I_N の一つが高にな
る）に変るまで、この定常状態のままでいる。ベクトル
成分が高であると入力トリガ機構1006のＭＯＳＦＥＴ
（1040、1042または1044) が作動する。その結果、ラッ
チされたフリップ・フロップの値 (d₁− d_N の一つ) が
高信号を入力に加えようとしているという事実にもかか
わらず、低信号がそれぞれのフリップ・フロップの入力
に現れる。換言すれば、低に引き下げている直列のＭＯ
ＳＦＥＴ (1033、1040；1035、1042；1037、1044) が高
に引き上げているフリップ・フロップに勝つ。

【０１２４】(f) ステップ(e) の結果、d₁− d_N のそれ
ぞれの一つが高となる。したがって、高ベクトル成分が
認識され、d₁− d_N の一つおよび一つに限りそれぞれの
フリップ・フロップに「ラッチされる」（保存され
る）。その上、ラッチイネーブル1038が対応するプルダ
ウンＭＯＳＦＥＴ (1032、1034または1036) を通して低
に引かれ、これにより入力トリガ機構1006がディスエイ
ブルになる。

【０１２５】(g) この点で、クロックをベクトル入力Ｉ
の状態を失わずに停止させることができる。ベクトル入
力Ｉは既に有効と認められており保存されている。その
上、入力トリガ機構1006はディスエイブル (ラッチイネ
ーブル＝０）になっている。重要なのは、入力ベクトル
Ｉにイリーガル状態が生ずれば、すなわち、ノードの衰
退の結果としてまたは他の或る理由により、他のベクト
ル成分が高になれば、パイプラインラッチ1000はイリー
ガル状態を無視する。

【０１２６】(h) 最後に、クロックＣＫが低に変る。

【０１２７】クロック低の時間 (i) ベクトル出力Ｏが有効としてゲートされる。換言す
れば、ラッチされた高ベクトル成分を有するフリップ・
フロップは高信号をそれぞれのＡＮＤゲートに伝える。
他のすべてのＡＮＤゲートは出力信号を出さない。

【０１２８】(j) ベクトル入力Ｉがプリチャージのため
前ステージの出力が強制的に無効にされた結果として無
効状態になる。ラッチリセット機構1002はディスエイブ
ルのままであり、ラッチイネーブル1038は低である。

【０１２９】(k) クロックは高に移り、前述のサイクル
が繰返される。

【０１３０】次の事象のシーケンスは、クロック高の時
間の後ベクトル入力が無効から有効に変ったとき、パイ
プラインラッチ1000に適用できる。更に一般的には、次
の事象のシーケンスは、パイプラインラッチ1000が入力
を優勢位相で動作しているねずみ取りパイプラインステ
ージに押込んでいるとき、すなわち、パイプラインラッ
チ1000が入力を劣勢位相で動作しているパイプラインス
テージから受取っているとき、パイプラインラッチ1000
に発生する。

【０１３１】クロック高の時間 (a) ラッチイネーブル1038は最初低である。その上、回
路の設計により、d₁＋d₂＋・・・＋ d_n ＝否(ラッチイ
ネーブル）＝１であることに注意せよ。

【０１３２】(b) ベクトル出力Ｏは、出力ゲート機構10
10により、高クロック信号（パイプライン内のラッチの
位置により、ＣＫ１またはＣＫ２）を有するＡＮＤゲー
ト1060、1066および1072を経由して強制的に無効（すべ
てのベクトル成分が低、O₁−O _N ＝０）にされる。

【０１３３】(c) ベクトル入力Ｉが、プリチャージによ
り生ずる前のパイプラインステージからの無効ベクトル
出力の結果として、無効である（すべてのベクトル成分
が低。I₁− I_N ＝０）。

【０１３４】(d) フリップ・フロップ機構1008が、ラッ
チリセット機構1002を経由して、無効入力ベクトル成分
I₁− I_N のため、d₁− d_N ＝０であるようにリセットさ
れる。したがって、入力トリガディスエーブル機構1004
のラッチイネーブル1038のすべてのプルダウンＭＯＳＦ
ＥＴ1032、1034および1036がオフになる。その結果、ラ
ッチイネーブル1038はラッチイネーブルプルアップ機構
1012により高に引かれる。ラッチイネーブル＝否(d₁＋d
₂＋・・・＋ d_n ）＝１であることに注目する価値があ
る。

【０１３５】(e) クロックが低に変る。

【０１３６】クロック低の時間 (f) ベクトル出力Ｏがパイプラインラッチ1000から出
る。有効入力を未だ受取っていないからd₁− d_N ＝０で
あり、ベクトル出力Ｏを無効（すべてのベクトル成分が
低）のまま残す。

【０１３７】(g) ベクトル入力Ｉが有効に変る (ベクト
ル成分の一つが高になる）。ベクトル成分が高になると
入力トリガ機構1006の対応するＭＯＳＦＥＴが作動す
る。その結果、高ベクトル成分が認識され、対応するＭ
ＯＳＦＥＴを通り、対応するＡＮＤゲートを直接通過す
る。換言すれば、ベクトル出力Ｏが有効状態に移る。或
る意味で、パイプラインラッチ1000は、その割当てられ
た時間の後、「透明」ラッチとして動作する。パイプラ
インラッチ1000はパイプラインの後続ステージから時間
を盗む。

【０１３８】(h) 代って、フリップ・フロップ機構1008
は、対応するプルダウンＭＯＳＦＥＴ（1032、1034およ
び1036）をとおして、ラッチイネーブル1038を低に引
き、これにより入力トリガ機構1006をディスエイブルに
する。

【０１３９】(i) ベクトル入力は、プリチャージのため
前ステージの出力を強制的に無効にした結果として、無
効状態になる。ベクトル出力は有効のままである（ラッ
チされている）。その上、ラッチリセット機構1002はデ
ィスエイブルのままであり、ラッチイネーブル1038は低
のままである。

【０１４０】(j) クロックは高に移り、前述のサイクル
が繰返される。

【０１４１】E. 第２の好適実施例 図12は、図11のパイプラインラッチ1000がベクトル成分
が二つだけ（Ｎ＝２）のベクトル入力Ｉおよびベクトル
出力Ｏを有するときの、本発明による有用なねずみ取り
パイプラインラッチ1100の低レベルブロック図を示す。

【０１４２】図示のとおり、パイプラインラッチ1100
は、ラッチリセット機構1102A および1102B 、入力トリ
ガディスエーブル機構1104、入力トリガ機構1106、フリ
ップ・フロップ機構1108および出力ゲート機構1110から
構成されている。

【０１４３】パイプラインラッチ1100の幾つかの特徴に
ついて記す価値がある。参照数字1180および1182と記し
てある分割回路が実施されている。その結果、図11の場
合のようにラッチイネーブルプルアップ機構1012は不要
である。その上、図11のラッチリセット機構1002に示し
てあるインバータ1020、1024および1028は不必要で、除
去されており、これにより回路の規模および複雑さが減
小している。

【０１４４】動作中、高概念レベルで、パイプラインラ
ッチ1100は、図11のパイプラインラッチ1000に関して述
べた方法に一致して同じ目的を行うように働く。

【０１４５】本発明の好適実施例のこれまでの記述は、
図解および説明の目的で提示したものである。その記述
は徹底を期したり本発明を開示した形態に厳密に限定し
たりするつもりはなく、明らかに多数の修正および変形
が上述の教示に照らして可能である。特定の実施例は、
本発明の原理およびその実際的用途を当業者に最も良く
説明し、当業者が本発明を各種実施例および種々の修正
を施したものをその意図する特定の用途に適するように
最も良く利用することができるために、単に選択し説明
したものである。本発明の範囲は特許請求の範囲により
幅広く規定するつもりである。

【０１４６】

【発明の効果】本発明によれば、周期的リフレッシュを
不要として、その動作に要求される最小クロック速度を
維持する必要をなくし、高速の動的論理ゲートを用いて
コンピュータ論理のパイプライン化を実現できる。

【図面の簡単な説明】

【図１】 本発明によりパイプライン化される「ねずみ
取り」と呼ばれる一群の動的論理ゲートの高レベルブロ
ック図である。

【図２】 図１と一致した２入力ＯＲねずみ取り論理ゲ
ートの低レベルブロック図である。

【図３】 図１に一致した２入力加算予備復号器ねずみ
取り論理ゲートの低レベルブロック図である。

【図４】 図１に一致し、図３の加算予備復号器ネズミ
取り論理ゲートと直列に用いられるけた上げ伝達ネズミ
取り論理ゲートの低レベルブロック図である。

【図５】 図１に一致した３入力排他的ＯＲねずみ取り
論理ゲートの低レベルブロック図であり、全加算器にお
いて和を発生させる排他的ＯＲねずみ取り論理ゲートで
ある。

【図６】 パイプラインを形成するパイプラインステー
ジのシーケンスの高レベルブロック図である。

【図７】 優勢な又は劣勢なクロック位相が発生する本
発明の好ましい実施例における二つのクロック間の関係
と固有のクロック非対称性を図式的に示す図である。

【図８】 本発明と一致したねずみ取りパイプラインス
テージのパイプラインの高レベルブロック図である。

【図９】 本発明と一致し、図８の種々のパイプライン
ラッチの動作と反応を示し、図10の説明のためのベクト
ル入力とベクトル出力とを持つパイプラインラッチの高
レベルブロック図である。

【図１０】 本発明と一致し、図８の種々のパイプライ
ンラッチの動作と反応を示す、図９のパイプラインラッ
チの状態図である。

【図１１】 図８のねずみ取りパイプラインラッチの第
一の好ましい実施例の低レベルブロック図である。

【図１２】 それぞれ二つのみのベクトル成分を有する
ベクトル入力とベクトル出力とを図８のパイプラインが
処理する第二の好ましい実施例に一致したねずみ取りラ
ッチの低レベルブロック図である。

【符号の説明】

100 ねずみ取り論理ゲート 102,104,106,202,204,302,304,306,402,404 ねずみ取
りゲート要素 108,118,128,208,218,308,318,328,408,418,508,518
アーミング機構 110,120,130,210,220,310,320,330,410,420 ラダー論
理 112,122,132,212,222,312,322,332,412,422,512,522
反転バッファ機構 200 ＯＲねずみ取りゲート 215 ｐチャンネルＭＯＳＦＥＴプルアップ 219 ｎチャンネルＭＯＳＦＥＴプルダウン 300 加算予備復号器ねずみ取り論理ゲート 400 けた上げ伝達ゲート 500 排他的ＯＲねずみ取り論理ゲート 600,800 パイプライン 602,604,606,608 パイプラインステージ 802,804,806,808 ねずみ取りパイプラインステージ 812,814,816,818,900A,1000,1100 パイプラインラッチ 1002,1102A,1102B ラッチリセット機構 1004,1104 入力トリガディスエーブル機構 1006,1106 入力トリガ機構 1008,1108 フリップ・フロップ機構 1010,1110 出力ゲート機構 1012 ラッチイネーブルプルアップ機構

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 H03K 19/0944

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】フォワード論理フローからプリチャージ動
   作を隠すと同時に、クロックの非対称性を補償すること
   を可能にし、かつ最少クロック周波数に対する必要性を
   除去するための、自己時間調節された動的論理のパイプ
   ラインに関するシステムであって、 （１）各々が交互に自己時間調節されたデータをプリチ
   ャージし評価する、自己時間調節された動的論理を備え
   る第一及び第二の論理ブロックと、 （２）第一及び第二のクロック信号を前記第一及び第二
   の論理ブロックのそれぞれに対して発生し、前記第二の
   論理ブロックが評価周期に一致する際に前記第一の論理
   ブロックがプリチャージ周期に一致し、前記第二の論理
   ブロックがプリチャージ周期に一致する際に前記第一の
   論理ブロックが評価周期に一致するように、前記第一及
   び第二のクロック信号が各々およそ５０パーセントのデ
   ューティサイクルを備える、第一及び第二のクロック
   と、 （３）前記第一の論理ブロックから前記記自己時間調節
   されたデータを受信し、該データを前記第二の論理ブロ
   ックへ送信するためのラッチ手段であって、 前記第二の論理ブロックで前記評価周期を開始するため
   の第一のエッジと前記第二の論理ブロックで前記プリチ
   ャージ周期を開始するための第二のエッジとを有する前
   記第二のクロック信号を受信し、前記自己時間調節され
   たデータを受信するまで前記第一のエッジの前の時点か
   ら前記自己時間調節されたデータを受信して記憶するこ
   とが可能であり、前記第一のエッジの後、前記自己時間
   調節されたデータを前記第二の論理ブロックへ送信する
   ように動作し、 （ａ）前記第一の論理ブロックから受信した前記データ
   を記憶するための記憶手段と、 （ｂ）前記第二のクロック信号の前記第一のエッジの前
   に、前記記憶手段によって、前記データの受信をイネー
   ブルにするためのリセット手段と、 （ｃ）前記第一の論理ブロックからの前記データの受信
   の後、前記記憶手段によって、前記データの受信をディ
   セーブルにするためのディセーブル手段と、 （ｄ）前記第一のエッジの後、前記記憶手段から前記第
   二の論理ブロックへ前記データを送信するための出力ゲ
   ート手段とからなるラッチ手段と、 から構成されるシステム。
2. 【請求項２】前記データが、複数のデータパスによって
   規定されるベクトルであり、前記データパスが論理低を
   示す時に該ベクトルが無効であり、前記データパスのサ
   ブセットが論理高を示す時に該ベクトルが有効である、
   請求項１記載のシステム。
3. 【請求項３】前記第一及び第二の論理ブロックが各々ね
   ずみ取り論理からなる、請求項１記載のシステム。
4. 【請求項４】前記記憶手段がフリップ・フロップ機構か
   らなる、請求項１記載のシステム。
5. 【請求項５】前記出力ゲート手段が、前記第二のクロッ
   ク信号と前記記憶手段の出力を結合するための論理ＡＮ
   Ｄゲートからなる、請求項１記載のシステム。
6. 【請求項６】前記サブセットが全部で１である、請求項
   ２記載ののシステム。
7. 【請求項７】前記サブセットが全部で２である、請求項
   ２記載のシステム。
8. 【請求項８】前記複数の論理パスが全部で少なくとも３
   である、請求項２記載のシステム。