JP3907962B2 - 半導体回路及び半導体回路のプリディスチャージ方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SOI(Silicon on Insulator)技術を適用した半導体回路に係り、特にダイナミック回路のAND回路のプリディスチャージ方法に関する。
【0002】
【従来の技術】
従来よりダイナミック回路のAND回路は、図5に示すような構成を有していた。図5において、Pチャネルトランジスタ1、2及びインバータ3から成るプリチャージ回路に、Nチャネルトランジスタ4、5、6、7を直列接続して成る論理回路部が接続されている。Nチャネルトランジスタ5、6、7のゲートが入力端子51、52、53に接続され、インバータ3の出力が出力端子54に接続されている。
【0003】
Pチャネルトランジスタ1のゲートに入力されるクロックCKがローレベルの時、Pチャネルトランジスタ1、2がオンになりプリチャージ回路が動作して、インバータ3の入力側がハイレベル、出力側がローレベルになる。初期状態の時、入力端子51、52、53がローレベルであると、NMOSトランジスタ5、6、7はオフしていてノード(node)0、2、4はローレベルで、node1、3はハイレベルになっている。
【0004】
この状態で、node4がハイレベルになってNチャネルトランジスタ7がオンしてnode3がローレベルに変化した場合、バイポーラアクションによってnode1からnode3へ電流が流れてしまう。この電流はプリチャージ回路側から供給されるので、インバータ3の入力側に電位が不安定となって、出力にノイズが乗り、次段以降で誤動作を起こしてしまう。
【0005】
そこで、上記誤動作を防止するために、図6に示すように各中間ノード、この例ではnode1にクロックCKで駆動されるプリディスチャージ用のPチャネルトランジスタ8を接続する。これにより、クロックCKがローレベル期間のプリチャージ中にPチャネルトランジスタがオンになりnode1をローレベルにする。こうしておけば、node3がローレベルに変化した場合、この時既にnode1がローレベルのため、node1からnode3へ電流が流れてしまうことはない。
【0006】
【発明が解決しようとする課題】
しかし、上記した図6に示した構成でPチャネルトランジスタ8を付加すると、各中間ノードに配線を接続しなければならず、レイアウト面積を小さくすることを困難にする。またNチャネルトランジスタのロジックが複雑になった場合、多くのプリディスチャージ用のPチャネルトランジスタを中間ノードに接続する必要が生じ、回路規模が大きくなってしまうという問題があった。
【0007】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、レイアウト面積を増大させることなく、回路から誤動作を無くすことができ、回路の信頼性を向上させることができるダイナミック回路を有する半導体回路及び半導体回路のプリディスチャージ方法を提供することである。
【0008】
【課題を解決するための手段】
上記目的を達成するために、請求項1の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、初段ブロックの個々のダイナミック回路に付加されてダイナミック回路をプリディスチャージするプリディスチャージ回路と、これらプリディスチャージ回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ回路を起動することにより前記初段ブロックの全てのダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることにある。
【0009】
請求項2の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、プリディスチャージ用データを作成して初段ブロックに入力するプリディスチャージ用データ入力回路と、前記プリディスチャージ用データ入力回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ用データ入力回路を起動することによりプリディスチャージ用データを初段ブロックに入力して初段ブロックの全ダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることにある。
【0010】
請求項3の発明の前記制御信号発生回路は、初段ブロックのダイナミック回路のデータ処理結果により前記プリディスチャージ信号を発生するタイミングを決めることを特徴とする。
【0013】
請求項4の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、初段ブロックの個々のダイナミック回路にのみ回路をプリディスチャージするプリディスチャージ回路を付加し、ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージを行うステップを具備することにある。
【0014】
請求項5の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、初段ブロックにプリディスチャージ用のデータを作成して入力するプリディスチャージ用データ入力回路を設け、ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ用データ入力回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージするステップを具備することにある。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の半導体回路の第1の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック100、次段以降のブロック群200、入力側のラッチ回路31と出力側のラッチ回路32、プリディスチャージ信号発生回路33及び遅延回路34から構成されている。
【0016】
初段ブロック100には初段用ダイナミック回路101が複数個配列されている。次段以降のブロック群200は、ブロック21から2nまでのブロックが集合して構成され、各ブロックには次段用ダイナミック回路201がそれぞれ複数個配列されている。
【0017】
初段用ダイナミック回路101は、プリチャージ回路を構成するPチャネルトランジスタ1、2及びインバータ3と、論理回路を構成する複数のNチャネルトランジスタ4、5、6、9、10を有し、更に、プリディスチャージ用のNチャネルトランジスタ11、12、13を有している。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。この初段用ダイナミック回路101の他の図は一部構成を省略して記載してある。
【0018】
次段用ダイナミック回路201は、プリチャージ回路を構成するPチャネルトランジスタ1、2及びインバータ3と、論理回路を構成する複数のNチャネルトランジスタ4、5、6、9、10を有し、プリディスチャージ用のトランジスタを持っていない。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。
【0019】
次に本実施形態の動作について図2のタイミングチャートを参照して説明する。
【0020】
まず、クロックCKがハイレベルの期間、プリディスチャージ信号発生回路33はプリディスチャージ信号を発生し、遅延回路34で遅延されたプリディスチャージ信号prdがハイレベルになる。これにより、初段用ダイナミック回路101のプリディスチャージ用のNチャネルトランジスタ13がオンしてインバータ3の出力側をローレベルにプリディスチャージすると共に、プリディスチャージ用のNチャネルトランジスタ11、12をオンして、論理回路部分を構成するNチャネルトランジスタ5、6の中間ノード及びNチャネルトランジスタ9、10の中間ノードをローレベルにするプリディスチャージを行う。このため、全ての初段用ダイナミック回路101の出力out0はハイレベルになり、これがブロック21の全ての次段用ダイナミック回路201に入力される。
【0021】
これにより、次段用ダイナミック回路201の論理回路部分を構成するNチャネルトランジスタ5、6、9、10が全てオンになってインバータ3の出力側をローレベルにプリディスチャージし、次段用ダイナミック回路201の出力をハイレベルにする。従って、ブロック21の全ての次段用ダイナミック回路201の出力out1はハイレベルになる。以下同様で、ブロック22、…、2nの全ての次段用ダイナミック回路201はプリディスチャージされ、それら全ての出力out2、…、outnはハイレベルになる。
【0022】
その後、クロックCKがローレベルになると、初段用ダイナミック回路101のPチャネルトランジスタ1、2がオンして、インバータ3の入力側をハイレベルにプリチャージするため、初段用ダイナミック回路101の出力はローレベルになる。このため、全ての初段用ダイナミック回路101の出力out0はローレベルになる。クロックCKがローレベルになる時点から所定時間遅延して、クロックCK1、CK2、…、CKnが順番にローレベルになるため、ブロック21の次段用ダイナミック回路201のPチャネルトランジスタ1,2がオンして、インバータ3の入力側をハイレベルにプリチャージするため、次段用ダイナミック回路201の出力はローレベルになる。このため、ブロック21の全ての次段用ダイナミック回路201の出力out1はローレベルになる。以下同様で、ブロック21、…、2nの全ての次段用ダイナミック回路201の出力out2、…、outnは順番にローレベルになる。
【0023】
その後、ラッチ回路31に入力データがラッチされると、入力データがブロック100の初段用ダイナミック回路101に入力され、これら初段用ダイナミック回路101の処理結果がブロック21の入力データとなって次段用ダイナミック回路201に入力される。以降同様で、最終的にブロック2nの次段用ダイナミック回路201の処理結果であるデータoutdataが出力され、ラッチ回路32にラッチされる。
【0024】
ところで、ブロック100から初段用ダイナミック回路101の処理結果がデータとして出力されると、プリディスチャージ信号発生回路33は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号prdがブロック100から初段用ダイナミック回路101に入力されて上記動作が繰り返される。尚、電源投入時などには初期化信号(initialize)がプリディスチャージ信号発生回路33に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【0025】
本実施形態によれば、初段以外のブロックのダイナミック回路201はプリディスチャージ用素子を備えていなくとも、前段がプリディスチャージされることにより、プリディスチャージされるため、回路全体からみると小面積化が可能となり、しかも回路の誤動作を無くすことができて回路の信頼性を向上させることができる。また、後段ブロックに属するダイナミック回路201からプリディスチャージ用素子が省略されて中間ノードの負荷が軽減されるため、回路動作の高速化が可能となる。
【0026】
図3は、本発明の半導体回路の第2の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック100、次段以降のブロック群200、入力側のラッチ回路31と出力側のラッチ回路32、プリディスチャージ信号発生回路33及び遅延回路34から構成され、更に入力側のラッチ回路31と初段ブロック100との間にプリディスチャージ用データ入力回路35が挿入され、遅延回路34から出力されるプリディスチャージ信号prdがプリディスチャージ用データ入力回路35に入力されている。また、初段ブロック100、次段以降のブロック21〜2nには同一のダイナミック回路301がそれぞれ複数個配列されている。
【0027】
ダイナミック回路301は、プリチャージ回路を構成するPチャネルトランジスタ1、2及びインバータ3と、論理回路を構成する複数のNチャネルトランジスタ4、5、6、9、10を有し、プリディスチャージ用のトランジスタを持っていない。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。
【0028】
次に本実施形態の動作について説明する。本例の動作タイミングチャートは図2のそれと同様である。まず、クロックCKがハイレベルの期間、プリディスチャージ信号発生回路33はハイレベルのプリディスチャージ信号を発生し、遅延回路34で遅延されたプリディスチャージ信号prdがプリディスチャージ用データ入力回路35に出力される。プリディスチャージ用データ入力回路35はハイレベルのプリディスチャージ信号prdが入力されると、全てのビットがハイレベルのデータを初段ブロック100に出力する。これにより、初段ブロック100のダイナミック回路301の論理回路部分を構成するNチャネルトランジスタ5、6、9、10はオンして、インバータ3の出力側をローレベルにするプリディスチャージが行われる。
【0029】
これにより、初段ブロック100の全てのダイナミック回路301の出力out0がハイレベルになる。このため、ブロック21の全てのダイナミック回路301の論理回路部分を構成するNチャネルトランジスタ5、6、9、10はオンして、インバータ3の出力側をローレベルにするプリディスチャーシが行われ、全てのダイナミック回路301の出力out1はハイレベルになる。以下同様で、ブロック22、…、2nの全てのダイナミック回路301は順番にプリディスチャージされ、それら全ての出力out2、…、outnはハイレベルになる。
【0030】
その後、クロックCKがローレベルになると、初段ブロック100のダイナミック回路301のPチャネルトランジスタ1,2がオンして、インバータ3の出力側をハイレベルにプリチャージするため、このダイナミック回路301の出力はローレベルになる。このため、初期ブロック100の全てのダイナミック回路301の出力out0はローレベルになる。クロックCKがローレベルになる時点から所定時間遅延して、クロックCK1、CK2,…、CKnが順番にローレベルになるため、ブロック21のダイナミック回路301のPチャネルトランジスタ1、2がオンして、インバータ3の出力側をハイレベルにプリチャージするため、このダイナミック回路301の出力はローレベルになる。このため、ブロック21の全てのダイナミック回路301の出力out1はローレベルになる。以下同様で、ブロック21、…、2nの全てのダイナミック回路301の出力out2、…、outnは順番にローレベルになる。
【0031】
その後、ラッチ回路31に入力データがラッチされた時には、プリディスチャージ用データ入力回路35に入力されていたプリディスチャージ信号prdがローレベルになっており、プリディスチャージ用データ入力回路35はラッチ回路31にラッチされたデータをスルーして初段ブロック100に入力する。こうして入力データがブロック100のダイナミック回路301に入力され、これらダイナミック回路301の処理結果がブロック21の入力データとなってこのブロックのダイナミック回路301に入力される。以降同様で、最終的にブロック2nのダイナミック回路301の処理結果であるデータoutdataが出力され、ラッチ回路32にラッチされる。
【0032】
ところで、ブロック100からダイナミック回路301の処理結果がデータとして出力されると、プリディスチャージ信号発生回路33は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号prdがプリディスチャージ用データ入力回路35に出力されて、上記動作が繰り返される。尚、電源投入時などには初期化信号(initialize)がプリディスチャージ信号発生回路33に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【0033】
本実施形態によれば、全てのブロックのダイナミック回路301はプリディスチャージ用素子を備えていなくとも、前段がプリディスチャージされることによりプリディスチャージされるため、回路全体からみるとプリディスチャージ用データ入力回路35の分は増加するが、多数のダイナミック回路301の回路が簡単化された分、回路面積を低減することが可能で、しかも、回路から誤動作を無くすことができるので回路の信頼性を向上させることができる。また、前段のブロックのダイナミック回路からプリディスチャージ用素子を省略して中間ノードの負荷が軽減されているため、回路動作の更なる高速化が可能となる。尚、本例では初段ブロックと次段以降のブロック群200との差異はないが、説明の便宜上区別しただけである。
【0034】
図4は、本発明の半導体回路の第3の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック100、次段以降のブロック群200、入力側のラッチ回路31と出力側のラッチ回路32、プリディスチャージ信号発生回路33及び遅延回路34から構成されている。また、初段ブロック100、次段以降のブロック21〜2nには同一のダイナミック回路401がそれぞれ複数個配列されている。このため、遅延回路34から出力されるプリディスチャージ信号prdは全ブロックの全ダイナミック回路401に入力されている。
【0035】
ダイナミック回路401は、プリチャージ回路を構成するPチャネルトランジスタ1、2及びインバータ3と、論理回路を構成する複数のNチャネルトランジスタ4、5、6、9、10を有し、更に、プリディスチャージ用のNチャネルトランジスタ11、12、13を有している。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。ダイナミック回路401の構成は一例のみ全ての構成素子を記載してあるが、他のダイナミック回路401の図は一部構成を省略して記載してある。
【0036】
次に本実施形態の動作について説明する。本例のダイナミック回路401の動作は、図1に示した第1の実施形態の初段のダイナミック回路101の動作と同様である。従って、クロックがハイレベルの期間、プリディスチャージ信号発生回路33からハイレベルのプリディスチャージ信号が出力されると、遅延回路34で遅延されたプリディスチャージ信号prdがハイレベルになる。
【0037】
これにより、全てのブロックのダイナミック回路401のプリディスチャージ用のNチャネルトランジスタ13がオンしてインバータ3の出力側をローレベルにプリディスチャージすると共に、プリディスチャージ用のNチャネルトランジスタ11、12をオンして、論理回路部分を構成するNチャネルトランジスタ5、6の中間ノード及びNチャネルトランジスタ9、10の中間ノードをローレベルにするプリディスチャージを行う。
【0038】
このため、全ブロックの全ダイナミック回路401が同時にプリチャージされる。その後、クロックがローレベルになって、各ブロックのダイナミック回路401が順番にプリチャージされ、各ブロックの出力がローレベルになって、データの入力を待つことになる。
【0039】
ところで、最終段のブロック2nのダイナミック回路401のデータ処理結果が出力されると、プリディスチャージ信号発生回路33は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号が上記のように全てのダイナミック回路401に同時に出力されて、上記動作が繰り返される。尚、電源投入時などには初期化信号(initialize)がプリディスチャージ信号発生回路33に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【0040】
本実施形態によれば、全てのブロックがプリディスチャージ用素子を備えたダイナミック回路401を有しているため、全ブロックの全ダイナミック回路401のプリディスチャージを同時に行うことができるため、その分、プリディスチャージ期間を短縮することができる。しかし、全ダイナミック回路401の構成が複雑になるため、レイアウト面積が増大してしまう。
【0041】
尚、プリディスチャージ信号発生回路33は最終ブロックのデータ処理結果だけでなく、任意ブロックのデータ処理結果を少なくともひとつ以上用いてプリディスチャージ信号の発生タイミングを決定しても良い。又、本例では初段ブロックと次段以降のブロック群200との差異はないが、説明の便宜上区別しただけである。
【0042】
また、上記各実施形態において、プリディスチャージ信号発生回路33と遅延回路34は請求項のところで記載した制御信号発生回路を構成している。
【0043】
【発明の効果】
以上詳細に説明したように、本発明によれば、レイアウト面積を増大させることなく、回路から誤動作を無くすことができ、回路の信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の半導体回路の第1の実施形態に係る構成を示した回路図である。
【図2】図1に示した回路図の動作を示したタイミングチャートである。
【図3】本発明の半導体回路の第2の実施形態に係る構成を示した回路図である。
【図4】本発明の半導体回路の第3の実施形態に係る構成を示した回路図である。
【図5】従来のダイナミック回路の構成例を示した回路図である。
【図6】従来のダイナミック回路の他の構成例を示した回路図である。
【符号の説明】
1、2 Pチャネルトランジスタ
3 インバータ
4、5、6、9、10、11、12、13 Nチャネルトランジスタ
21〜2n ブロック
31、32 ラッチ回路
33 プリディスチャージ信号発生回路
34 遅延回路
35 プリディスチャージ用データ入力回路
100 初段ブロック
200 ブロック群
101、201、301、401 ダイナミック回路
Claims (5)
- 複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、
初段ブロックの個々のダイナミック回路に付加されてダイナミック回路をプリディスチャージするプリディスチャージ回路と、
これらプリディスチャージ回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、
ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ回路を起動することにより前記初段ブロックの全てのダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることを特徴とする半導体回路。 - 複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、
プリディスチャージ用データを作成して初段ブロックに入力するプリディスチャージ用データ入力回路と、
前記プリディスチャージ用データ入力回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、
ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ用データ入力回路を起動することによりプリディスチャージ用データを初段ブロックに入力して初段ブロックの全ダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることを特徴とする半導体回路。 - 前記制御信号発生回路は、初段ブロックのダイナミック回路のデータ処理結果により前記プリディスチャージ信号を発生するタイミングを決めることを特徴とする請求項1又は2に記載の半導体回路。
- 複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、
初段ブロックの個々のダイナミック回路にのみ回路をプリディスチャージするプリディスチャージ回路を付加し、
ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、
前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージを行うステップを具備することを特徴とする半導体回路のプリディスチャージ方法。 - 複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、
初段ブロックにプリディスチャージ用のデータを作成して入力するプリディスチャージ用データ入力回路を設け、
ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ用データ入力回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、
前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージするステップを具備することを特徴とする半導体回路のプリディスチャージ方法。
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