JPH09214305A - 遅延回路およびパルス発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 誤動作することなく立ち上がり入力遅延動作
を行い、かつ設計自由度を向上させることができる。 【解決手段】 縦続接続されたＣ−ＭＯＳインバータ１
〜４と、入力信号がｈｉｇｈレベルのときにＯＮするリ
セットＰ−ＭＯＳ５および６を縦続接続点ｂおよびｃに
対してそれぞれ設け、入力信号の立ち上がりに対して
は、Ｃ−ＭＯＳインバータ１〜４によって通常の遅延動
作を行い、立ち下がり入力に対しては、リセットＰ−Ｍ
ＯＳ６によって縦続接続点ｃをｈｉｇｈレベルにプルア
ップし、またリセットＰ−ＭＯＳ５によって縦続接続点
ｂをｌｏｗレベルにプルダウンして速やかにリセットす
ることにより出力信号を立ち下がり入力に同期して変化
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置等にお
ける、縦続接続された複数のＣＭＯＳインバータによる
遅延回路およびパルス発生回路に関するものである。

【０００２】

【従来の技術】従来、このような遅延回路としては、縦
続接続された複数のＣＭＯＳインバータにより入力信号
に対して遅延動作をするもの、すなわち入力信号の立ち
上がりと立ち下がりの両方をその縦続接続ＣＭＯＳイン
バータに設定された遅延時間分だけ遅延させるものがあ
り、このタイプはＣＭＯＳインバータの段数が偶数であ
れば同相遅延回路となり、奇数であれば逆相遅延回路と
なる。

【０００３】この他に、出力部にＮＡＮＤゲートあるい
はＮＯＲゲートを用い、偶数段の縦続接続ＣＭＯＳイン
バータによる入力信号の同相遅延信号と入力信号のＮＡ
ＮＤ信号あるいはＮＯＲ信号を出力することにより、入
力信号の立ち上がりのみを縦続接続ＣＭＯＳインバータ
の設定遅延時間分だけ遅延させるもの（以下、立ち上が
り入力遅延回路と称する）、あるいは立ち下がりのみを
遅延させるもの（以下、立ち下がり入力遅延回路と称す
る）がある。

【０００４】またパルス発生回路としては、出力部にＮ
ＡＮＤゲートあるいはＮＯＲゲートを用い、奇数段の縦
続接続ＣＭＯＳインバータによる入力信号の逆相遅延信
号と入力信号をＮＡＮＤあるいはＮＯＲ出力することに
より、入力信号の立ち上がり（立ち上がり入力）あるい
は立ち下がり（立ち下がり入力）に同期してパルスを発
生するものがある。

【０００５】この他に、出力部にＮＡＮＤゲートあるい
はＮＯＲゲートを用い、また上記の立ち上がり入力遅延
回路あるいは立ち下がり入力遅延回路を二つ用いて（す
なわち偶数段の縦続接続ＣＭＯＳインバータを二つ用い
て）、入力信号の立ち上がりおよび立ち下がり（入力変
化）に同期してパルスを発生するものがある。

【０００６】尚、縦続接続ＣＭＯＳインバータによる遅
延時間は、各ＣＭＯＳインバータを構成するＮＭＯＳお
よびＰＭＯＳトランジスタの相互コンダクタンス（以
下、ｇｍと称する）を調整することにより、所望値に設
定される。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の出力部にＮＡＮＤゲートあるいはＮＯＲゲートのゲー
ト素子を用いた立ち上がり入力遅延回路および立ち下が
り入力遅延回路には、以下に示す問題がある。

【０００８】（１） 入力信号と遅延信号のゲート信号
を出力する構成であり、縦続接続ＣＭＯＳインバータが
入力変化に対して遅延動作をするので、縦続接続ＣＭＯ
Ｓインバータの設定遅延時間よりも短い周期の入力信号
に対しては誤動作することがある。

【０００９】（２） 縦続接続ＣＭＯＳインバータの段
数は偶数に制限され、また遅延動作は逆相遅延のみであ
る（同相遅延とするには出力部のゲート素子後段にイン
バータを設ける必要がある）ので、設計自由度が小さ
い。

【００１０】（３） 出力部のゲート素子は一般に駆動
能力を大きくできないので、遅延回路の駆動能力を上げ
るためには、出力部ゲート素子の後段にさらに偶数段の
縦続接続ＣＭＯＳインバータ等のドライバーが必要とな
る。

【００１１】図２１は上記の誤動作を説明する図であ
り、（ａ）はＮＡＮＤゲートを用いた遅延回路の回路
図、（ｂ）は正常動作時のタイミングチャート、（ｃ）
は誤動作時のタイミングチャートである。

【００１２】図２１（ｂ）および（ｃ）におけるτは、
（ａ）に示す偶数段の縦続接続ＣＭＯＳインバータ１０
１の設定遅延時間である。

【００１３】図２１（ｃ）に示すように、縦続接続ＣＭ
ＯＳインバータ１０１の出力信号（点ａ）が立ち下がる
前に入力信号（入力端子ｉｎ）が立ち下がると、誤動作
パルスＡが出力端子ｏｕｔに出力されてしまう。

【００１４】また上記従来のパルス発生回路には、以下
に示す問題がある。

【００１５】（１） 入力信号と遅延信号のゲート信号
を出力する構成であり、縦続接続ＣＭＯＳインバータが
入力変化に対して遅延動作をするので、縦続接続ＣＭＯ
Ｓインバータの設定遅延時間よりも短い周期の入力信号
に対しては、第二サイクル以降のパルス発生タイミング
が遅れることがある。

【００１６】（２） 出力部のゲート素子は一般に駆動
能力を大きくできないので、パルス発生回路の駆動能力
を上げるためには、出力部ゲート素子の後段にさらに偶
数段の縦続接続ＣＭＯＳインバータ等のドライバーが必
要となる。

【００１７】（３） 縦続接続ＣＭＯＳインバータが入
力変化に対して遅延動作をするので、偶数段の縦続接続
ＣＭＯＳインバータを用いたタイプは、使用ゲート数が
多くなり、回路が複雑になってしまう。

【００１８】図２２は上記のパルス発生タイミングの遅
れを説明する図であり、（ａ）はＮＡＮＤゲートを用い
たパルス発生回路の回路図、（ｂ）は正常動作時のタイ
ミングチャート、（ｃ）は誤動作時のタイミングチャー
トである。

【００１９】図２２（ｂ）および（ｃ）におけるτは、
（ａ）に示す奇数段の縦続接続ＣＭＯＳインバータ１１
１の設定遅延時間である。

【００２０】図２２（ｃ）に示すように、縦続接続ＣＭ
ＯＳインバータ１０２の出力信号（点ａ）が立ち上がる
前に入力信号（入力端子ｉｎ）が立ち上がると、出力端
子ｏｕｔには入力信号の立ち上がりに同期したパルスが
出力されない。

【００２１】本発明はこのような従来の問題を解決する
ものであり、誤動作することなく立ち上がり入力遅延動
作あるいは立ち下がり入力遅延動作を行い、かつ設計自
由度を向上させることができる遅延回路、および立ち上
がり入力または立ち下がり入力あるいは入力変化に同期
したパルスを確実に発生することができるパルス発生回
路を提供することを目的とするものである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１記載の遅延回路は、縦続接続された
Ｎ段のＣＭＯＳインバータと、第ｉないしＮ段目のＣＭ
ＯＳインバータのうち（ｉ≦Ｎ）、奇数段目のＣＭＯＳ
インバータの入力端子を入力信号の立ち下がりに同期し
てプルアップし、偶数段目のＣＭＯＳインバータの入力
端子を入力信号の立ち下がりに同期してプルダウンする
リセット手段とを有することを特徴とするものである。

【００２３】ここで上記のリセット手段は、誤動作を回
避する目的では、第Ｎ段目のＣＭＯＳインバータの入力
端子に対して設けてあれば良く、第ｉ〜Ｎ−１段目のＣ
ＭＯＳインバータの入力端子に対するリセット手段は必
ずしも必要ではない。

【００２４】第ｉ〜Ｎ−１段目のＣＭＯＳインバータの
入力端子に対するリセット手段は、貫通電流が流れるの
を防止する目的で付加するものである。

【００２５】上記の貫通電流とは、例えば第Ｎ−１段目
に対するリセット手段については、直後段である第Ｎ段
目に対するリセット手段がリセット動作をするときに、
このリセット手段と、第Ｎ−１段目のＣＭＯＳインバー
タのＰＭＯＳあるいＮＭＯＳとの間に流れる電流のこと
である。

【００２６】従って請求項１記載の遅延回路によれば、
立ち上がり入力に対しては縦続接続されたＣＭＯＳイン
バータによって通常の遅延動作を行い、立ち下がり入力
に対しては、リセット手段によって奇数段目のＣＭＯＳ
インバータの入力端子をｈｉｇｈレベルにプルアップ
し、また偶数番目のＣＭＯＳインバータの入力端子をｌ
ｏｗレベルにプルダウンして速やかにリセットし、出力
信号を立ち下がり入力に同期して変化させることによ
り、ゲート素子を用いずに立ち上がり入力遅延動作を実
現することができ、従って誤動作を回避することができ
る。

【００２７】またＣＭＯＳインバータの縦続接続段数は
偶数に制限されることがないので、設計自由度を向上さ
せることができる。

【００２８】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【００２９】請求項２記載の遅延回路は、縦続接続され
たＮ段のＣＭＯＳインバータと、第ｉないしＮ段目のＣ
ＭＯＳインバータのうち（ｉ≦Ｎ）、奇数段目のＣＭＯ
Ｓインバータの入力端子を入力信号の立ち上がりに同期
してプルダウンし、偶数段目のＣＭＯＳインバータの入
力端子を入力信号の立ち上がりに同期してプルアップす
るリセット手段とを有することを特徴とするものであ
る。

【００３０】ここで上記のリセット手段は、誤動作を回
避する目的では、第Ｎ段目のＣＭＯＳインバータの入力
端子に対して設けてあれば良く、第ｉ〜Ｎ−１段目のＣ
ＭＯＳインバータの入力端子に対するリセット手段は必
ずしも必要ではない。

【００３１】第ｉ〜Ｎ−１段目のＣＭＯＳインバータの
入力端子に対するリセット手段は、貫通電流が流れるの
を防止する目的で付加するものである。

【００３２】上記の貫通電流とは、例えば第Ｎ−１段目
に対するリセット手段については、直後段である第Ｎ段
目に対するリセット手段がリセット動作をするときに、
このリセット手段と、第Ｎ−１段目のＣＭＯＳインバー
タのＰＭＯＳあるいＮＭＯＳとの間に流れる電流のこと
である。

【００３３】従って請求項２記載の遅延回路によれば、
立ち下がり入力に対しては縦続接続されたＣＭＯＳイン
バータによって通常の遅延動作を行い、立ち上がり入力
に対しては、リセット手段によって奇数段目のＣＭＯＳ
インバータの入力端子をｌｏｗレベルにプルダウンし、
また偶数番目のＣＭＯＳインバータの入力端子をｈｉｇ
ｈレベルにプルアップして速やかにリセットし、出力信
号を立ち上がり入力に同期して変化させることにより、
ゲート素子を用いずに立ち下がり入力遅延動作を実現す
ることができ、従って誤動作を回避することができる。

【００３４】またＣＭＯＳインバータの縦続接続段数は
偶数に制限されることがないので、設計自由度を向上さ
せることができる。

【００３５】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【００３６】請求項３記載の遅延回路は、第ｉないしＮ
段目のＣＭＯＳインバータの入力端子に対し、入力信号
をゲート入力とするＰＭＯＳトランジスタまたは入力信
号の反転信号をゲート入力とするＮＭＯＳトランジスタ
のどちらかを個別に設けてリセット手段としたことを特
徴とする請求項１に記載の遅延回路である。

【００３７】請求項４記載の遅延回路は、第ｉないしＮ
段目のＣＭＯＳインバータの入力端子に対し、入力信号
をゲート入力とするＮＭＯＳトランジスタまたは入力信
号の反転信号をゲート入力とするＰＭＯＳトランジスタ
のどちらかを個別に設けてリセット手段としたことを特
徴とする請求項２に記載の遅延回路である。

【００３８】次に請求項５記載のパルス発生回路は、奇
数段のＣＭＯＳインバータよりなる請求項１または３に
記載の遅延回路と、前記遅延回路の入力信号および出力
信号を入力とするＮＡＮＤゲートとを具備することを特
徴とするものである。

【００３９】従って請求項５記載のパルス発生回路によ
れば、奇数段のＣＭＯＳインバータよりなる請求項１ま
たは３に記載の遅延回路によって立ち上がり入力逆相遅
延信号を作成し、この立ち上がり入力遅延信号と入力信
号をＮＡＮＤ出力することにより、立ち上がり入力に同
期したパルスを確実に発生することができる。

【００４０】請求項６記載のパルス発生回路は、奇数段
のＣＭＯＳインバータよりなる請求項２または４に記載
の遅延回路と、前記遅延回路の入力信号および出力信号
を入力とするＮＯＲゲートとを具備することを特徴とす
るものである。

【００４１】従って請求項６記載のパルス発生回路によ
れば、奇数段のＣＭＯＳインバータよりなる請求項２ま
たは４に記載の遅延回路によって立ち下がり入力逆相遅
延信号を作成し、この立ち下がり入力遅延信号と入力信
号をＮＯＲ出力することにより、立ち下がり入力に同期
したパルスを確実に発生することができる。

【００４２】請求項７記載のパルス発生回路は、第一の
遅延回路と、前記第一の遅延回路の入力信号を反転させ
るインバータと、前記インバータから出力される反転信
号を入力とする第二の前記遅延回路と、前記第一および
第二の遅延回路の出力信号を入力とするＮＯＲゲートと
を具備し、前記第一および第二の遅延回路の各々は、偶
数段のＣＭＯＳインバータよりなる請求項１または３に
記載の遅延回路により構成されていることを特徴とする
ものである。

【００４３】従って請求項７記載のパルス発生回路によ
れば、偶数段のＣＭＯＳインバータよりなる請求項１ま
たは３に記載の遅延回路を用いた第一の遅延回路によっ
て立ち上がり入力同相遅延信号を作成し、また偶数段の
ＣＭＯＳインバータよりなる請求項１または３に記載の
パルス発生回路の遅延回路を用いた第二の遅延回路によ
って入力反転信号の立ち上がりのみを同相遅延させた信
号（すなわち、立ち下がり入力逆相遅延信号）を作成
し、この第一の遅延回路による立ち上がり入力同相遅延
信号と第二の遅延回路による立ち下がり入力逆相遅延信
号をＮＯＲ出力することにより、入力変化に同期したパ
ルスを確実に発生することができ、また回路構成を簡素
化することができる。

【００４４】請求項８記載のパルス発生回路は、第一の
遅延回路と、前記第一の遅延回路の入力信号を反転させ
るインバータと、前記インバータから出力される反転信
号を入力とする第二の前記遅延回路と、前記第一および
第二の遅延回路の出力信号を入力とするＮＡＮＤゲート
とを具備し、前記第一および第二の遅延回路の各々は、
偶数段のＣＭＯＳインバータよりなる請求項２または４
に記載の遅延回路により構成されていることを特徴とす
るものである。

【００４５】従って請求項８記載のパルス発生回路によ
れば、偶数段のＣＭＯＳインバータよりなる請求項２ま
たは４に記載の遅延回路を用いた第一の遅延回路によっ
て立ち下がり入力同相遅延信号を作成し、また偶数段の
ＣＭＯＳインバータよりなる請求項２または４に記載の
遅延回路を用いた第二の遅延回路によって入力反転信号
の立ち下がりのみを同相遅延させた信号（すなわち、立
ち上がり入力逆相遅延信号）を作成し、この第一の遅延
回路による立ち下がり入力同相遅延信号と第二の遅延回
路による立ち上がり入力逆相遅延信号をＮＡＮＤ出力す
ることにより、入力変化に同期したパルスを確実に発生
することができ、また回路構成を簡素化することができ
る。

【００４６】

【発明の実施の形態】

第一実施形態 図１は本発明の第一実施形態を示す遅延回路の回路図で
ある。

【００４７】図１に示す遅延回路は、立ち上がり入力に
対してのみ遅延動作をして立ち下がり入力に対しては遅
延動作をせず、入力信号と同相の遅延信号を出力する立
ち上がり入力同相遅延回路であり、縦続接続された四段
のＣＭＯＳインバータ、すなわちＣＭＯＳインバータ
１、２、３および４と、リセット手段であるリセットＰ
ＭＯＳトランジスタ５および６によって構成される。

【００４８】ＣＭＯＳインバータ１はＰＭＯＳ１ｐとＮ
ＭＯＳ１ｎを有し、ＣＭＯＳインバータ２はＰＭＯＳ２
ｐとＮＭＯＳ２ｎを有し、ＣＭＯＳインバータ３はＰＭ
ＯＳ３ｐとＮＭＯＳ３ｎを有し、またＣＭＯＳインバー
タ４はＰＭＯＳ４ｐとＮＭＯＳ４ｎを有している。

【００４９】各ＣＭＯＳインバータ１〜４における信号
遅延時間はそれぞれτ1 、τ2 、τ3 、τ4 に設定され
ており、従ってこの縦続接続ＣＭＯＳインバータ全体の
設定遅延時間はτ（＝τ1 ＋τ2 ＋τ3 ＋τ4 ）とな
る。

【００５０】ここでτ4 は可能な限り小さな値に設定さ
れていることが好ましい。

【００５１】リセットＰＭＯＳ５は、そのドレイン端子
が縦続接続点ｂ（ＣＭＯＳインバータ２の出力端子とＣ
ＭＯＳインバータ３の入力端子の接続点）に、ソース端
子が電源ラインに、またゲート端子が入力端子ｉｎにそ
れぞれ接続されている。

【００５２】またリセットＰＭＯＳ６は、そのソース端
子が縦続接続点ｃに、ドレイン端子が電源ラインに、ま
たゲート端子が入力端子ｉｎにそれぞれ接続されてい
る。次に、このような構成を有する本遅延回路の動作に
ついて説明する。

【００５３】図２は本遅延回路の動作タイミングを示す
タイミングチャートである。

【００５４】まず入力信号がｌｏｗレベル（以下、
“Ｌ”とする）からｈｉｇｈレベル（以下、“Ｈ”とす
る）に変化した場合の「遅延動作」について説明する。

【００５５】入力端子ｉｎが“Ｌ”である定常状態にお
いては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐお
よびＮＭＯＳ４ｎはＯＮしており、ＮＭＯＳ１ｎ、ＰＭ
ＯＳ２ｐ、ＮＭＯＳ３ｎ、およびＰＭＯＳ４ｐはＯＦＦ
しているので、縦続接続点ａの定常レベルは“Ｈ”、点
ｂの定常レベルは“Ｌ”、点ｃの定常レベルは“Ｈ”で
あり、出力端子ｏｕｔは“Ｌ”である。

【００５６】またリセットＰＭＯＳ５および６はＯＮし
ている。

【００５７】ここで入力端子ｉｎが“Ｌ”から“Ｈ”に
変化すると、リセットＰＭＯＳ５および６はＯＦＦする
ので、ＣＭＯＳインバータ１〜４による通常の遅延動作
となる。

【００５８】すなわち入力端子ｉｎが“Ｌ”から“Ｈ”
に変化すると、ＣＭＯＳインバータ１において、ＰＭＯ
Ｓ１ｐがＯＦＦ、ＮＭＯＳ１ｎがＯＮし、接続点ａがＣ
ＭＯＳインバータ１の設定遅延時間τ1 経過後に“Ｈ”
から“Ｌ”に変化する。

【００５９】点ａが“Ｌ”になると、ＣＭＯＳインバー
タ２において、ＮＭＯＳ２ｎがＯＦＦ、ＰＭＯＳ２ｐが
ＯＮし、設定遅延時間τ2 経過後に点ｂが“Ｈ”から
“Ｌ”に変化する。

【００６０】同様にして、点ｂが“Ｌ”になると、ＣＭ
ＯＳインバータ３において、ＰＭＯＳ３ｐがＯＦＦ、Ｎ
ＭＯＳ３ｎがＯＮし、設定遅延時間τ3 経過後に点ｃが
“Ｌ”から“Ｈ”に変化し、点ｃが“Ｈ”になると、Ｃ
ＭＯＳインバータ４において、ＮＭＯＳ４ｎがＯＦＦ、
ＰＭＯＳ４ｐがＯＮし、設定遅延時間τ4 経過後に出力
端子ｏｕｔが“Ｌ”から“Ｈ”に変化する。

【００６１】このように立ち上がり入力に対しては、設
定遅延時間τ経過後に出力信号が立ち上がる。

【００６２】次に入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「“非”遅延動作」について説明する。

【００６３】入力端子ｉｎが“Ｈ”である定常状態にお
いては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、
およびＰＭＯＳ４ｐはＯＮしており、点ａの定常レベル
は“Ｌ”、点ｂの定常レベルは“Ｈ”、点ｃの定常レベ
ルは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”である。

【００６４】またリセットＰＭＯＳ５および６はＯＦＦ
している。

【００６５】ここで入力端子ｉｎが“Ｈ”から“Ｌ”に
変化すると、リセットＰＭＯＳ６がＯＮするので、点ｃ
は速やかに“Ｈ”にリセットされ、ＮＭＯＳ４ｎがＯＮ
し、またＣＭＯＳインバータ４の設定遅延時間τ4 は非
常に小さな値に設定されているので、出力端子ｏｕｔは
立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化す
る。

【００６６】また入力端子ｉｎが“Ｈ”から“Ｌ”に変
化すると、リセットＰＭＯＳ５もＯＮし、点ｂは速やか
に“Ｌ”にリセットされ、ＮＭＯＳ３ｎがＯＦＦする。
このように立ち下がり入力に対しては、リセットＰＭ
ＯＳ６によって点ｃを速やかに“Ｈ”にリセットするこ
とにより、立ち下がり入力に同期して出力信号が立ち下
がる（立ち下がり入力に対しては“非“遅延動作とな
る）。

【００６７】またリセットＰＭＯＳ５によって点ｂを速
やかに“Ｌ”にリセットし、ＮＭＯＳ３ｎをＯＦＦさせ
ることにより、リセットＰＭＯＳ６がＯＮしたときに、
リセットＰＭＯＳ６からＮＭＯＳ３ｎへのパスで貫通電
流が流れるのを防止する。

【００６８】以上のように第一実施形態の遅延回路によ
れば、立ち下がり入力に同期してリセット動作を行うリ
セット手段を設け、ゲート素子を用いずに立ち下がり入
力“非”遅延動作を実現することにより、入力信号が
“Ｌ”である期間が設定遅延時間τより短い場合の誤動
作を回避することができる。

【００６９】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【００７０】尚、リセットＰＭＯＳ５に替えて、図３に
示すように、入力信号を反転させるインバータ７と、そ
のドレイン端子が点ｃに、ソース端子がアースライン
に、またゲート端子がインバータ７の出力端子にそれぞ
れ接続されているリセットＮＭＯＳ８によってリセット
手段を構成しても良い。

【００７１】図１のリセットＰＭＯＳ５を用いた場合に
は、リセットＰＭＯＳ５がＯＮしても、基板効果により
点ｂの電位が完全に０［Ｖ］まで下がらないので、ＮＭ
ＯＳ３ｎが完全にＯＦＦできず、ＣＭＯＳインバータ３
に少量の貫通電流が流れる危険性があるが、図３のリセ
ット手段によれば、点ｂの電位を完全に０［Ｖ］にする
ことができる。

【００７２】またリセットＰＭＯＳ５を設けない構成と
しても良い。

【００７３】またリセットＰＭＯＳ６に替えて、図４に
示すように、入力信号を反転させるインバータ９と、そ
のソース端子が点ｃに、ドレイン端子が電源ラインに、
またゲート端子がインバータ９の出力端子にそれぞれ接
続されているリセットＮＭＯＳ１０によってリセット手
段を構成しても良い。

【００７４】また本実施形態においては、立ち下がり入
力に対してリセット手段を動作させる構成としたが、立
ち上がり入力に対して動作させる構成としても良く、こ
の場合は立ち下がり入力遅延回路となる。

【００７５】また本実施形態においては、四段のＣＭＯ
Ｓインバータを用いたが、ＣＭＯＳインバータの段数は
任意に設定することができ、奇数段とした場合は逆相遅
延回路となる。

【００７６】第二実施形態 図５は本発明の遅延回路の第二実施形態を示す回路図で
ある。

【００７７】図５に示す遅延回路は、立ち上がり入力に
対してのみ遅延動作をして立ち下がり入力に対しては遅
延動作をせず、入力信号と逆相の遅延信号を出力する立
ち上がり入力逆相遅延回路であり、図１の遅延回路のＣ
ＭＯＳインバータ４の後段に、さらにＰＭＯＳ１１ｐと
ＮＭＯＳ１１ｎからなるＣＭＯＳインバータ１１を縦続
接続し、この接続点ｄに対してリセットＰＭＯＳ１２を
設けたものである。

【００７８】各ＣＭＯＳインバータ１１における信号遅
延時間はそれぞれτ5 に設定されており、従ってこの五
段の縦続接続ＣＭＯＳインバータ全体の設定遅延時間は
τ´（＝τ1 ＋τ2 ＋τ3 ＋τ4 ＋τ5 ＝τ＋τ5 ）と
なる。

【００７９】ここでτ5 は可能な限り小さな値に設定さ
れていることが好ましい。

【００８０】リセットＰＭＯＳ１２は、そのソース端子
が縦続接続点ｄに、ドレイン端子がアースに、またゲー
ト端子が入力端子ｉｎにそれぞれ接続されている。

【００８１】次に、このような構成を有する本遅延回路
の動作について説明する。

【００８２】図６は本遅延回路の動作タイミングを示す
タイミングチャートである。

【００８３】まず入力信号が“Ｌ”から“Ｈ”に変化し
た場合の「遅延動作」について説明する。

【００８４】入力端子ｉｎが“Ｌ”である定常状態にお
いては、ＰＭＯＳ１ｐ、ＮＭＯＳ２ｎ、ＰＭＯＳ３ｐ、
ＮＭＯＳ４ｎおよびＰＭＯＳ５ｐがＯＮしており、点ｄ
の定常レベルは“Ｌ”であり、出力端子ｏｕｔは“Ｈ”
である。

【００８５】またリセットＰＭＯＳ５、６、および１２
はＯＮしている。

【００８６】ここで入力端子ｉｎが“Ｌ”から“Ｈ”に
変化すると、リセットＰＭＯＳ５、６、および１２はＯ
ＦＦするので、本遅延回路はＣＭＯＳインバータ１〜
４、および１１による通常の遅延動作となる。

【００８７】すなわち入力端子ｉｎが“Ｌ”から“Ｈ”
に変化すると、ＣＭＯＳインバータ１〜４によって入力
信号が遅延され、入力変化からτ経過後に点ｄが“Ｌ”
から“Ｈ”に変化する。

【００８８】点ｄが“Ｈ”になると、ＮＭＯＳ１１ｎが
ＯＮし、図２に示すように、ＣＭＯＳインバータ１１の
設定遅延時間τ5 経過後に出力端子ｏｕｔが“Ｈ”から
“Ｌ”に変化する。

【００８９】このように立ち上がり入力に対しては、設
定遅延時間τ´経過後に出力信号が立ち下がる。

【００９０】次に入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「“非”遅延動作」を説明する。

【００９１】入力端子ｉｎが“Ｈ”である定常状態にお
いては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、
ＰＭＯＳ４ｐ、およびＮＭＯＳ１１ｎがＯＮしており、
点ｄの定常レベルは“Ｈ”であり、出力端子ｏｕｔは
“Ｌ”である。

【００９２】またリセットＰＭＯＳ５、６、および１２
はＯＦＦしている。

【００９３】ここで入力端子ｉｎが“Ｈ”から“Ｌ”に
変化すると、リセットＰＭＯＳ１２がＯＮするので、点
ｄは速やかに“Ｌ”にリセットされ、ＰＭＯＳ５ｐがＯ
Ｎし、またＣＭＯＳインバータ５の設定遅延時間τ5 は
非常に小さな値に設定されているので、出力端子ｏｕｔ
は立ち下がり入力に同期して“Ｌ”から“Ｈ”に変化す
る。

【００９４】また入力端子ｉｎが“Ｌ”から“Ｈ”に変
化すると、リセットＰＭＯＳ５および６もＯＮし、点ｂ
は“Ｌ”に、点ｃは“Ｈ”に、それぞれ速やかにリセッ
トされ、ＮＭＯＳ３ｎおよびＰＭＯＳ４ｐがＯＦＦす
る。

【００９５】このように立ち下がり入力に対しては、リ
セットＰＭＯＳ１２によって点ｄを速やかに“Ｌ”にリ
セットすることにより、立ち下がり入力に同期して出力
信号が立ち上がる（立ち下がり入力に対しては“非“遅
延動作となる）。

【００９６】またリセットＰＭＯＳ６によって点ｃを速
やかに“Ｈ”にリセットし、ＰＭＯＳ４ｐをＯＦＦさせ
ることにより、リセットＰＭＯＳ１２がＯＮしたとき
に、ＰＭＯＳ４ｐからリセットＰＭＯＳ１２へのパスで
貫通電流が流れるのを防止し、さらにリセットＰＭＯＳ
５によって点ｂを速やかに“Ｌ”にリセットし、ＮＭＯ
Ｓ３ｎをＯＦＦさせることにより、リセットＰＭＯＳ６
がＯＮしたときに、リセットＰＭＯＳ６からＮＭＯＳ３
ｎへのパスで貫通電流が流れるのを防止する。

【００９７】以上のように第二実施形態によれば、立ち
下がり入力に同期してリセット動作を行うリセット手段
を設け、ゲート素子を用いずに立ち下がり入力“非”遅
延動作を実現することにより、入力信号が“Ｌ”である
期間が設定遅延時間τ´より短い場合の誤動作を回避す
ることができる。

【００９８】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【００９９】尚、リセットＰＭＯＳ１２に替えて、図３
に示すリセット手段を点ｄ対して用いても良い。

【０１００】またリセットＰＭＯＳ５を設けない構成、
あるいはリセットＰＭＯＳ５および６を設けない構成と
しても良い。

【０１０１】第三実施形態 図７は本発明の第三実施形態を示す遅延回路の回路図で
ある。

【０１０２】図７に示す遅延回路は、立ち下がり入力に
対してのみ遅延動作をして立ち上がり入力に対しては遅
延動作をせず、入力信号と同相の遅延信号を出力する立
ち下がり入力同相遅延回路であり、図１の遅延回路にお
いて、リセットＰＭＯＳ５および６に替えて、リセット
ＮＭＯＳ１３を縦続接続点ｂに対して設け、およびリセ
ットＮＭＯＳ１４を縦続接続点ｃに対して設けたもので
ある。

【０１０３】次に、このような構成を有する本遅延回路
の動作について説明する。

【０１０４】図８は本遅延回路の動作タイミングを示す
タイミングチャートである。

【０１０５】まず入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「同相遅延動作」について説明する。

【０１０６】入力端子ｉｎが“Ｈ”である定常状態にお
いては、ＮＭＯＳ１ｎ、ＰＭＯＳ２ｐ、ＮＭＯＳ３ｎ、
およびＰＭＯＳ４ｐがＯＮしており、またリセットＮＭ
ＯＳ１３および１４はＯＮしており、出力端子ｏｕｔは
“Ｈ”である。

【０１０７】ここで入力端子ｉｎが“Ｈ”から“Ｌ”に
変化すると、リセットＮＭＯＳ１３および１４はＯＦＦ
するので、ＣＭＯＳインバータ１〜４による通常の遅延
動作となり、入力信号は各ＣＭＯＳインバータ１〜４に
おいてそれぞれ所定時間遅延され、図７に示すように、
縦続接続ＣＭＯＳインバータ全体の設定遅延時間τ（＝
τ1 ＋τ2 ＋τ3 ＋τ4 ）経過後に出力端子ｏｕｔが
“Ｈ”から“Ｌ”に変化する。

【０１０８】すなわち立ち上がり入力に対して、設定遅
延時間τ経過後に出力信号が立ち下がる。

【０１０９】次に入力信号が“Ｌ”から“Ｈ”に変化し
た場合の「同相“非”遅延動作」について説明する。

【０１１０】入力端子ｉｎが“Ｌ”から“Ｈ”に変化す
ると、リセットＮＭＯＳ１４がＯＮするので、点ｃは速
やかに“Ｌ”にリセットされ、ＰＭＯＳ４ｐがＯＮし、
またＣＭＯＳインバータ４の設定遅延時間τ4 は非常に
小さな値に設定されているので、出力端子ｏｕｔは立ち
上がり入力に同期して“Ｌ”から“Ｈ”に変化する。

【０１１１】また入力端子ｉｎが“Ｌ”から“Ｈ”に変
化すると、リセットＮＭＯＳ１３もＯＮし、点ｂは速や
かに“Ｈ”にリセットされ、ＰＭＯＳ３ｐがＯＦＦす
る。

【０１１２】このように、立ち上がり入力に対しては、
リセットＮＭＯＳ１４によって点ｃを速やかに“Ｌ”に
リセットすることにより、立ち上がり入力に同期して出
力信号が立ち上がる（立ち上がり入力に対しては“非
“遅延動作となる）。

【０１１３】またリセットＮＭＯＳ１３によって点ｂを
速やかに“Ｈ”にリセットし、ＰＭＯＳ３ｐをＯＦＦさ
せることにより、リセットＮＭＯＳ１４がＯＮしたとき
に、ＰＭＯＳ３ｐからリセットＮＭＯＳ１４へのパスで
貫通電流が流れるのを防止する。

【０１１４】以上のように第三実施形態によれば、立ち
上がり入力に同期してリセット動作を行うリセット手段
を設け、ゲート素子を用いずに立ち上がり入力“非”遅
延動作を実現することにより、入力信号が“Ｈ”である
期間が設定遅延時間τより短い場合の誤動作を回避する
ことができる。

【０１１５】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【０１１６】尚、リセットＮＭＯＳ１３に替えて、図９
に示すように、入力信号を反転させるインバータ１５
と、そのドレイン端子が点ｂに、ソース端子が電源ライ
ンに、またゲート端子がインバータ１５の出力端子にそ
れぞれ接続されているリセットＰＭＯＳ１６によってリ
セット手段を構成しても良い。

【０１１７】またリセットＮＭＯＳ１３を設けない構成
としても良い。

【０１１８】またリセットＮＭＯＳ１４に替えて、図１
０に示すように、入力信号を反転させるインバータ１７
と、そのソース端子が点ｃに、ドレイン端子がアースラ
インに、またゲート端子がインバータ１７の出力端子に
それぞれ接続されているリセットＰＭＯＳ１８によって
リセット手段を構成しても良い。

【０１１９】第四実施形態 図１１は本発明の第四実施形態を示す遅延回路の回路図
である。

【０１２０】図１１に示す遅延回路は、立ち下がり入力
に対してのみ遅延動作をして立ち上がり入力に対しては
遅延動作をせず、入力信号と逆相の遅延信号を出力する
立ち下がり入力逆相遅延回路であり、図５のリセットＰ
ＭＯＳ５、６、および１２に替えて、図７のリセットＮ
ＭＯＳ１３および１４を設け、さらにリセットＮＭＯＳ
１９を接続点ｄに対して設けたものである。

【０１２１】リセットＮＭＯＳ１９は、そのドレイン端
子が点ｄに、ソース端子がアースに、またゲート端子が
入力端子ｉｎにそれぞれ接続されている。

【０１２２】次に、このような構成を有する本遅延回路
の動作について説明する。

【０１２３】図１２は本遅延回路の動作タイミングを示
すタイミングチャートである。

【０１２４】まず入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「逆相遅延動作」について説明する。

【０１２５】入力端子ｉｎが“Ｈ”である定常状態にお
いては、出力端子ｏｕｔは“Ｌ”であり、リセットＮＭ
ＯＳ１３、１４、および１９はＯＮしている。

【０１２６】ここで入力端子ｉｎが“Ｈ”から“Ｌ”に
変化すると、リセットＮＭＯＳ１３、１４、および１９
はＯＦＦし、ＣＭＯＳインバータ１〜４および１１によ
る通常の遅延動作となり、入力信号は各ＣＭＯＳインバ
ータにおいてそれぞれ所定時間遅延され、図１２に示す
ように、縦続接続ＣＭＯＳインバータ全体の設定遅延時
間τ´（＝τ1 ＋τ2 ＋τ3 ＋τ4 ＋τ5 ）経過後に出
力端子ｏｕｔが“Ｌ”から“Ｈ”に変化する。

【０１２７】すなわち入力信号の立ち下がりに対して
は、設定遅延時間τ´経過後に出力信号が立ち上がる。

【０１２８】次に入力信号が“Ｌ”から“Ｈ”に変化し
た場合の「逆相“非”遅延動作」について説明する。

【０１２９】入力端子ｉｎが“Ｌ”から“Ｈ”に変化す
ると、リセットＮＭＯＳ１４がＯＮするので、点ｄは速
やかに“Ｈ”にリセットされ、ＮＭＯＳ１１ｎがＯＮ
し、またＣＭＯＳインバータ５の設定遅延時間τ5 は非
常に小さな値に設定されているので、出力端子ｏｕｔは
立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化す
る。

【０１３０】また入力端子ｉｎが“Ｌ”から“Ｈ”に変
化すると、リセットＮＭＯＳ１３および１４もＯＮし、
点ｂは“Ｈ”に、点ｃは“Ｌ”に、それぞれ速やかにリ
セットされ、ＰＭＯＳ３ｐおよびＮＭＯＳ４ｎがＯＦＦ
する。

【０１３１】このように、立ち上がり入力に対しては、
リセットＮＭＯＳ１９によって点ｄを速やかに“Ｈ”に
リセットすることにより、立ち上がり入力に同期して出
力信号が立ち下がる（立ち上がり入力に対しては“非
“遅延動作となる）。

【０１３２】またリセットＮＭＯＳ１４によって点ｃを
速やかに“Ｌ”にリセットし、ＮＭＯＳ４ｎをＯＦＦさ
せることにより、リセットＮＭＯＳ１９がＯＮしたとき
に、リセットＮＭＯＳ１９からＮＭＯＳ４ｎへのパスで
貫通電流が流れるのを防止し、さらにリセットＮＭＯＳ
１３によって点ｂを速やかに“Ｈ”にリセットし、ＰＭ
ＯＳ３ｐをＯＦＦさせることにより、リセットＮＭＯＳ
１４がＯＮしたときに、ＰＭＯＳ３ｐからリセットＮＭ
ＯＳ１４へのパスで貫通電流が流れるのを防止する。

【０１３３】以上のように第四実施形態によれば、立ち
上がり入力に同期してリセット動作を行うリセット手段
を設け、ゲート素子を用いずに立ち上がり入力“非”遅
延動作を実現することにより、入力信号が“Ｈ”である
期間が設定遅延時間τ´より短い場合の誤動作を回避す
ることができる。

【０１３４】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がない。

【０１３５】尚、リセットＮＭＯＳ１３あるいはリセッ
トＮＭＯＳ１９に替えて、図９に示すＰＭＯＳによるリ
セット手段を用いても良く、リセットＮＭＯＳ１４に替
えて、図１０に示すＰＭＯＳによるリセット手段を用い
ても良い。

【０１３６】またリセットＮＭＯＳ１３を設けない構
成、あるいはリセットＮＭＯＳ１３および１４を設けな
い構成としても良い。

【０１３７】第五実施形態 図１３は本発明の第五実施形態を示すパルス発生回路の
回路図である。

【０１３８】図１３に示すパルス回路は、立ち下がり入
力のみに同期して負極性のパルスを発生するものであ
り、入力信号の立ち上がりのみを逆相遅延させる遅延回
路２１と、二入力のＮＡＮＤゲート２２によって構成さ
れる。

【０１３９】遅延回路２１は、上記の第二実施形態にお
いて説明した、図５に示す構成のものを用いる。

【０１４０】ＮＡＮＤゲート２２の一方の入力端子は遅
延回路２１の出力端子に接続されており（図中ａ点で示
す）、他方の入力端子は本パルス発生回路の入力端子ｉ
ｎに接続されている。

【０１４１】次に、このような構成を有する本パルス発
生回路の動作について説明する。

【０１４２】図１４は本実施形態の動作タイミングを示
すタイミングチャートである。

【０１４３】まず入力信号が“Ｌ”から“Ｈ”に変化し
た場合の「パルス発生動作」について説明する。

【０１４４】入力端子ｉｎが“Ｌ”であるときは、点ａ
は“Ｈ”であり、出力端子ｏｕｔは“Ｈ”である。

【０１４５】ここで入力端子ｉｎが“Ｌ”から“Ｈ”に
変化しても、遅延回路２１は逆相遅延動作をするので、
点ａは設定遅延時間τ´経過するまでは“Ｈ”のままに
保たれ、従って出力端子ｏｕｔは入力変化に同期して
“Ｈ”から“Ｌ”に変化し、τ経過後に“Ｈ”に戻る。

【０１４６】すなわち立ち上がり入力に同期したパルス
幅τ´の負極性パルスが出力される。

【０１４７】次に入力信号が“Ｈ”から“Ｌ”に変化し
た場合は、点ａは“Ｌ”から“Ｈ”に変化するが、入力
端子ｉｎと点ａがともに“Ｈ”となる期間がないので、
出力端子ｏｕｔは“Ｈ”のままでありパルスを出力しな
い。

【０１４８】このとき遅延回路２１は非遅延動作をする
ので、点ａは立ち下がり入力に同期して“Ｌ”から
“Ｈ”に変化する。

【０１４９】以上のように第五実施形態によれば、立ち
下がり入力に同期して、点ａのレベル変化が瞬時に行わ
れるので、入力信号の“Ｌ”期間が短い場合にも、入力
信号が“Ｈ”に戻るとき（立ち上がるとき）には、必ず
点ａは“Ｈ”になっているので、立ち上がり入力に同期
して確実にパルスを発生することができる。

【０１５０】第六実施形態 図１５は本発明の第六実施形態を示すパルス発生回路の
回路図である。

【０１５１】図１５に示すパルス発生回路は、立ち上が
り入力のみに同期して正極性のパルスを発生するもので
あり、立ち下がり入力のみを遅延させる逆相遅延回路３
１と、二入力のＮＯＲゲート３２によって構成される。

【０１５２】遅延回路２１は、上記の第四実施形態にお
いて説明した、図９に示す構成のものを用いる。

【０１５３】ＮＯＲゲート３２の一方の入力端子は遅延
回路３１の出力端子に接続されており（図中ａ点で示
す）、他方の入力端子は本パルス発生回路の入力端子ｉ
ｎに接続されている。

【０１５４】次にこのような構成を有する本パルス発生
回路の動作について説明する。

【０１５５】図１６は本パルス発生回路の動作タイミン
グを示すタイミングチャートである。

【０１５６】まず入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「パルス発生動作」について説明する。

【０１５７】入力端子ｉｎが“Ｈ”であるときは、点ａ
は“Ｌ”であり、出力端子ｏｕｔは“Ｌ”である。

【０１５８】ここで入力端子ｉｎが“Ｌ”から“Ｈ”に
変化しても、遅延回路３１は逆相遅延動作をするので、
点ａは設定遅延時間τ´経過するまでは“Ｌ”のままに
保たれ、従って出力端子ｏｕｔは立ち下がり入力に同期
して“Ｌ”から“Ｈ”に変化し、τ経過後に“Ｌ”に戻
る。

【０１５９】すなわち立ち下がり入力に同期したパルス
幅τ´の正極性パルスが出力される。

【０１６０】次に入力信号が“Ｌ”から“Ｈ”に変化し
た場合は、点ａは“Ｈ”から“Ｌ”に変化するが、入力
端子ｉｎと点ａがともに“Ｌ”となる期間がないので、
出力端子ｏｕｔは“Ｌ”のままでありパルスを出力しな
い。

【０１６１】このとき遅延回路３１は非遅延動作をする
ので、点ａは入力変化に同期して“Ｈ”から“Ｌ”に変
化する。

【０１６２】以上のように第六実施形態によれば、立ち
上がり入力に同期して、点ａのレベル変化が瞬時に行わ
れるので、入力信号の“Ｈ”期間が短い場合にも、入力
信号が“Ｌ”に戻るとき（立ち下がるとき）には、必ず
点ａは“Ｌ”になっているので、立ち下がり入力に同期
して確実にパルスを発生することができる。

【０１６３】第七実施形態 図１７は本発明の第七実施形態を示すパルス発生回路の
回路図である。

【０１６４】図１７に示すパルス回路は、入力変化（立
ち上がり入力および立ち下がり入力）に同期して正極性
のパルスを発生するものであり、入力信号を反転させる
インバータ４１と、入力信号の立ち上がりのみを遅延さ
せる同相遅延回路４２と、インバータ４１による入力反
転信号の立ち上がりのみを遅延させる同相遅延回路４３
と、二入力のＮＯＲゲート４４によって構成される。

【０１６５】遅延回路４２および４３は、上記の第一実
施形態において説明した、図１に示す構成のものを用
い、両遅延回路の設定遅延時間はともにτであるとす
る。

【０１６６】同相遅延回路４３の入力端子はインバータ
４１の出力端子に接続されており（図中ａ点で示す）、
またＮＯＲゲート４４の一方の入力端子は遅延回路４２
の出力端子に接続されており（図中ｂ点で示す）、他方
の入力端子は遅延回路４３の出力端子に接続されている
（図中ｃ点で示す）。

【０１６７】次にこのような構成を有する本パルス発生
回路の動作について説明する。

【０１６８】図１８は本パルス発生回路の動作タイミン
グを示すタイミングチャートである。

【０１６９】まず入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「パルス発生動作」について説明する。

【０１７０】入力端子ｉｎが“Ｌ”であるときは、点ａ
は“Ｈ”、点ｂは“Ｌ”、点ｃは“Ｈ”であり、出力端
子ｏｕｔは“Ｌ”である。

【０１７１】ここで入力端子ｉｎが“Ｌ”から“Ｈ”に
変化すると、遅延回路４２は同相遅延動作をするので、
点ｂは設定遅延時間τ経過するまでは“Ｌ”のままに保
たれる。

【０１７２】また点ａは立ち上がり入力に同期して
“Ｈ”から“Ｌ”に変化し、このとき遅延回路４３は非
遅延動作をするので、点ｃは点ａのレベル変化に同期し
て、すなわち立ち上がり入力に同期して“Ｈ”から
“Ｌ”に変化する。

【０１７３】従って出力端子ｏｕｔは入力変化に同期し
て“Ｌ”から“Ｈ”に変化し、τ経過後に“Ｌ”に戻
る。

【０１７４】すなわち立ち上がり入力に同期したパルス
幅τの正極性パルスが出力される。次に入力信号が
“Ｈ”から“Ｌ”に変化した場合の「パルス発生動作」
について説明する。

【０１７５】入力端子ｉｎが“Ｈ”から“Ｌ”に変化す
ると、遅延回路４２は非遅延動作をするので、点ｂはこ
の立ち下がり入力に同期して“Ｈ”から“Ｌ”に変化す
る。また点ａは立ち下がり入力に同期して“Ｌ”から
“Ｈ”に変化し、このとき遅延回路４３は同相遅延動作
をするので、点ｃは点ａのレベル変化、すなわち入力端
子ｉｎのレベル変化から設定遅延時間τを経過するまで
は“Ｌ”のままに保たれる。

【０１７６】従って出力端子ｏｕｔは立ち下がり入力に
同期して“Ｌ”から“Ｈ”に変化し、τ経過後に“Ｌ”
に戻る。

【０１７７】すなわち立ち下がり入力に同期したパルス
幅τの正極性パルスが出力される。以上のように第七実
施形態によれば、立ち上がり入力同相遅延回路４２およ
び４３として、リセット手段を設けることによりゲート
素子を用いずに構成された図１に示す遅延回路を用いる
ことにより、遅延回路４２および４３に起因する誤動作
を回避して、入力変化に同期して確実にパルスを発生す
ることができ、また回路構成を簡素化することができ
る。

【０１７８】第八実施形態 図１９は本発明の第八実施形態を示すパルス発生回路の
回路図である。

【０１７９】図１９に示すパルス発生回路は、入力変化
（立ち上がり入力および立ち下がり入力）に同期して負
極性のパルスを発生するものであり、図１７のパルス発
生回路において、遅延回路４２および４３に替えて、そ
の遅延回路への入力信号の立ち下がりのみを遅延させる
同相遅延回路５２および５３を用い、またＮＯＲゲート
４４に替えて、二入力のＮＡＮＤゲート５４を用いたも
のである。

【０１８０】遅延回路５２および５３は、上記の第三実
施形態において説明した、図７に示す構成のものを用
い、両遅延回路の設定遅延時間はともにτであるとす
る。

【０１８１】次に、このような構成を有する本パルス発
生回路の動作について説明する。

【０１８２】図１８は本パルス発生回路の動作タイミン
グを示すタイミングチャートである。

【０１８３】まず入力信号が“Ｈ”から“Ｌ”に変化し
た場合の「パルス発生動作」について説明する。

【０１８４】入力端子ｉｎが“Ｈ”であるときは、点ａ
は“Ｌ”、点ｂは“Ｈ”、点ｃは“Ｌ”であり、出力端
子ｏｕｔは“Ｈ”である。

【０１８５】ここで入力端子ｉｎが“Ｈ”から“Ｌ”に
変化すると、遅延回路５２は同相遅延動作をするので、
点ｂは設定遅延時間τ経過するまでは“Ｈ”のままに保
たれる。

【０１８６】また点ａはこの立ち下がり入力に同期して
“Ｌ”から“Ｈ”に変化し、このとき遅延回路５３は非
遅延動作をするので、点ｃは点ａのレベル変化に同期し
て、すなわち立ち下がり入力に同期して“Ｌ”から
“Ｈ”に変化する。

【０１８７】従って出力端子ｏｕｔは立ち下がり入力に
同期して“Ｈ”から“Ｌ”に変化し、τ経過後に“Ｌ”
に戻る。

【０１８８】すなわち立ち下がり入力に同期したパルス
幅τの負極性パルスが出力される。次に入力信号が
“Ｌ”から“Ｈ”に変化した場合の「パルス発生動作」
について説明する。

【０１８９】入力端子ｉｎが“Ｌ”から“Ｈ”に変化す
ると、遅延回路５２は非遅延動作をするので、点ｂはこ
の立ち上がり入力に同期して“Ｌ”から“Ｈ”に変化す
る。また点ａは立ち上がり入力に同期して“Ｈ”から
“Ｌ”に変化し、このとき遅延回路４３は同相遅延動作
をするので、点ｃは点ａのレベル変化、すなわち入力端
子ｉｎのレベル変化から設定遅延時間τを経過するまで
は“Ｈ”のままに保たれる。

【０１９０】従って出力端子ｏｕｔは立ち上がり入力に
同期して“Ｈ”から“Ｌ”に変化し、τ経過後に“Ｈ”
に戻る。

【０１９１】すなわち立ち上がり入力に同期したパルス
幅τの負極性パルスが出力される。以上のように第八実
施形態によれば、立ち下がり入力同相遅延回路５２およ
び５３として、リセット手段を設けることによりゲート
素子を用いずに構成された図７に示す遅延回路を用いる
ことにより、遅延回路５２および５３に起因する誤動作
を回避して、入力変化に同期して確実にパルスを発生す
ることができ、また回路構成を簡素化することができ
る。

【０１９２】

【発明の効果】以上説明したように本発明の請求項１な
いし４に記載の遅延回路によれば、立ち上がり入力ある
いは立ち下がり入力に対してのみ動作するリセット手段
によって、出力信号を立ち上がり入力あるいは立ち下が
り入力に同期して変化させることにより、ゲート素子を
用いずに立ち上がり入力遅延動作あるいは立ち下がり入
力遅延動作を実現することができ、従って誤動作を回避
することができるという効果を有する。

【０１９３】またＣＭＯＳインバータの縦続接続段数は
偶数に制限されることがないので、設計自由度を向上さ
せることができるという効果を有する。

【０１９４】さらに出力部がＣＭＯＳインバータなの
で、駆動能力向上のために別にドライバーを設ける必要
がないという効果を有する。

【０１９５】請求項５または６に記載のパルス発生回路
によれば、奇数段のＣＭＯＳインバータよりなる遅延回
路によって立ち上がり入力逆相遅延信号あるいは立ち下
がり入力逆相遅延信号を作成し、この逆相遅延信号と入
力信号をＮＡＮＤあるいはＮＯＲ出力することにより、
立ち上がり入力あるいは立ち下がり入力に同期したパル
スを確実に発生することができるという効果を有する。

【０１９６】請求項７または請求項８記載のパルス発生
回路によれば、偶数段のＣＭＯＳインバータよりなる第
一の遅延回路によって立ち上がり入力同相遅延信号ある
いは立ち下がり入力同相遅延信号を作成し、また偶数段
のＣＭＯＳインバータよりなり、入力反転信号を入力と
する第二の遅延回路によって立ち下がり入力逆相遅延信
号あるいは立ち上がり入力逆相遅延信号を作成し、この
第一の遅延回路による同相遅延信号と第二の遅延回路に
よる逆相遅延信号をＮＯＲあるいはＮＡＮＤ出力するこ
とにより、入力変化に同期したパルスを確実に発生する
ことができ、また回路構成を簡素化することができると
いう効果を有する。

【図面の簡単な説明】

【図１】 本発明の第一実施形態を示す遅延回路の回路
図である。

【図２】 本発明の第一実施形態の動作タイミングを示
すタイミングチャートである。

【図３】 本発明の第一実施形態におけるリセット手段
の別の形を示す図である。

【図４】 本発明の第一実施形態におけるリセット手段
の別の形を示す図である。

【図５】 本発明の第二実施形態を示す遅延回路の回路
図である。

【図６】 本発明の第二実施形態の動作タイミングを示
すタイミングチャートである。

【図７】 本発明の第三実施形態を示す遅延回路の回路
図である。

【図８】 本発明の第三実施形態の動作タイミングを示
すタイミングチャートである。

【図９】 本発明の第三実施形態におけるリセット手段
の別の形を示す図である。

【図１０】 本発明の第三実施形態におけるリセット手
段の別の形を示す図である。

【図１１】 本発明の第四実施形態を示す遅延回路の回
路図である。

【図１２】 本発明の第四実施形態の動作タイミングを
示すタイミングチャートである。

【図１３】 本発明の第五実施形態を示すパルス発生回
路の回路図である。

【図１４】 本発明の第五実施形態の動作タイミングを
示すタイミングチャートである。

【図１５】 本発明の第六実施形態を示すパルス発生回
路の回路図である。

【図１６】 本発明の第六実施形態の動作タイミングを
示すタイミングチャートである。

【図１７】 本発明の第七実施形態を示すパルス発生回
路の回路図である。

【図１８】 本発明の第七実施形態の動作タイミングを
示すタイミングチャートである。

【図１９】 本発明の第八実施形態を示すパルス発生回
路の回路図である。

【図２０】 本発明の第八実施形態の動作タイミングを
示すタイミングチャートである。

【図２１】 従来の遅延回路の一例を示す回路図および
動作タイミングチャートである。

【図２２】 従来のパルス発生回路の一例を示す回路図
および動作タイミングチャートである。

【符号の説明】

１、２、３、４、１１ ＣＭＯＳインバータ １ｐ、２ｐ、３ｐ、４ｐ、１１ｐ ＰＭＯＳトランジス
タ １ｎ、２ｎ、３ｎ、４ｎ、１１ｎ ＮＭＯＳトランジス
タ ５、６、１２、１６、１８ リセットＰＭＯＳトランジ
スタ ７、９、１５、１７、４１ インバ−タ ８、１０、１３、１４、１９ リセットＮＭＯＳトラン
ジスタ ２１、３１、４２、４３、５２、５３ 遅延回路 ２２、５４ ＮＡＮＤゲート ３２、４４ ＮＯＲゲート

Claims (8)

【特許請求の範囲】
1. 【請求項１】 縦続接続されたＮ段のＣＭＯＳインバー
   タと、 第ｉないしＮ段目のＣＭＯＳインバータのうち（ｉ≦
   Ｎ）、奇数段目のＣＭＯＳインバータの入力端子を入力
   信号の立ち下がりに同期してプルアップし、偶数段目の
   ＣＭＯＳインバータの入力端子を入力信号の立ち下がり
   に同期してプルダウンするリセット手段とを有すること
   を特徴とする遅延回路。
2. 【請求項２】 縦続接続されたＮ段のＣＭＯＳインバー
   タと、 第ｉないしＮ段目のＣＭＯＳインバータのうち（ｉ≦
   Ｎ）、奇数段目のＣＭＯＳインバータの入力端子を入力
   信号の立ち上がりに同期してプルダウンし、偶数段目の
   ＣＭＯＳインバータの入力端子を入力信号の立ち上がり
   に同期してプルアップするリセット手段とを有すること
   を特徴とする遅延回路。
3. 【請求項３】 前記リセット手段は、第ｉないしＮ段目
   のＣＭＯＳインバータの入力端子に対し、入力信号をゲ
   ート入力とするＰＭＯＳトランジスタまたは入力信号の
   反転信号をゲート入力とするＮＭＯＳトランジスタのど
   ちらかを個別に設けたものであることを特徴とする請求
   項１に記載の遅延回路。
4. 【請求項４】 前記リセット手段は、第ｉないしＮ段
   目のＣＭＯＳインバータの入力端子に対し、入力信号を
   ゲート入力とするＮＭＯＳトランジスタまたは入力信号
   の反転信号をゲート入力とするＰＭＯＳトランジスタの
   どちらかを個別に設けたものであることを特徴とする請
   求項２に記載の遅延回路。
5. 【請求項５】 奇数段のＣＭＯＳインバータよりなる請
   求項１または３に記載の遅延回路と、 前記遅延回路の入力信号および出力信号を入力とするＮ
   ＡＮＤゲートとを具備することを特徴とするパルス発生
   回路。
6. 【請求項６】 奇数段のＣＭＯＳインバータよりなる請
   求項２または４に記載の遅延回路と、 前記遅延回路の入力信号および出力信号を入力とするＮ
   ＯＲゲートとを具備することを特徴とするパルス発生回
   路。
7. 【請求項７】 第一の遅延回路と、 前記第一の遅延回路の入力信号を反転させるインバータ
   と、 前記インバータから出力される反転信号を入力とする第
   二の前記遅延回路と、 前記第一および第二の遅延回路の出力信号を入力とする
   ＮＯＲゲートとを具備し、 前記第一および第二の遅延回路の各々は、偶数段のＣＭ
   ＯＳインバータよりなる請求項１または３に記載の遅延
   回路により構成されていることを特徴とするパルス発生
   回路。
8. 【請求項８】 第一の遅延回路と、 前記第一の遅延回路の入力信号を反転させるインバータ
   と、 前記インバータから出力される反転信号を入力とする第
   二の前記遅延回路と、 前記第一および第二の遅延回路の出力信号を入力とする
   ＮＡＮＤゲートとを具備し、 前記第一および第二の遅延回路の各々は、偶数段のＣＭ
   ＯＳインバータよりなる請求項２または４に記載の遅延
   回路により構成されていることを特徴とするパルス発生
   回路。