JP3173408B2 - 信号多重化回路 - Google Patents
信号多重化回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、信号多重化回路に
関し、特に同期遅延回路の出力信号などを多重化するた
めに用いられる信号多重化回路に関するものである。
関し、特に同期遅延回路の出力信号などを多重化するた
めに用いられる信号多重化回路に関するものである。
【０００２】
【従来の技術】従来、シンクロナスＤＲＡＭにおける外
部クロックに対する内部クロックの位相調整等の用途に
はＰＬＬ（Phase Locked Loop ）やＤＬＬ（Delay Lock
ed Loop ）が用いられてきたが、これらの制御回路はフ
ィードバック制御を基本とする回路であり、ロックがか
かるまでに数十ないし数百クロックを要し、動作不安定
期間が長くなるという欠点があった。これに対処するも
のとして、いくつかのタイプの同期遅延回路が提案され
ているが、いずれのタイプの同期遅延回路もディジタル
遅延回路を基礎として構成されているため、基本となる
単位遅延回路の遅延時間に由来して分解能が制限され、
これに起因して位相誤差が生じる。しかし、分解能およ
び位相誤差は、単位遅延回路の半分（または１／４、１
／８、…）の遅延時間差をもつ２つ（または４個、８
個、…）の同期遅延回路を設け、それぞれの同期遅延回
路の出力信号を多重化することにより、低減することが
できる。
部クロックに対する内部クロックの位相調整等の用途に
はＰＬＬ（Phase Locked Loop ）やＤＬＬ（Delay Lock
ed Loop ）が用いられてきたが、これらの制御回路はフ
ィードバック制御を基本とする回路であり、ロックがか
かるまでに数十ないし数百クロックを要し、動作不安定
期間が長くなるという欠点があった。これに対処するも
のとして、いくつかのタイプの同期遅延回路が提案され
ているが、いずれのタイプの同期遅延回路もディジタル
遅延回路を基礎として構成されているため、基本となる
単位遅延回路の遅延時間に由来して分解能が制限され、
これに起因して位相誤差が生じる。しかし、分解能およ
び位相誤差は、単位遅延回路の半分（または１／４、１
／８、…）の遅延時間差をもつ２つ（または４個、８
個、…）の同期遅延回路を設け、それぞれの同期遅延回
路の出力信号を多重化することにより、低減することが
できる。
【０００３】図６は、特願平８−２４３０２２号にて提
案された多重化回路を有する同期遅延回路のブロック図
である。この先行技術に係る多重同期遅延回路は、異な
る遅延時間の入力遅延回路１０１ＡＡ・１０１ＢＡと異
なる遅延時間の出力遅延回路１０２ＡＡ・１０２ＢＡと
をそれぞれ有し、遅延信号を順に出力する第一、第二の
同期遅延回路１００Ａ、１００Ｂと、各遅延信号が入力
されそれらを論理演算により多重化する多重化回路１０
０Ｃと、を備え、更に、受信回路１０５、第１の遅延回
路１０７、第２の遅延回路１０８、増幅回路１０６を有
している。
案された多重化回路を有する同期遅延回路のブロック図
である。この先行技術に係る多重同期遅延回路は、異な
る遅延時間の入力遅延回路１０１ＡＡ・１０１ＢＡと異
なる遅延時間の出力遅延回路１０２ＡＡ・１０２ＢＡと
をそれぞれ有し、遅延信号を順に出力する第一、第二の
同期遅延回路１００Ａ、１００Ｂと、各遅延信号が入力
されそれらを論理演算により多重化する多重化回路１０
０Ｃと、を備え、更に、受信回路１０５、第１の遅延回
路１０７、第２の遅延回路１０８、増幅回路１０６を有
している。
【０００４】受信回路１０５は、外部クロックを入力信
号として受信し一定パルス幅のパルスを生成する機能を
有する。受信回路１０５の出力信号は、第１の遅延回路
１０７、第２の遅延回路１０８を介して第一、第二の同
期遅延回路１００Ａおよび１００Ｂの入力遅延回路１０
１ＡＡ、１０１ＢＡに入力されると共に第一、第二の同
期遅延回路１００Ａ、１００Ｂの制御信号線１０９Ａ、
１０９Ｂに入力される。第一、第二の同期遅延回路１０
０Ａ、１００Ｂの出力信号は多重化回路１００Ｃに入力
され、多重化回路１００Ｃの出力信号は増幅回路１０６
に入力される。第一の同期遅延回路１００Ａと第二の同
期遅延回路１００Ｂとはほぼ同様の構成を有する。すな
わち、第一の同期遅延回路１００Ａと第二の同期遅延回
路１００Ｂは、入力遅延回路１０１ＡＡと入力遅延回路
１０１ＢＡとの遅延時間および出力遅延回路１０２ＡＡ
と出力遅延回路１０２ＢＡとの遅延時間が相違している
のみで他は同等に構成されている。よって、以下主とし
て第一の同期遅延回路１００Ａの内部構成および動作に
ついて説明するが、第二の同期遅延回路１００Ｂについ
ても同様であると理解されたい。
号として受信し一定パルス幅のパルスを生成する機能を
有する。受信回路１０５の出力信号は、第１の遅延回路
１０７、第２の遅延回路１０８を介して第一、第二の同
期遅延回路１００Ａおよび１００Ｂの入力遅延回路１０
１ＡＡ、１０１ＢＡに入力されると共に第一、第二の同
期遅延回路１００Ａ、１００Ｂの制御信号線１０９Ａ、
１０９Ｂに入力される。第一、第二の同期遅延回路１０
０Ａ、１００Ｂの出力信号は多重化回路１００Ｃに入力
され、多重化回路１００Ｃの出力信号は増幅回路１０６
に入力される。第一の同期遅延回路１００Ａと第二の同
期遅延回路１００Ｂとはほぼ同様の構成を有する。すな
わち、第一の同期遅延回路１００Ａと第二の同期遅延回
路１００Ｂは、入力遅延回路１０１ＡＡと入力遅延回路
１０１ＢＡとの遅延時間および出力遅延回路１０２ＡＡ
と出力遅延回路１０２ＢＡとの遅延時間が相違している
のみで他は同等に構成されている。よって、以下主とし
て第一の同期遅延回路１００Ａの内部構成および動作に
ついて説明するが、第二の同期遅延回路１００Ｂについ
ても同様であると理解されたい。
【０００５】第一の同期遅延回路１００Ａは、第一、第
二の同期遅延回路間の入力パルス信号の遅延時間差を調
整する入力遅延回路１０１ＡＡと、カスケード接続の複
数段ゲートからなり入力遅延回路１０１ＡＡの出力信号
を順次遅延させつつ伝達する検出遅延回路列１０１Ａ
と、この検出遅延回路列１０１Ａの各段ゲートの出力
を、制御信号線１０９Ａに入力されるパルス信号に同期
して転写遅延回路列１０２Ａに並列に転送する制御回路
１０３Ａと、検出遅延回路列１０１Ａと信号伝達経路が
逆向きに配置されたカスケード接続の複数段ゲートから
なり、各段ゲートに制御回路１０３Ａから並列出力され
た各信号を符号を反転して受け取り、順次遅延させつつ
伝達し、出力する転写遅延回路列１０２Ａと、この転写
遅延回路列１０２Ａの出力信号を遅延時間調整して出力
する出力遅延回路１０２ＡＡと、転写遅延回路列１０２
Ａの各単位遅延回路の遅延時間を検出遅延回路列１０１
Ａの各単位遅延回路の遅延時間に揃えるための負荷調整
素子１０４Ａと、を備えている。
二の同期遅延回路間の入力パルス信号の遅延時間差を調
整する入力遅延回路１０１ＡＡと、カスケード接続の複
数段ゲートからなり入力遅延回路１０１ＡＡの出力信号
を順次遅延させつつ伝達する検出遅延回路列１０１Ａ
と、この検出遅延回路列１０１Ａの各段ゲートの出力
を、制御信号線１０９Ａに入力されるパルス信号に同期
して転写遅延回路列１０２Ａに並列に転送する制御回路
１０３Ａと、検出遅延回路列１０１Ａと信号伝達経路が
逆向きに配置されたカスケード接続の複数段ゲートから
なり、各段ゲートに制御回路１０３Ａから並列出力され
た各信号を符号を反転して受け取り、順次遅延させつつ
伝達し、出力する転写遅延回路列１０２Ａと、この転写
遅延回路列１０２Ａの出力信号を遅延時間調整して出力
する出力遅延回路１０２ＡＡと、転写遅延回路列１０２
Ａの各単位遅延回路の遅延時間を検出遅延回路列１０１
Ａの各単位遅延回路の遅延時間に揃えるための負荷調整
素子１０４Ａと、を備えている。
【０００６】図７は、第一の同期遅延回路１００Ａの内
部構成を示す回路図である。検出遅延回路列１０１Ａお
よび転写遅延回路列１０２Ａは、２入力ＮＡＮＤ回路と
インバータとが交互に配置された構成を有し、制御回路
１０３Ａおよび負荷調整素子１０４Ａは、２入力ＮＡＮ
Ｄ回路の配列からなる。すなわち、検出遅延回路列１０
１Ａは、入力側からＮＡＮＤ回路ＦＮ１、インバータＦ
Ｉ１、ＮＡＮＤ回路ＦＮ２、インバータＦＩ２…ＮＡＮ
Ｄ回路ＦＮｎ、インバータＦＩｎ、ＮＡＮＤ回路ＦＮｎ
＋１、インバータＦＩｎ＋１、ＮＡＮＤ回路ＦＮｎ＋２
…の順に縦続接続した構成を有し、転写遅延回路列１０
２Ａは、出力側から、インバータＲＩ１、ＮＡＮＤ回路
ＲＮ１、インバータＲＩ２、ＮＡＮＤ回路ＲＮ２…イン
バータＲＩｎ、ＮＡＮＤ回路ＲＮｎ、インバータＲＩｎ
＋１、ＮＡＮＤ回路ＲＮｎ＋１…の順に縦続接続した構
成を有する。また、制御回路１０３Ａは、一方の入力端
子が制御信号線１０９Ａに接続されたＮＡＮＤ回路ＣＮ
１、ＣＮ２、…、ＣＮｎ、ＣＮｎ＋１、…のＮＡＮＤ回
路列により構成され、負荷調整素子１０４Ａは、一方の
入力端子が接地線１１０に接続されたＮＡＮＤ回路ＧＮ
ｌ、ＧＮ２、…、ＧＮｎ、ＧＮｎ＋１、…のＮＡＮＤ回
路列により構成されている。
部構成を示す回路図である。検出遅延回路列１０１Ａお
よび転写遅延回路列１０２Ａは、２入力ＮＡＮＤ回路と
インバータとが交互に配置された構成を有し、制御回路
１０３Ａおよび負荷調整素子１０４Ａは、２入力ＮＡＮ
Ｄ回路の配列からなる。すなわち、検出遅延回路列１０
１Ａは、入力側からＮＡＮＤ回路ＦＮ１、インバータＦ
Ｉ１、ＮＡＮＤ回路ＦＮ２、インバータＦＩ２…ＮＡＮ
Ｄ回路ＦＮｎ、インバータＦＩｎ、ＮＡＮＤ回路ＦＮｎ
＋１、インバータＦＩｎ＋１、ＮＡＮＤ回路ＦＮｎ＋２
…の順に縦続接続した構成を有し、転写遅延回路列１０
２Ａは、出力側から、インバータＲＩ１、ＮＡＮＤ回路
ＲＮ１、インバータＲＩ２、ＮＡＮＤ回路ＲＮ２…イン
バータＲＩｎ、ＮＡＮＤ回路ＲＮｎ、インバータＲＩｎ
＋１、ＮＡＮＤ回路ＲＮｎ＋１…の順に縦続接続した構
成を有する。また、制御回路１０３Ａは、一方の入力端
子が制御信号線１０９Ａに接続されたＮＡＮＤ回路ＣＮ
１、ＣＮ２、…、ＣＮｎ、ＣＮｎ＋１、…のＮＡＮＤ回
路列により構成され、負荷調整素子１０４Ａは、一方の
入力端子が接地線１１０に接続されたＮＡＮＤ回路ＧＮ
ｌ、ＧＮ２、…、ＧＮｎ、ＧＮｎ＋１、…のＮＡＮＤ回
路列により構成されている。
【０００７】次に、検出遅延回路列１０１Ａ、転写遅延
回路列１０２Ａ、制御回路１０３Ａ、負荷調整素子１０
４Ａの相互の接続関係をそれぞれのｎ段目のゲート段で
説明する。検出遅延回路列１０１ＡのインバータＦＩｎ
の出力端子は、ＮＡＮＤ回路ＦＮｎ＋１の一方の入力端
子に接続されると共に、制御回路１０３ＡのＮＡＮＤ回
路ＣＮｎの制御信号線１０９Ａに接続されない側の入力
端子に接続される。制御回路１０３ＡのＮＡＮＤ回路Ｃ
Ｎｎの出力端子は、検出遅延回路列１０１ＡのＮＡＮＤ
回路ＦＮｎ十２のインバータＦＩｎ＋１の出力端子に接
続されない側の入力端子に接続されると共に、転写遅延
回路列１０２ＡのＮＡＮＤ回路ＲＮｎのインバータＲＩ
ｎ＋１の出力端子に接続されない側の入力端子に接続さ
れる。転写遅延回路列１０２ＡのＮＡＮＤ回路ＲＮｎの
出力端子は、転写遅延回路列１０２ＡのインバータＲＩ
ｎの入力端子に接続される。
回路列１０２Ａ、制御回路１０３Ａ、負荷調整素子１０
４Ａの相互の接続関係をそれぞれのｎ段目のゲート段で
説明する。検出遅延回路列１０１ＡのインバータＦＩｎ
の出力端子は、ＮＡＮＤ回路ＦＮｎ＋１の一方の入力端
子に接続されると共に、制御回路１０３ＡのＮＡＮＤ回
路ＣＮｎの制御信号線１０９Ａに接続されない側の入力
端子に接続される。制御回路１０３ＡのＮＡＮＤ回路Ｃ
Ｎｎの出力端子は、検出遅延回路列１０１ＡのＮＡＮＤ
回路ＦＮｎ十２のインバータＦＩｎ＋１の出力端子に接
続されない側の入力端子に接続されると共に、転写遅延
回路列１０２ＡのＮＡＮＤ回路ＲＮｎのインバータＲＩ
ｎ＋１の出力端子に接続されない側の入力端子に接続さ
れる。転写遅延回路列１０２ＡのＮＡＮＤ回路ＲＮｎの
出力端子は、転写遅延回路列１０２ＡのインバータＲＩ
ｎの入力端子に接続される。
【０００８】転写遅延回路列１０２ＡのインバータＲＩ
ｎの出力端子は、ＮＡＮＤ回路ＲＮｎ−１の制御回路１
０３ＡのＮＡＮＤ回路ＣＮｎ−１の出力端子に接続され
ない側の入力端子に接続されると共に、負荷調整素子１
０４ＡのＮＡＮＤ回路ＧＮｎの接地線１１０Ａに接続さ
れない側の入力端子に接続される。負荷調整素子１０４
ＡのＮＡＮＤ回路ＧＮｎの出力端子は開放（ｏｐｅｎ）
状態とされる。また、検出遅延回路列１０１Ａの初段の
ＮＡＮＤ回路ＦＮ１の一方の入力端子には、入力遅延回
路１０１ＡＡの出力端子が接続され、転写遅延回路列１
０２Ａの最後段のインバータＲＩ１の出力端子は、出力
遅延回路１０２ＡＡの入力端子に接続されている。ま
た、検出遅延回路列１０１Ａの初段および２段目のＮＡ
ＮＤ回路ＦＮ１、ＦＮ２の入力遅延回路１０１ＡＡの出
力端子または検出遅延回路列１０１ＡのインバータＦＩ
１の出力端子に接続されない側の入力端子、および、転
写遅延回路列１０２Ａの初段の（図中、最右端の）ＮＡ
ＮＤ回路の制御回路１０３Ａの最後の（図中、最右端
の）ＮＡＮＤ回路の出力端子に接続されない側の入力端
子、は電源線１１１に接続されている。
ｎの出力端子は、ＮＡＮＤ回路ＲＮｎ−１の制御回路１
０３ＡのＮＡＮＤ回路ＣＮｎ−１の出力端子に接続され
ない側の入力端子に接続されると共に、負荷調整素子１
０４ＡのＮＡＮＤ回路ＧＮｎの接地線１１０Ａに接続さ
れない側の入力端子に接続される。負荷調整素子１０４
ＡのＮＡＮＤ回路ＧＮｎの出力端子は開放（ｏｐｅｎ）
状態とされる。また、検出遅延回路列１０１Ａの初段の
ＮＡＮＤ回路ＦＮ１の一方の入力端子には、入力遅延回
路１０１ＡＡの出力端子が接続され、転写遅延回路列１
０２Ａの最後段のインバータＲＩ１の出力端子は、出力
遅延回路１０２ＡＡの入力端子に接続されている。ま
た、検出遅延回路列１０１Ａの初段および２段目のＮＡ
ＮＤ回路ＦＮ１、ＦＮ２の入力遅延回路１０１ＡＡの出
力端子または検出遅延回路列１０１ＡのインバータＦＩ
１の出力端子に接続されない側の入力端子、および、転
写遅延回路列１０２Ａの初段の（図中、最右端の）ＮＡ
ＮＤ回路の制御回路１０３Ａの最後の（図中、最右端
の）ＮＡＮＤ回路の出力端子に接続されない側の入力端
子、は電源線１１１に接続されている。
【０００９】次に、上述した同期遅延回路の動作につい
て詳細に説明する。図８は、各部での信号波形を示す波
形図である。説明の簡便のために、ここでは入力遅延回
路１０１ＡＡと出力遅延回路１０２ＡＡの遅延時間は０
であるものとされている。クロック２０１は、受信回路
１０５に入力される外部クロックであって、立ち上がり
エッジを用いる定周期Ｈパルスである。クロック群２０
２は、検出遅延回路列１０１Ａ内の出力がＨレベルとな
った全てのインバータの出力波形を表す。クロック２０
３は、受信回路１０５の出力信号であって、制御信号線
１０９Ａに入力されると共に、第１の遅延回路１０７に
入力される。クロック群２０４は、転写遅延回路列１０
２Ａ内の全てのインバータ出力波形を表す。クロック２
０５は、増幅回路１０６の出力信号である（増幅回路１
０６の出力信号は多重化回路１００Ｃにより第二の同期
遅延回路１００Ｂの出力信号と多重化されるため図示さ
れた信号波形とはならないが、ここでは説明の便宜上多
重化回路の遅延時間は無視できるものとし、かつ、第一
の同期遅延回路１００Ａの出力信号が多重化されること
なく独立に出力されたと仮定した場合の信号波形が示さ
れている）。増幅器１０６から出力されるクロックは例
えばＬＳＩの内部クロックとして用いられる。クロック
は、周期的に変化する信号パルスであるため、実使用時
には個々に区別することはないが、ここでは、動作を分
かりやすくするため、任意のクロック信号パルスの１つ
をｍ番クロック信号パルスと名付け、さらに次のクロッ
ク信号パルスをｍ＋１番クロック信号パルスと名付け、
次のクロック信号パルスをｍ＋２番クロック信号パルス
と名付ける。なお、第１の遅延回路１０７の遅延時間
は、受信回路１０５の遅延時間ｄ１に設定されており、
第２の遅延回路の遅延時間は、増幅回路１０６の遅延時
間ｄ２に設定されている。また、入力される外部クロッ
クの周期はｔＣＫであるものとする。
て詳細に説明する。図８は、各部での信号波形を示す波
形図である。説明の簡便のために、ここでは入力遅延回
路１０１ＡＡと出力遅延回路１０２ＡＡの遅延時間は０
であるものとされている。クロック２０１は、受信回路
１０５に入力される外部クロックであって、立ち上がり
エッジを用いる定周期Ｈパルスである。クロック群２０
２は、検出遅延回路列１０１Ａ内の出力がＨレベルとな
った全てのインバータの出力波形を表す。クロック２０
３は、受信回路１０５の出力信号であって、制御信号線
１０９Ａに入力されると共に、第１の遅延回路１０７に
入力される。クロック群２０４は、転写遅延回路列１０
２Ａ内の全てのインバータ出力波形を表す。クロック２
０５は、増幅回路１０６の出力信号である（増幅回路１
０６の出力信号は多重化回路１００Ｃにより第二の同期
遅延回路１００Ｂの出力信号と多重化されるため図示さ
れた信号波形とはならないが、ここでは説明の便宜上多
重化回路の遅延時間は無視できるものとし、かつ、第一
の同期遅延回路１００Ａの出力信号が多重化されること
なく独立に出力されたと仮定した場合の信号波形が示さ
れている）。増幅器１０６から出力されるクロックは例
えばＬＳＩの内部クロックとして用いられる。クロック
は、周期的に変化する信号パルスであるため、実使用時
には個々に区別することはないが、ここでは、動作を分
かりやすくするため、任意のクロック信号パルスの１つ
をｍ番クロック信号パルスと名付け、さらに次のクロッ
ク信号パルスをｍ＋１番クロック信号パルスと名付け、
次のクロック信号パルスをｍ＋２番クロック信号パルス
と名付ける。なお、第１の遅延回路１０７の遅延時間
は、受信回路１０５の遅延時間ｄ１に設定されており、
第２の遅延回路の遅延時間は、増幅回路１０６の遅延時
間ｄ２に設定されている。また、入力される外部クロッ
クの周期はｔＣＫであるものとする。
【００１０】検出遅延回路列１０１Ａと転写遅延回路列
１０２Ａがリセット状態にあるとき（検出遅延回路列１
０１Ａに入力されるクロックが一定時間以上Ｌレベルを
維持するとき、この状態となる）、検出遅延回路列１０
１ＡのインバータＦＩ１、ＦＩ２、…の出力はＬレベル
であり、転写遅延回路列１０２ＡのインバータＲＩ１、
ＲＩ２、…の出力はＨレベルにある。クロック２０１の
ｍ番クロック信号パルスが入力された受信回路１０５
は、遅延時間ｄ１の後に、クロック２０３で示されるｍ
番クロック信号パルスを出力する。このパルスは、第１
の遅延回路１０７、第２の遅延回路１０８、入力遅延回
路１０１ＡＡを介して、検出遅延回路列１０１Ａに入
り、検出遅延回路列１０１Ａ内を進行する。この検出遅
延回路１０１Ａ中を進行中のｍ番クロック信号パルス
は、クロック群２０２中のｍ番クロック信号パルス群で
表される。検出遅延回路列１０１Ａ内のインバータ出力
は、ｍ番クロック信号パルスの進行によりＨレベルにな
り、ｍ番クロック信号パルスのパルス幅の期間Ｈレベル
出力を保つ。ｍ番クロック信号パルスのＨレベル期間が
終了して検出遅延回路列１０１Ａに入力するクロックが
Ｌレベルとなると、このＬレベルが検出遅延回路列１０
１Ａ内を進行する。この状態では、検出遅延回路列１０
１Ａ内をＨレベル信号とＬレベル信号とが同時に進行す
る。
１０２Ａがリセット状態にあるとき（検出遅延回路列１
０１Ａに入力されるクロックが一定時間以上Ｌレベルを
維持するとき、この状態となる）、検出遅延回路列１０
１ＡのインバータＦＩ１、ＦＩ２、…の出力はＬレベル
であり、転写遅延回路列１０２ＡのインバータＲＩ１、
ＲＩ２、…の出力はＨレベルにある。クロック２０１の
ｍ番クロック信号パルスが入力された受信回路１０５
は、遅延時間ｄ１の後に、クロック２０３で示されるｍ
番クロック信号パルスを出力する。このパルスは、第１
の遅延回路１０７、第２の遅延回路１０８、入力遅延回
路１０１ＡＡを介して、検出遅延回路列１０１Ａに入
り、検出遅延回路列１０１Ａ内を進行する。この検出遅
延回路１０１Ａ中を進行中のｍ番クロック信号パルス
は、クロック群２０２中のｍ番クロック信号パルス群で
表される。検出遅延回路列１０１Ａ内のインバータ出力
は、ｍ番クロック信号パルスの進行によりＨレベルにな
り、ｍ番クロック信号パルスのパルス幅の期間Ｈレベル
出力を保つ。ｍ番クロック信号パルスのＨレベル期間が
終了して検出遅延回路列１０１Ａに入力するクロックが
Ｌレベルとなると、このＬレベルが検出遅延回路列１０
１Ａ内を進行する。この状態では、検出遅延回路列１０
１Ａ内をＨレベル信号とＬレベル信号とが同時に進行す
る。
【００１１】ｍ番クロック信号パルスが受信回路１０５
より出力されてから、１クロック周期ｔＣＫが経過する
と、受信回路１０５からクロック２０３のｍ＋１番クロ
ック信号パルスが制御信号線１０９Ａに入力される。こ
のとき、ｍ番クロック信号パルスは検出遅延回路列１０
１Ａ内を進行しており、例えば、検出遅延回路列１０１
Ａ内のｊ番目のインバータＦＩｊからｊ−ｋ番目のイン
バータＦＩｊ−ｋを進行中とすると、インバータＦＩｊ
〜ＦＩｊ−ｋの出力は、Ｈレベル状態にある。したがっ
て、ｍ番クロック信号パルスの進行中のインバータＦＩ
ｊ〜ＦＩｊ−ｋの出力端子に接続された制御回路１０３
ＡのＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−ｋの２つの入力は共
にＨレベルとなり、出力はＬレベルになる。
より出力されてから、１クロック周期ｔＣＫが経過する
と、受信回路１０５からクロック２０３のｍ＋１番クロ
ック信号パルスが制御信号線１０９Ａに入力される。こ
のとき、ｍ番クロック信号パルスは検出遅延回路列１０
１Ａ内を進行しており、例えば、検出遅延回路列１０１
Ａ内のｊ番目のインバータＦＩｊからｊ−ｋ番目のイン
バータＦＩｊ−ｋを進行中とすると、インバータＦＩｊ
〜ＦＩｊ−ｋの出力は、Ｈレベル状態にある。したがっ
て、ｍ番クロック信号パルスの進行中のインバータＦＩ
ｊ〜ＦＩｊ−ｋの出力端子に接続された制御回路１０３
ＡのＮＡＮＤ回路ＣＮｊ〜ＣＮｊ−ｋの２つの入力は共
にＨレベルとなり、出力はＬレベルになる。
【００１２】この直前では、転写遅延回路列１０２Ａ内
のＮＡＮＤ回路の２つの入力は共にＨレベルで待機して
いるが、このうち、制御回路１０３ＡのＮＡＮＤ回路Ｃ
Ｎｊ〜ＣＮｊ−ｋの出力端子と接続された転写遅延回路
列１０２Ａ内のＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋの２入
力の１つがＬレベルになり、ＮＡＮＤ回路ＲＮｊ〜ＲＮ
ｊ−ｋの出力はＬからＨレベルに、またインバータＲＩ
ｊ〜ＲＩｊ−ｋの出力はＨからＬレベルに転じる。制御
信号線１０９Ａにクロック２０３のｍ＋１番クロック信
号パルスが入力されたとき、検出遅延回路列１０１Ａ内
の１〜ｊ−ｋ−１番目のインバータＦＩ１〜ＦＩｊ−ｋ
−１をＬレベル信号が進行中であり、制御回路１０３Ａ
の１〜ｊ−ｋ−１番目のＮＡＮＤ回路ＣＮ１〜ＣＮｊ−
ｋ−１の出力は、制御信号線１０９ＡのレベルがＨとな
っても、Ｈレベルを維持し、その結果、転写遅延回路列
１０２ＡのＮＡＮＤ回路ＲＮ１〜ＲＮｊ−ｋ−１、イン
バータＲＩ１〜ＲＩｊ−ｋ−１はそれぞれＬレベル、Ｈ
レベルを維持する。制御信号線１０９Ａにｍ＋１番クロ
ック信号パルスが入力されたことにより転写遅延回路列
１０２Ａに転写されたＬレベル信号は、直ちに進行を開
始し転写遅延回路列１０２Ａの各ゲートの遅延時間に従
った速度で転写遅延回路列１０２Ａ内を通過して出力さ
れる。この転写遅延回路列１０２Ａ内を進行するＬレベ
ルパルスは、クロック群２０４のｍ番クロック信号パル
ス群で表される。
のＮＡＮＤ回路の２つの入力は共にＨレベルで待機して
いるが、このうち、制御回路１０３ＡのＮＡＮＤ回路Ｃ
Ｎｊ〜ＣＮｊ−ｋの出力端子と接続された転写遅延回路
列１０２Ａ内のＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋの２入
力の１つがＬレベルになり、ＮＡＮＤ回路ＲＮｊ〜ＲＮ
ｊ−ｋの出力はＬからＨレベルに、またインバータＲＩ
ｊ〜ＲＩｊ−ｋの出力はＨからＬレベルに転じる。制御
信号線１０９Ａにクロック２０３のｍ＋１番クロック信
号パルスが入力されたとき、検出遅延回路列１０１Ａ内
の１〜ｊ−ｋ−１番目のインバータＦＩ１〜ＦＩｊ−ｋ
−１をＬレベル信号が進行中であり、制御回路１０３Ａ
の１〜ｊ−ｋ−１番目のＮＡＮＤ回路ＣＮ１〜ＣＮｊ−
ｋ−１の出力は、制御信号線１０９ＡのレベルがＨとな
っても、Ｈレベルを維持し、その結果、転写遅延回路列
１０２ＡのＮＡＮＤ回路ＲＮ１〜ＲＮｊ−ｋ−１、イン
バータＲＩ１〜ＲＩｊ−ｋ−１はそれぞれＬレベル、Ｈ
レベルを維持する。制御信号線１０９Ａにｍ＋１番クロ
ック信号パルスが入力されたことにより転写遅延回路列
１０２Ａに転写されたＬレベル信号は、直ちに進行を開
始し転写遅延回路列１０２Ａの各ゲートの遅延時間に従
った速度で転写遅延回路列１０２Ａ内を通過して出力さ
れる。この転写遅延回路列１０２Ａ内を進行するＬレベ
ルパルスは、クロック群２０４のｍ番クロック信号パル
ス群で表される。
【００１３】制御信号線１０９Ａにｍ＋１番クロック信
号パルスが入力されると、検出遅延回路列１０１Ａ内の
ＮＡＮＤ回路ＦＮｊ＋２〜ＦＮｊ−ｋ＋２の２つの入力
端子のうち制御回路１０３ＡのＮＡＮＤ回路ＣＮｊ〜Ｃ
Ｎｊ−ｋの出力端子に接続された側の入力端子がＬレベ
ルになり、この結果、インバータＦＩｊ＋２〜ＦＩｊ−
ｋ＋２の出力がすべてＬレベルになる。この間にインバ
ータＦＩｊ、ＦＩｊ＋１の出力も検出遅延回路列１０１
Ａ内を進行するＬレベル信号によりＬレベルとなり、検
出遅延回路列１０１Ａ内のｍ番クロック信号パルスはリ
セットされる。転写遅延回路列１０２Ａから出力された
ｍ番クロック信号パルスは、出力遅延回路１０２ＡＡ、
多重化回路１００Ｃ、増幅回路１０６を介する間に反転
してＨパルスとして出力される。このパルスは、クロッ
ク２０５のｍ番目のクロック信号パルスで表される。転
写遅延回路列１０２ＡよりＬレベルのｍ番クロック信号
パルスが出力されると、転写遅延回路列１０２Ａもリセ
ット状態に戻る。受信回路１０５よりｍ＋１番目のクロ
ック信号パルスが出力されてから、ｄ１＋ｄ２の時間が
経過すると、ｍ＋１番目のクロック信号パルスが検出遅
延回路列１０１Ａに入力され、次のサイクルが開始され
る。
号パルスが入力されると、検出遅延回路列１０１Ａ内の
ＮＡＮＤ回路ＦＮｊ＋２〜ＦＮｊ−ｋ＋２の２つの入力
端子のうち制御回路１０３ＡのＮＡＮＤ回路ＣＮｊ〜Ｃ
Ｎｊ−ｋの出力端子に接続された側の入力端子がＬレベ
ルになり、この結果、インバータＦＩｊ＋２〜ＦＩｊ−
ｋ＋２の出力がすべてＬレベルになる。この間にインバ
ータＦＩｊ、ＦＩｊ＋１の出力も検出遅延回路列１０１
Ａ内を進行するＬレベル信号によりＬレベルとなり、検
出遅延回路列１０１Ａ内のｍ番クロック信号パルスはリ
セットされる。転写遅延回路列１０２Ａから出力された
ｍ番クロック信号パルスは、出力遅延回路１０２ＡＡ、
多重化回路１００Ｃ、増幅回路１０６を介する間に反転
してＨパルスとして出力される。このパルスは、クロッ
ク２０５のｍ番目のクロック信号パルスで表される。転
写遅延回路列１０２ＡよりＬレベルのｍ番クロック信号
パルスが出力されると、転写遅延回路列１０２Ａもリセ
ット状態に戻る。受信回路１０５よりｍ＋１番目のクロ
ック信号パルスが出力されてから、ｄ１＋ｄ２の時間が
経過すると、ｍ＋１番目のクロック信号パルスが検出遅
延回路列１０１Ａに入力され、次のサイクルが開始され
る。
【００１４】次に、この同期遅延回路の遅延時間につい
てより詳細に説明する。クロック２０１のｍ番クロック
信号パルスの立ち上がりエッジと受信回路１０５の出力
するクロック２０３のｍ番クロック信号パルス立ち上が
りエッジとの間の遅延は、ｄ１である。クロック２０３
のｍ番クロック信号パルスの立ち上がりエッジからクロ
ック群２０２の先頭のクロックパルスが検出遅延回路列
１０１Ａ内を進行し始めるまでの遅延時間は、ｄ１＋ｄ
２である。受信回路１０５の出力するクロック２０３の
ｍ番クロック信号パルスの立ち上がりエッジから検出遅
延回路列１０１Ａを進行するクロック群２０２のｍ番目
のクロック信号パルス群がリセットされるまでの経過時
間はクロックの周期であるｔＣＫである。したがって、
ｍ番目のクロック信号パルスの先頭が検出遅延回路列１
０１Ａを進行する時間は、ｔＣＫ−ｄ１−ｄ２である。
転写遅延回路列１０２Ａをクロック信号のＬパルスの立
ち上がりエッジが進行する遅延回路は、検出遅延回路１
０１Ａをクロック信号の立ち上がりエッジが進行した遅
延回路と等しい構成段数であるので、転写遅延回路列１
０２Ａをクロック信号のＬパルスの立ち上がりエッジが
進行する時間は、検出遅延回路１０１Ａをクロック信号
の立ち上がりエッジが進行する時間と等しく、ｔＣＫ−
ｄ１−ｄ２である。転写遅延回路列１０２Ａからｍ番ク
ロック信号パルスの立ち上がりエッジが出力されてか
ら、増幅回路１０６からｍ番クロック信号パルスが立ち
上がるまでの遅延は、増幅回路１０６を通過するのに要
する時間ｄ２である。
てより詳細に説明する。クロック２０１のｍ番クロック
信号パルスの立ち上がりエッジと受信回路１０５の出力
するクロック２０３のｍ番クロック信号パルス立ち上が
りエッジとの間の遅延は、ｄ１である。クロック２０３
のｍ番クロック信号パルスの立ち上がりエッジからクロ
ック群２０２の先頭のクロックパルスが検出遅延回路列
１０１Ａ内を進行し始めるまでの遅延時間は、ｄ１＋ｄ
２である。受信回路１０５の出力するクロック２０３の
ｍ番クロック信号パルスの立ち上がりエッジから検出遅
延回路列１０１Ａを進行するクロック群２０２のｍ番目
のクロック信号パルス群がリセットされるまでの経過時
間はクロックの周期であるｔＣＫである。したがって、
ｍ番目のクロック信号パルスの先頭が検出遅延回路列１
０１Ａを進行する時間は、ｔＣＫ−ｄ１−ｄ２である。
転写遅延回路列１０２Ａをクロック信号のＬパルスの立
ち上がりエッジが進行する遅延回路は、検出遅延回路１
０１Ａをクロック信号の立ち上がりエッジが進行した遅
延回路と等しい構成段数であるので、転写遅延回路列１
０２Ａをクロック信号のＬパルスの立ち上がりエッジが
進行する時間は、検出遅延回路１０１Ａをクロック信号
の立ち上がりエッジが進行する時間と等しく、ｔＣＫ−
ｄ１−ｄ２である。転写遅延回路列１０２Ａからｍ番ク
ロック信号パルスの立ち上がりエッジが出力されてか
ら、増幅回路１０６からｍ番クロック信号パルスが立ち
上がるまでの遅延は、増幅回路１０６を通過するのに要
する時間ｄ２である。
【００１５】以上から、クロック信号が 受信回路１０
５、第１の遅延回路１０７、第２の遅延回路１０８、検
出遅延回路列１０１Ａ、転写遅延回路列１０２Ａ、増幅
回路１０６を通過するのに要した時間は、名目上２ｔＣ
Ｋになり、ｍ番クロック信号パルスは、ＮＡＮＤ回路Ｆ
ＮｉとインバータＦＩｉの遅延時間ｔｄＦおよびＮＡＮ
Ｄ回路ＲＮｉとインバータＲＩｉの遅延時間ｔｄＲとを
無視すれば、クロック２０１のｍ＋２番クロック信号パ
ルスと等しいタイミングで内部回路に出力される。
５、第１の遅延回路１０７、第２の遅延回路１０８、検
出遅延回路列１０１Ａ、転写遅延回路列１０２Ａ、増幅
回路１０６を通過するのに要した時間は、名目上２ｔＣ
Ｋになり、ｍ番クロック信号パルスは、ＮＡＮＤ回路Ｆ
ＮｉとインバータＦＩｉの遅延時間ｔｄＦおよびＮＡＮ
Ｄ回路ＲＮｉとインバータＲＩｉの遅延時間ｔｄＲとを
無視すれば、クロック２０１のｍ＋２番クロック信号パ
ルスと等しいタイミングで内部回路に出力される。
【００１６】次に、本先行技術に係る同期遅延回路の外
部クロック信号（ｍ＋２番クロック信号パルス）と内部
クロック信号（ｍ番クロック信号パルスの増幅回路１０
６からの出力）との間の遅延時間差の外部クロック信号
サイクルの依存性について説明する。第一の同期遅延回
路１００Ａの外部クロック信号（ｍ＋２番クロック信号
パルス）と内部クロック信号（ｍ番クロック信号パルス
の増幅回路１０６からの出力）との間の遅延時間差の外
部クロック信号サイクルの依存性について考えると、
「ｍ番クロック信号パルスがｊ番目のインバータＦＩｊ
からｊ−ｋ番目のインバータＦＩｊ−ｋにある期間」に
「ｍ＋１番クロック信号パルスが制御信号線１０９Ａに
入力する」クロック信号サイクルのとき、ｍ番クロック
信号パルスは、「転写遅延回路列１０２Ａ内のＮＡＮＤ
回路ＲＮｊ〜ＲＮｊ−ｋに転送され、転写遅延回路列１
０２Ａ内を進行する」ので、転写遅延回路列１０２Ａ内
のＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋに転送されるクロッ
ク信号サイクルは、ｍ番クロック信号がＮＡＮＤ回路Ｆ
ＮｊからＮＡＮＤ回路ＦＮｊ＋１まで進行する時間ｔｄ
Ｆの幅がある。そして、ｍ＋１番クロック信号パルスが
制御信号線１０９に入力されたとき、ｊ＋１番目のイン
バータＦＩｊ＋１が遷移状態にあるものとすると、ＮＡ
ＮＤ回路ＣＮｊ＋１の立ち下がり速度がＮＡＮＤ回路Ｃ
Ｎｊ〜ＮＡＮＤ回路ＣＮｊ−ｋのそれに比べて低くな
る。そのため、ＮＡＮＤ回路ＣＮｊ＋１が遷移状態にあ
る状態でインバータＦＩｊ＋１がリセットされる可能性
が生じ、ＮＡＮＤ回路ＣＮｊ＋１の出力が反転しない可
能性が生じる。その結果、転写遅延回路列１０２を進行
するパルスの最後尾がＮＡＮＤ回路ＲＮｊ＋１またはＲ
Ｎｊとなって、クロック群２０４のｍ番クロック信号パ
ルスの立ち上がりタイミングにｔｄＲの幅が生じる。以
上により、第一の同期遅延回路１００Ａの出力を増幅回
路１０６を介して出力した場合、図９（ａ）に示すよう
に、ｍ番目のクロック信号パルスの増幅回路１０６出力
とｍ＋２番目の外部クロック信号パルスとの間の遅延時
間差（いわゆるジッター）の外部クロック信号サイクル
依存は、検出遅延回路列１０１内のＮＡＮＤ回路ＦＮｊ
からＮＡＮＤ回路ＦＮｊ＋１までの進行時間ｔｄＦの周
期を有し、ＮＡＮＤ回路ＲＮｊからＮＡＮＤ回路ＲＮｊ
＋１までの進行時間ｔｄＲの約６０〜７０％の振幅を有
する正弦波状の特性を示す。
部クロック信号（ｍ＋２番クロック信号パルス）と内部
クロック信号（ｍ番クロック信号パルスの増幅回路１０
６からの出力）との間の遅延時間差の外部クロック信号
サイクルの依存性について説明する。第一の同期遅延回
路１００Ａの外部クロック信号（ｍ＋２番クロック信号
パルス）と内部クロック信号（ｍ番クロック信号パルス
の増幅回路１０６からの出力）との間の遅延時間差の外
部クロック信号サイクルの依存性について考えると、
「ｍ番クロック信号パルスがｊ番目のインバータＦＩｊ
からｊ−ｋ番目のインバータＦＩｊ−ｋにある期間」に
「ｍ＋１番クロック信号パルスが制御信号線１０９Ａに
入力する」クロック信号サイクルのとき、ｍ番クロック
信号パルスは、「転写遅延回路列１０２Ａ内のＮＡＮＤ
回路ＲＮｊ〜ＲＮｊ−ｋに転送され、転写遅延回路列１
０２Ａ内を進行する」ので、転写遅延回路列１０２Ａ内
のＮＡＮＤ回路ＲＮｊ〜ＲＮｊ−ｋに転送されるクロッ
ク信号サイクルは、ｍ番クロック信号がＮＡＮＤ回路Ｆ
ＮｊからＮＡＮＤ回路ＦＮｊ＋１まで進行する時間ｔｄ
Ｆの幅がある。そして、ｍ＋１番クロック信号パルスが
制御信号線１０９に入力されたとき、ｊ＋１番目のイン
バータＦＩｊ＋１が遷移状態にあるものとすると、ＮＡ
ＮＤ回路ＣＮｊ＋１の立ち下がり速度がＮＡＮＤ回路Ｃ
Ｎｊ〜ＮＡＮＤ回路ＣＮｊ−ｋのそれに比べて低くな
る。そのため、ＮＡＮＤ回路ＣＮｊ＋１が遷移状態にあ
る状態でインバータＦＩｊ＋１がリセットされる可能性
が生じ、ＮＡＮＤ回路ＣＮｊ＋１の出力が反転しない可
能性が生じる。その結果、転写遅延回路列１０２を進行
するパルスの最後尾がＮＡＮＤ回路ＲＮｊ＋１またはＲ
Ｎｊとなって、クロック群２０４のｍ番クロック信号パ
ルスの立ち上がりタイミングにｔｄＲの幅が生じる。以
上により、第一の同期遅延回路１００Ａの出力を増幅回
路１０６を介して出力した場合、図９（ａ）に示すよう
に、ｍ番目のクロック信号パルスの増幅回路１０６出力
とｍ＋２番目の外部クロック信号パルスとの間の遅延時
間差（いわゆるジッター）の外部クロック信号サイクル
依存は、検出遅延回路列１０１内のＮＡＮＤ回路ＦＮｊ
からＮＡＮＤ回路ＦＮｊ＋１までの進行時間ｔｄＦの周
期を有し、ＮＡＮＤ回路ＲＮｊからＮＡＮＤ回路ＲＮｊ
＋１までの進行時間ｔｄＲの約６０〜７０％の振幅を有
する正弦波状の特性を示す。
【００１７】そこで、上述した先行技術では、同様な構
成の同期遅延回路を複数個（図６の例では２個）設け、
それぞれの出力信号を多重化回路により多重化して外部
クロック−内部クロック間の遅延時間差を縮小してい
る。以下、同期遅延回路の多重化について説明する。上
述したように、第一の同期遅延回路１００Ａまたは第二
の同期遅延回路１００Ｂの出力を増幅回路１０６を介し
て直接出力した場合、ｍ番目のクロック信号パルスの増
幅回路１０６出力とｍ＋２番目の外部クロック信号パル
スとの間の遅延時間差は、正弦波状の外部クロック信号
サイクル依存性をそれぞれ示す。しかし、第一、第二の
同期遅延回路１００Ａ、１００Ｂには、入力遅延回路１
０１ＡＡ、出力遅延回路１０２ＡＡおよび入力遅延回路
１０１ＢＡ、出力遅延回路１０２ＢＡが備えられ、入力
遅延回路１０１ＡＡと入力遅延回路１０１ＢＡとの間の
遅延時間差はｔｄＦの半分に、また出力遅延回路１０２
ＡＡと出力遅延回路１０２ＢＡとの聞の遅延時間差はｔ
ｄＲの半分に設定されている。このため、第一の同期遅
延回路１００Ａと第二の同期遅延回路１００Ｂとの各正
弦波状の外部クロック信号サイクル依存性は、図９
（ｂ）に示すように、ｔｄＦ／２ずれたタイミングを持
つ。これら各タイミングを持つ出力遅延回路１０２ＡＡ
および出力遅延回路１０２ＢＡの出力を、多重化回路１
００Ｃにより多重化すると、図９（ｃ）に示されるよう
に、分解能を１／２に向上させることができるととも
に、内部クロック信号出力と外部クロック信号パルスの
遅延時間の外部クロック信号サイクル依存性を半分以下
に縮小することができる。多重化回路１００Ｃとして
は、図１０に示されるような、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳと記す）Ｐ１、Ｐ２の並列回路
と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
記す）Ｎ１、Ｎ２の直列回路とを直列接続した回路や、
逆にＰＭＯＳの直列回路と、ＮＭＯＳの並列回路とを直
列接続した回路等が考えられる。図１０に示したこの多
重化回路は、完全な正弦波状の外部クロック依存を有す
る入力が２組入力した場合、相互の特性を完全にコンペ
ンセートし、外部クロック依存を完全に除去し得る。
成の同期遅延回路を複数個（図６の例では２個）設け、
それぞれの出力信号を多重化回路により多重化して外部
クロック−内部クロック間の遅延時間差を縮小してい
る。以下、同期遅延回路の多重化について説明する。上
述したように、第一の同期遅延回路１００Ａまたは第二
の同期遅延回路１００Ｂの出力を増幅回路１０６を介し
て直接出力した場合、ｍ番目のクロック信号パルスの増
幅回路１０６出力とｍ＋２番目の外部クロック信号パル
スとの間の遅延時間差は、正弦波状の外部クロック信号
サイクル依存性をそれぞれ示す。しかし、第一、第二の
同期遅延回路１００Ａ、１００Ｂには、入力遅延回路１
０１ＡＡ、出力遅延回路１０２ＡＡおよび入力遅延回路
１０１ＢＡ、出力遅延回路１０２ＢＡが備えられ、入力
遅延回路１０１ＡＡと入力遅延回路１０１ＢＡとの間の
遅延時間差はｔｄＦの半分に、また出力遅延回路１０２
ＡＡと出力遅延回路１０２ＢＡとの聞の遅延時間差はｔ
ｄＲの半分に設定されている。このため、第一の同期遅
延回路１００Ａと第二の同期遅延回路１００Ｂとの各正
弦波状の外部クロック信号サイクル依存性は、図９
（ｂ）に示すように、ｔｄＦ／２ずれたタイミングを持
つ。これら各タイミングを持つ出力遅延回路１０２ＡＡ
および出力遅延回路１０２ＢＡの出力を、多重化回路１
００Ｃにより多重化すると、図９（ｃ）に示されるよう
に、分解能を１／２に向上させることができるととも
に、内部クロック信号出力と外部クロック信号パルスの
遅延時間の外部クロック信号サイクル依存性を半分以下
に縮小することができる。多重化回路１００Ｃとして
は、図１０に示されるような、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳと記す）Ｐ１、Ｐ２の並列回路
と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
記す）Ｎ１、Ｎ２の直列回路とを直列接続した回路や、
逆にＰＭＯＳの直列回路と、ＮＭＯＳの並列回路とを直
列接続した回路等が考えられる。図１０に示したこの多
重化回路は、完全な正弦波状の外部クロック依存を有す
る入力が２組入力した場合、相互の特性を完全にコンペ
ンセートし、外部クロック依存を完全に除去し得る。
【００１８】
【発明が解決しようとする課題】上述したように、第一
の同期遅延回路１００Ａと第二の同期遅延回路１００Ｂ
の出力クロックと外部クロック信号パルスとの間の遅延
時間差は正弦波状の外部クロック信号サイクル依存性を
示すが、図９（ａ）、（ｂ）に示されるように、完全な
正弦波ではなく、対称性が崩れている。一方、図１０に
示される多重化回路では、ＰＭＯＳＰ１とＰＭＯＳＰ２
は同一サイズに形成されるのが一般的である。この図１
０に示される多重化回路に、図９（ｂ）の外部クロック
信号サイクル特性を有する２つの信号を入力するとき、
その多重化信号は、例え２つの特性が半波長ずれていて
も多重化により相互の特性を完全にコンペンセートする
ことはできず、図９（ｃ）に示されるように、対称性の
崩れに相当する位相誤差の外部クロックサイクル依存性
を有する。従って、多重化後のクロック信号の外部クロ
ックに対する遅延時間差の外部クロック信号サイクル依
存はｔｄＲ／５〜ｔｄＲ／３程度より小さくすることは
できない。よって、本願発明の解決すべき課題は、出力
される内部クロックの外部クロックとの遅延時間差をよ
り小さくすることのできる多重化回路を提供できるよう
にすることである。
の同期遅延回路１００Ａと第二の同期遅延回路１００Ｂ
の出力クロックと外部クロック信号パルスとの間の遅延
時間差は正弦波状の外部クロック信号サイクル依存性を
示すが、図９（ａ）、（ｂ）に示されるように、完全な
正弦波ではなく、対称性が崩れている。一方、図１０に
示される多重化回路では、ＰＭＯＳＰ１とＰＭＯＳＰ２
は同一サイズに形成されるのが一般的である。この図１
０に示される多重化回路に、図９（ｂ）の外部クロック
信号サイクル特性を有する２つの信号を入力するとき、
その多重化信号は、例え２つの特性が半波長ずれていて
も多重化により相互の特性を完全にコンペンセートする
ことはできず、図９（ｃ）に示されるように、対称性の
崩れに相当する位相誤差の外部クロックサイクル依存性
を有する。従って、多重化後のクロック信号の外部クロ
ックに対する遅延時間差の外部クロック信号サイクル依
存はｔｄＲ／５〜ｔｄＲ／３程度より小さくすることは
できない。よって、本願発明の解決すべき課題は、出力
される内部クロックの外部クロックとの遅延時間差をよ
り小さくすることのできる多重化回路を提供できるよう
にすることである。
【００１９】
【課題を解決するための手段】上述した課題を解決する
ため、本発明によれば、カスケード接続の複数段ゲート
にパルス信号を入力し各段ゲートごとに順次遅延して伝
搬させ、これら各段ゲートの出力を前記パルス信号に同
期して並列にそれぞれ転送又はラッチして並列出力し、
これら各並列出力に基づき前記パルス信号の入力直前の
パルス間隔に対応した遅延時間を持つ遅延信号をそれぞ
れ出力し且つ同等の遅延時間差を保ち順に出力する複数
の同期遅延回路からの前記各遅延信号を複数の入力端子
からそれぞれ入力し、それらの論理出力により多重化し
多重遅延信号として出力端子から出力する信号多重化回
路において、第１の電源と前記出力端子間に並列に接続
され、前記複数の入力端子にゲート端子がそれぞれ接続
された複数の第１導電型チャネルＭＯＳトランジスタの
並列接続体と、第２の電源と前記出力端子間に直列に接
続され、前記複数の入力端子にゲート端子がそれぞれ接
続された複数の第２導電型チャネルＭＯＳトランジスタ
の直列接続体と、を有し、前記第１導電型チャネルＭＯ
Ｓトランジスタの並列接続体には、前記第１の電源と前
記出力端子間に直列に接続され、前記複数の入力端子に
ゲート端子がそれぞれ接続された複数の他のＭＯＳトラ
ンジスタの直列接続体が、１乃至複数個並列に接続され
ていることを特徴とする信号多重化回路が提供される。
ため、本発明によれば、カスケード接続の複数段ゲート
にパルス信号を入力し各段ゲートごとに順次遅延して伝
搬させ、これら各段ゲートの出力を前記パルス信号に同
期して並列にそれぞれ転送又はラッチして並列出力し、
これら各並列出力に基づき前記パルス信号の入力直前の
パルス間隔に対応した遅延時間を持つ遅延信号をそれぞ
れ出力し且つ同等の遅延時間差を保ち順に出力する複数
の同期遅延回路からの前記各遅延信号を複数の入力端子
からそれぞれ入力し、それらの論理出力により多重化し
多重遅延信号として出力端子から出力する信号多重化回
路において、第１の電源と前記出力端子間に並列に接続
され、前記複数の入力端子にゲート端子がそれぞれ接続
された複数の第１導電型チャネルＭＯＳトランジスタの
並列接続体と、第２の電源と前記出力端子間に直列に接
続され、前記複数の入力端子にゲート端子がそれぞれ接
続された複数の第２導電型チャネルＭＯＳトランジスタ
の直列接続体と、を有し、前記第１導電型チャネルＭＯ
Ｓトランジスタの並列接続体には、前記第１の電源と前
記出力端子間に直列に接続され、前記複数の入力端子に
ゲート端子がそれぞれ接続された複数の他のＭＯＳトラ
ンジスタの直列接続体が、１乃至複数個並列に接続され
ていることを特徴とする信号多重化回路が提供される。
【００２０】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を示す回路図である。この回路では、第１入力端子Ｉ
Ｎ１にゲートが接続された第１のＰＭＯＳＰ１と第２入
力端子ＩＮ２にゲートが接続された第２のＰＭＯＳＰ２
との並列回路と、第１入力端子ＩＮ１にゲートが接続さ
れた第１のＮＭＯＳＮ１と第２入力端子ＩＮ２にゲート
が接続された第２のＮＭＯＳＮ２との第１のＮＭＯＳＮ
１を接地側とした直列回路とを直列に接続した図１０に
示される先行技術に係る回路に対し、第１入力端子ＩＮ
１にゲートが接続された第３のＰＭＯＳＰ３と第２入力
端子ＩＮ２にゲートが接続された第４のＰＭＯＳＰ４と
の第４のＰＭＯＳＰ４を電源側とした直列回路が、第１
のＰＭＯＳＰ１と第２のＰＭＯＳＰ２の並列回路に並列
に接続される。この回路は、Ｌパルスを多重化する際に
用いられる。図１に示された回路に対し、次の変更を加
えることができる。 第１のＮＭＯＳＮ１と第２のＮＭＯＳＮ２との直列
回路に、第２入力端子ＩＮ２にゲートが接続された第３
のＮＭＯＳと第１入力端子ＩＮ１にゲートが接続された
第４のＮＭＯＳとの第３のＮＭＯＳをＧＮＤ側とした直
列回路を、並列に接続する。 第３のＰＭＯＳＰ３と第４のＰＭＯＳＰ４との直列
回路に、第２入力端子ＩＮ２にゲートが接続された第５
のＰＭＯＳと第１入力端子ＩＮ１にゲートが接続された
第６のＰＭＯＳとの第６のＰＭＯＳを電源側とする直列
回路を、並列に接続する。 図１の回路の第３のＰＭＯＳＰ３と第４のＰＭＯＳ
Ｐ、または、上記のように変更された回路の第３のＰ
ＭＯＳ〜第６のＰＭＯＳの中の一部のＰＭＯＳをＮＭＯ
Ｓに置き換える（但し、同一直列回路内の全てのＰＭＯ
ＳをＮＭＯＳに置き換える場合を除く）。 より多くの入力信号を多重化できるようにするため
に、第１のＰＭＯＳＰ１および第２のＰＭＯＳＰ２と並
列に必要な個数のＰＭＯＳを接続すると共に、新たに追
加されたＰＭＯＳとゲートが共通の入力端子に接続され
たＮＭＯＳを第１、第２のＮＭＯＳＮ１、Ｎ２と直列に
接続する。 第１のＰＭＯＳＰ１と第２のＰＭＯＳＰ２とのそれ
ぞれに、それぞれのトランジスタに流れる電流を調整す
るためのインピーダンス素子を直列に接続する。
態を示す回路図である。この回路では、第１入力端子Ｉ
Ｎ１にゲートが接続された第１のＰＭＯＳＰ１と第２入
力端子ＩＮ２にゲートが接続された第２のＰＭＯＳＰ２
との並列回路と、第１入力端子ＩＮ１にゲートが接続さ
れた第１のＮＭＯＳＮ１と第２入力端子ＩＮ２にゲート
が接続された第２のＮＭＯＳＮ２との第１のＮＭＯＳＮ
１を接地側とした直列回路とを直列に接続した図１０に
示される先行技術に係る回路に対し、第１入力端子ＩＮ
１にゲートが接続された第３のＰＭＯＳＰ３と第２入力
端子ＩＮ２にゲートが接続された第４のＰＭＯＳＰ４と
の第４のＰＭＯＳＰ４を電源側とした直列回路が、第１
のＰＭＯＳＰ１と第２のＰＭＯＳＰ２の並列回路に並列
に接続される。この回路は、Ｌパルスを多重化する際に
用いられる。図１に示された回路に対し、次の変更を加
えることができる。 第１のＮＭＯＳＮ１と第２のＮＭＯＳＮ２との直列
回路に、第２入力端子ＩＮ２にゲートが接続された第３
のＮＭＯＳと第１入力端子ＩＮ１にゲートが接続された
第４のＮＭＯＳとの第３のＮＭＯＳをＧＮＤ側とした直
列回路を、並列に接続する。 第３のＰＭＯＳＰ３と第４のＰＭＯＳＰ４との直列
回路に、第２入力端子ＩＮ２にゲートが接続された第５
のＰＭＯＳと第１入力端子ＩＮ１にゲートが接続された
第６のＰＭＯＳとの第６のＰＭＯＳを電源側とする直列
回路を、並列に接続する。 図１の回路の第３のＰＭＯＳＰ３と第４のＰＭＯＳ
Ｐ、または、上記のように変更された回路の第３のＰ
ＭＯＳ〜第６のＰＭＯＳの中の一部のＰＭＯＳをＮＭＯ
Ｓに置き換える（但し、同一直列回路内の全てのＰＭＯ
ＳをＮＭＯＳに置き換える場合を除く）。 より多くの入力信号を多重化できるようにするため
に、第１のＰＭＯＳＰ１および第２のＰＭＯＳＰ２と並
列に必要な個数のＰＭＯＳを接続すると共に、新たに追
加されたＰＭＯＳとゲートが共通の入力端子に接続され
たＮＭＯＳを第１、第２のＮＭＯＳＮ１、Ｎ２と直列に
接続する。 第１のＰＭＯＳＰ１と第２のＰＭＯＳＰ２とのそれ
ぞれに、それぞれのトランジスタに流れる電流を調整す
るためのインピーダンス素子を直列に接続する。
【００２１】図２は、本発明の第２の実施の形態を示す
回路図である。この回路では、第１入力端子ＩＮ１にゲ
ートが接続された第１のＮＭＯＳＮ１と第２入力端子Ｉ
Ｎ２にゲートが接続された第２のＮＭＯＳＮ２との並列
回路と、第１入力端子ＩＮ１にゲートが接続された第１
のＰＭＯＳＰ１と第２入力端子ＩＮ２にゲートが接続さ
れた第２のＰＭＯＳＰ２との直列回路とを直列に接続し
た回路に対し、第１入力端子ＩＮ１にゲートが接続され
た第３のＮＭＯＳＮ３と第２入力端子ＩＮ２にゲートが
接続された第４のＮＭＯＳＮ４との直列回路が、第１の
ＮＭＯＳＮ１と第２のＮＭＯＳＮ２の並列回路に並列に
接続される。この回路は、Ｈパルスを多重化する際に用
いられる。図２に示した回路に対しても、図１の回路に
対して加えられた上記〜の変更と同様の変更を、導
電型を反転して加えることができる。
回路図である。この回路では、第１入力端子ＩＮ１にゲ
ートが接続された第１のＮＭＯＳＮ１と第２入力端子Ｉ
Ｎ２にゲートが接続された第２のＮＭＯＳＮ２との並列
回路と、第１入力端子ＩＮ１にゲートが接続された第１
のＰＭＯＳＰ１と第２入力端子ＩＮ２にゲートが接続さ
れた第２のＰＭＯＳＰ２との直列回路とを直列に接続し
た回路に対し、第１入力端子ＩＮ１にゲートが接続され
た第３のＮＭＯＳＮ３と第２入力端子ＩＮ２にゲートが
接続された第４のＮＭＯＳＮ４との直列回路が、第１の
ＮＭＯＳＮ１と第２のＮＭＯＳＮ２の並列回路に並列に
接続される。この回路は、Ｈパルスを多重化する際に用
いられる。図２に示した回路に対しても、図１の回路に
対して加えられた上記〜の変更と同様の変更を、導
電型を反転して加えることができる。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図３は、本発明の第１の実施例を示す
回路図である。本実施例の回路では、接地端子と出力端
子ＯＵＴ間に、ＮＭＯＳＮ１とＮＭＯＳＮ２との直列回
路と、ＮＭＯＳＮ３とＮＭＯＳＮ４との直列回路とが、
入力順による特性差が生じないよう、入力信号の順序を
入れ替えて接続してある。すなわち、第１入力端子ＩＮ
１にＮ１、Ｎ４のゲートが接続され、第２入力端子ＩＮ
２にＮ２、Ｎ３のゲートが接続されている。また、出力
端子ＯＵＴと電源端子間に、第１入力端子ＩＮ１にゲー
トが接続されたＰＭＯＳＰ１と、第２入力端子ＩＮ２に
ゲートが接続されたＰＭＯＳＰ２と、第１入力端子ＩＮ
１にゲートが接続されたＰＭＯＳＰ３と第２入力端子Ｉ
Ｎ２にゲートが接続されたＰＭＯＳＰ４との直列回路
と、第２入力端子ＩＮ２にゲートが接続されたＰＭＯＳ
Ｐ５と第１入力端子ＩＮ１にゲートが接続されたＰＭＯ
ＳＰ６との直列回路と、が並列に接続されている。
て詳細に説明する。 ［第１の実施例］図３は、本発明の第１の実施例を示す
回路図である。本実施例の回路では、接地端子と出力端
子ＯＵＴ間に、ＮＭＯＳＮ１とＮＭＯＳＮ２との直列回
路と、ＮＭＯＳＮ３とＮＭＯＳＮ４との直列回路とが、
入力順による特性差が生じないよう、入力信号の順序を
入れ替えて接続してある。すなわち、第１入力端子ＩＮ
１にＮ１、Ｎ４のゲートが接続され、第２入力端子ＩＮ
２にＮ２、Ｎ３のゲートが接続されている。また、出力
端子ＯＵＴと電源端子間に、第１入力端子ＩＮ１にゲー
トが接続されたＰＭＯＳＰ１と、第２入力端子ＩＮ２に
ゲートが接続されたＰＭＯＳＰ２と、第１入力端子ＩＮ
１にゲートが接続されたＰＭＯＳＰ３と第２入力端子Ｉ
Ｎ２にゲートが接続されたＰＭＯＳＰ４との直列回路
と、第２入力端子ＩＮ２にゲートが接続されたＰＭＯＳ
Ｐ５と第１入力端子ＩＮ１にゲートが接続されたＰＭＯ
ＳＰ６との直列回路と、が並列に接続されている。
【００２３】この第１の実施例の回路は、Ｌレベルパル
スの多重化に用いられる。よって、第１入力端子ＩＮ
１、第２入力端子ＩＮ２の双方にＨレベルの信号が加え
られている状態から、まず一方がＬレベルに変化し、引
き続き残りの一方がＬレベルに変化するときの動作が重
要になる。ＩＮ１、ＩＮ２の双方がＨレベルであると
き、出力ノードは放電状態にある。ここで、例えばＩＮ
１が先にＬレベルになった場合、まずＮＭＯＳＮ１とＮ
４がオフし、ＰＭＯＳＰ１、Ｐ３、Ｐ６が導通状態にな
るが、Ｐ３、Ｐ６には、非導通のＰ４、Ｐ５がそれぞれ
直列に接続されているため電流は流れず、Ｐ１を介して
流れるＩ１のみによって出力ノードの充電が行われる。
引き続きＩＮ２がＬレベルになりＰ２とＰ４、Ｐ５が導
通状態になると、Ｐ２〜Ｐ６を介して、Ｉ２、Ｉ３、Ｉ
４が一斉に流れる。ここで、出力ノードをしきい値電圧
にまで高めるに要する電荷量をＱとし、ＩＮ１とＩＮ２
の入力タイミングの差をｔｄとすると、ＩＮ１入力か
ら、出力ノードがしきい値電圧にまで充電される時間
（遅延時間）Ｔは、 Ｔ＝ｔｄ＋（Ｑ−Ｉ１・ｔｄ）／（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４） （１） となる。ここで、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、Ｐ６、Ｐ４、Ｐ５をそれぞれ、等しいサイズで設計
しておくことにより、Ｉ１とＩ２とＩ３＋Ｉ４とは、そ
れぞれ等しい電流値になる。したがって、この場合
（１）式は、 Ｔ＝ｔｄ＋（Ｑ−Ｉ１・ｔｄ）／３Ｉ１＝２／３ｔｄ＋Ｑ／３Ｉ１ （２） となる。（２）式より分かるように、遅延時間Ｔは入力
時間差ｔｄに比例しているが、この比例定数はＰＭＯＳ
のサイズ比により決定され、かつ、信号の入力順によら
ずに一定となる。そして、この多重化回路を図６に示し
た同期遅延回路の多重化に用いるとき、この比例定数を
適切に設定することにより、図９（ｂ）に示される各内
部クロックの外部クロックとの遅延時間差特性の正弦波
からのずれを吸収して、図９（ｄ）に示すような、外部
クロックに対する遅延時間の外部クロック信号サイクル
依存のほとんどない多重化信号を得ることができる。
スの多重化に用いられる。よって、第１入力端子ＩＮ
１、第２入力端子ＩＮ２の双方にＨレベルの信号が加え
られている状態から、まず一方がＬレベルに変化し、引
き続き残りの一方がＬレベルに変化するときの動作が重
要になる。ＩＮ１、ＩＮ２の双方がＨレベルであると
き、出力ノードは放電状態にある。ここで、例えばＩＮ
１が先にＬレベルになった場合、まずＮＭＯＳＮ１とＮ
４がオフし、ＰＭＯＳＰ１、Ｐ３、Ｐ６が導通状態にな
るが、Ｐ３、Ｐ６には、非導通のＰ４、Ｐ５がそれぞれ
直列に接続されているため電流は流れず、Ｐ１を介して
流れるＩ１のみによって出力ノードの充電が行われる。
引き続きＩＮ２がＬレベルになりＰ２とＰ４、Ｐ５が導
通状態になると、Ｐ２〜Ｐ６を介して、Ｉ２、Ｉ３、Ｉ
４が一斉に流れる。ここで、出力ノードをしきい値電圧
にまで高めるに要する電荷量をＱとし、ＩＮ１とＩＮ２
の入力タイミングの差をｔｄとすると、ＩＮ１入力か
ら、出力ノードがしきい値電圧にまで充電される時間
（遅延時間）Ｔは、 Ｔ＝ｔｄ＋（Ｑ−Ｉ１・ｔｄ）／（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４） （１） となる。ここで、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、Ｐ６、Ｐ４、Ｐ５をそれぞれ、等しいサイズで設計
しておくことにより、Ｉ１とＩ２とＩ３＋Ｉ４とは、そ
れぞれ等しい電流値になる。したがって、この場合
（１）式は、 Ｔ＝ｔｄ＋（Ｑ−Ｉ１・ｔｄ）／３Ｉ１＝２／３ｔｄ＋Ｑ／３Ｉ１ （２） となる。（２）式より分かるように、遅延時間Ｔは入力
時間差ｔｄに比例しているが、この比例定数はＰＭＯＳ
のサイズ比により決定され、かつ、信号の入力順によら
ずに一定となる。そして、この多重化回路を図６に示し
た同期遅延回路の多重化に用いるとき、この比例定数を
適切に設定することにより、図９（ｂ）に示される各内
部クロックの外部クロックとの遅延時間差特性の正弦波
からのずれを吸収して、図９（ｄ）に示すような、外部
クロックに対する遅延時間の外部クロック信号サイクル
依存のほとんどない多重化信号を得ることができる。
【００２４】［第２の実施例］図４は、本発明の第２の
実施例を示す回路図である。本実施例の回路は、先の第
１の実施例の回路と類似しているが、図３の回路と相違
する点は、図１のＰＭＯＳＰ３、Ｐ５の代えてＮＭＯＳ
Ｎ５、Ｎ６が接続されている。また、ＰＭＯＳＰ１、Ｐ
２に直列に常時ＯＮ状態にあるＮＭＯＳＮ７、Ｎ８が接
続されている。
実施例を示す回路図である。本実施例の回路は、先の第
１の実施例の回路と類似しているが、図３の回路と相違
する点は、図１のＰＭＯＳＰ３、Ｐ５の代えてＮＭＯＳ
Ｎ５、Ｎ６が接続されている。また、ＰＭＯＳＰ１、Ｐ
２に直列に常時ＯＮ状態にあるＮＭＯＳＮ７、Ｎ８が接
続されている。
【００２５】この第２の実施例の回路も、Ｌレベルパル
スの多重化に用いられる。したがって、第１入力端子Ｉ
Ｎ１、第２入力端子ＩＮ２の双方がＨレベルにある状態
から、一方が先にＬレベルに変化し引き続き残りの一方
がＬレベルに変化するときの動作が重要になる。ここ
で、例えばＩＮ１が先にＬレベルに変化した場合、まず
ＮＭＯＳＮ１、Ｎ４が非導通状態となると共に、ＰＭＯ
ＳＰ１およびＰ６が導通状態になり、Ｎ５が非導通とな
る。よって、Ｐ１を介してＩ１、Ｐ６、Ｎ６を介してＩ
４が流れ、出力ノードを充電する。引き続きＩＮ２がＬ
レベルに変化すると、ＰＭＯＳＰ２とＰ４が導通状態、
ＮＭＯＳＮ６が非導通状態になり、Ｉ４が遮断され、Ｉ
１に加えＩ２が流れる。ここで、出力ノードをしきい値
電圧にまで高めるに要する電荷量をＱとし、ＩＮ１とＩ
Ｎ２の入力タイミングの差をｔｄとすると、ＩＮ１入力
から、出力ノードをしきい値電圧にまで充電するに要す
る時間Ｔは、 Ｔ＝ｔｄ＋（Ｑ−（Ｉ１＋Ｉ４）・ｔｄ）／（Ｉ１＋Ｉ２） （３） となる。ここで、ＰＭＯＳＰ１、Ｐ２に対しＰＭＯＳＰ
６、Ｐ４を１／２のサイズに設計し、ＮＭＯＳＮ７、Ｎ
８に対しＮ５、Ｎ６を１／２のサイズに設計しておくこ
とにより、Ｉ１とＩ２に対しＩ３、Ｉ４はそれぞれ１／
２倍の電流値になる。したがって、この場合（３）式
は、 Ｔ＝ｔｄ＋（Ｑ−３Ｉ１・ｔｄ／２）／２Ｉ１ ＝１／４ｔｄ＋Ｑ／２Ｉ１ （４） となる。すなわち、遅延時間Ｔは入力時間差ｔｄに比例
しているが、この比例定数はＰＭＯＳのサイズ比により
決定され、かつ、信号の入力順によらずに一定とするこ
とができる。本実施例では、比例定数を１／２より小さ
くすることが必要な回路に適用することができ、１／２
より大きくすることが必要な回路に用いられる第１の実
施例の回路と状況に応じて使い分けることができる。
スの多重化に用いられる。したがって、第１入力端子Ｉ
Ｎ１、第２入力端子ＩＮ２の双方がＨレベルにある状態
から、一方が先にＬレベルに変化し引き続き残りの一方
がＬレベルに変化するときの動作が重要になる。ここ
で、例えばＩＮ１が先にＬレベルに変化した場合、まず
ＮＭＯＳＮ１、Ｎ４が非導通状態となると共に、ＰＭＯ
ＳＰ１およびＰ６が導通状態になり、Ｎ５が非導通とな
る。よって、Ｐ１を介してＩ１、Ｐ６、Ｎ６を介してＩ
４が流れ、出力ノードを充電する。引き続きＩＮ２がＬ
レベルに変化すると、ＰＭＯＳＰ２とＰ４が導通状態、
ＮＭＯＳＮ６が非導通状態になり、Ｉ４が遮断され、Ｉ
１に加えＩ２が流れる。ここで、出力ノードをしきい値
電圧にまで高めるに要する電荷量をＱとし、ＩＮ１とＩ
Ｎ２の入力タイミングの差をｔｄとすると、ＩＮ１入力
から、出力ノードをしきい値電圧にまで充電するに要す
る時間Ｔは、 Ｔ＝ｔｄ＋（Ｑ−（Ｉ１＋Ｉ４）・ｔｄ）／（Ｉ１＋Ｉ２） （３） となる。ここで、ＰＭＯＳＰ１、Ｐ２に対しＰＭＯＳＰ
６、Ｐ４を１／２のサイズに設計し、ＮＭＯＳＮ７、Ｎ
８に対しＮ５、Ｎ６を１／２のサイズに設計しておくこ
とにより、Ｉ１とＩ２に対しＩ３、Ｉ４はそれぞれ１／
２倍の電流値になる。したがって、この場合（３）式
は、 Ｔ＝ｔｄ＋（Ｑ−３Ｉ１・ｔｄ／２）／２Ｉ１ ＝１／４ｔｄ＋Ｑ／２Ｉ１ （４） となる。すなわち、遅延時間Ｔは入力時間差ｔｄに比例
しているが、この比例定数はＰＭＯＳのサイズ比により
決定され、かつ、信号の入力順によらずに一定とするこ
とができる。本実施例では、比例定数を１／２より小さ
くすることが必要な回路に適用することができ、１／２
より大きくすることが必要な回路に用いられる第１の実
施例の回路と状況に応じて使い分けることができる。
【００２６】［第３の実施例］図５は、本発明の第３の
実施例を示す回路図である。本実施例は、４つの入力信
号を多重化するための回路であって、例えば図６の同期
遅延回路に対し、さらに第三、第四の同期遅延回路を追
加し場合に得られる４つの出力信号を入力信号として取
り入れて多重化できるようにするための回路である。こ
の実施例の回路は、２つの第１の実施例の回路と同様の
多重化回路を並列に配置し、それぞれの多重化回路によ
って得られる出力信号をさらに第１の実施例の回路と同
様の構成を有する多重化回路によって多重化するもので
あって、図３の回路と同等の機能を果たすトランジスタ
には下１桁が共通する符号が付せられている。本実施例
の回路においては、第１、第２入力端子Ｎ１、Ｎ２にそ
れぞれ第１、第２の信号を、また、第３、第４入力端子
Ｎ３、Ｎ４にそれぞれ第３、第４の信号を入力してそれ
ぞれ多重化し、それぞれの多重化回路により得られた出
力信号を次段の多重化回路により多重化する。この多重
化方式によれば、第１、第２の実施例に比較してさらに
外部クロックに対する位相ずれの少ないクロックパルス
を得ることができる。
実施例を示す回路図である。本実施例は、４つの入力信
号を多重化するための回路であって、例えば図６の同期
遅延回路に対し、さらに第三、第四の同期遅延回路を追
加し場合に得られる４つの出力信号を入力信号として取
り入れて多重化できるようにするための回路である。こ
の実施例の回路は、２つの第１の実施例の回路と同様の
多重化回路を並列に配置し、それぞれの多重化回路によ
って得られる出力信号をさらに第１の実施例の回路と同
様の構成を有する多重化回路によって多重化するもので
あって、図３の回路と同等の機能を果たすトランジスタ
には下１桁が共通する符号が付せられている。本実施例
の回路においては、第１、第２入力端子Ｎ１、Ｎ２にそ
れぞれ第１、第２の信号を、また、第３、第４入力端子
Ｎ３、Ｎ４にそれぞれ第３、第４の信号を入力してそれ
ぞれ多重化し、それぞれの多重化回路により得られた出
力信号を次段の多重化回路により多重化する。この多重
化方式によれば、第１、第２の実施例に比較してさらに
外部クロックに対する位相ずれの少ないクロックパルス
を得ることができる。
【００２７】
【発明の効果】本発明によれば、入力の順序に関係な
く、入力時間差に対し、適切な比例定数をもって出力タ
イミングを調整することが可能な多重化回路を提供する
ことができる。したがって、本発明による多重化回路
を、外部クロックより得られるタイミングの異なる同期
遅延出力信号を多重化する用途に用いることにより、外
部クロックに対する位相誤差の少ないクロック信号を得
ることができる。
く、入力時間差に対し、適切な比例定数をもって出力タ
イミングを調整することが可能な多重化回路を提供する
ことができる。したがって、本発明による多重化回路
を、外部クロックより得られるタイミングの異なる同期
遅延出力信号を多重化する用途に用いることにより、外
部クロックに対する位相誤差の少ないクロック信号を得
ることができる。
【図１】本発明の第１の実施の形態を説明するための回
路図。
路図。
【図２】本発明の第２の実施の形態を説明するための回
路図。
路図。
【図３】本発明の第１の実施例を説明するための回路
図。
図。
【図４】本発明の第２の実施例を説明するための回路
図。
図。
【図５】本発明の第３の実施例を説明するための回路
図。
図。
【図６】本発明の先行技術を説明するためのブロック
図。
図。
【図７】図６に示す回路の部分詳細回路図。
【図８】図６に示す回路の動作を説明するための各部の
パルス波形図。
パルス波形図。
【図９】外部クロックの周期と、外部クロックと内部ク
ロックの遅延時間差との関係を示すグラフ。
ロックの遅延時間差との関係を示すグラフ。
【図１０】図６の回路に用いられる多重化回路の例を示
す回路図。
す回路図。
Ｎ１〜Ｎ８、Ｎ１１〜Ｎ１４、Ｎ２１〜Ｎ２４、Ｎ３１
〜Ｎ３４ ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ） Ｐ１〜Ｐ６、Ｐ１１〜Ｐ１６、Ｐ２１〜Ｐ２６、Ｐ３１
〜Ｐ３６ ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ） Ｉ１、Ｉ２、Ｉ３、Ｉ４ 電流 ＶＣＣ 電源端子 ＧＮＤ 接地端子 ＩＮ１〜ＩＮ４ 第１〜第４入力端子 ＯＵＴ 出力端子 １００Ａ 第一の同期遅延回路 １００Ｂ 第二の同期遅延回路 １００Ｃ 多重化回路 １０１Ａ、１０１Ｂ 検出遅延回路列 １０１ＡＡ、１０１ＢＡ 入力遅延回路 １０２Ａ、１０２Ｂ 転写遅延回路列 １０２ＡＡ、１０２ＢＡ 出力遅延回路 １０３Ａ、１０３Ｂ 制御回路 １０４Ａ、１０４Ｂ 負荷調整素子 １０５ 受信回路 １０６ 増幅回路 １０７、１０８ 第１、第２の遅延回路 １０９Ａ、１０９Ｂ 制御信号線 １１０ 接地線 １１１ 電源線 ＦＮ１〜ＦＮｎ＋２、ＣＮ１〜ＣＮｎ＋１、ＲＮ１〜Ｆ
Ｎｎ＋１、ＧＮ１〜ＧＮｎ＋１ ＮＡＮＤ回路 ＦＩ１〜ＦＩｎ＋１、ＲＩ１〜ＲＩｎ＋１ インバータ ｄ１ 受信回路１０５、第１の遅延回路１０７の遅延時
間 ｄ２ 増幅回路１０６、第２の遅延回路１０８の遅延時
間 ｔＣＫ クロックの周期
〜Ｎ３４ ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ） Ｐ１〜Ｐ６、Ｐ１１〜Ｐ１６、Ｐ２１〜Ｐ２６、Ｐ３１
〜Ｐ３６ ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ） Ｉ１、Ｉ２、Ｉ３、Ｉ４ 電流 ＶＣＣ 電源端子 ＧＮＤ 接地端子 ＩＮ１〜ＩＮ４ 第１〜第４入力端子 ＯＵＴ 出力端子 １００Ａ 第一の同期遅延回路 １００Ｂ 第二の同期遅延回路 １００Ｃ 多重化回路 １０１Ａ、１０１Ｂ 検出遅延回路列 １０１ＡＡ、１０１ＢＡ 入力遅延回路 １０２Ａ、１０２Ｂ 転写遅延回路列 １０２ＡＡ、１０２ＢＡ 出力遅延回路 １０３Ａ、１０３Ｂ 制御回路 １０４Ａ、１０４Ｂ 負荷調整素子 １０５ 受信回路 １０６ 増幅回路 １０７、１０８ 第１、第２の遅延回路 １０９Ａ、１０９Ｂ 制御信号線 １１０ 接地線 １１１ 電源線 ＦＮ１〜ＦＮｎ＋２、ＣＮ１〜ＣＮｎ＋１、ＲＮ１〜Ｆ
Ｎｎ＋１、ＧＮ１〜ＧＮｎ＋１ ＮＡＮＤ回路 ＦＩ１〜ＦＩｎ＋１、ＲＩ１〜ＲＩｎ＋１ インバータ ｄ１ 受信回路１０５、第１の遅延回路１０７の遅延時
間 ｄ２ 増幅回路１０６、第２の遅延回路１０８の遅延時
間 ｔＣＫ クロックの周期
Claims (5)
- 【請求項１】カスケード接続の複数段ゲートにパルス信
号を入力し各段ゲートごとに順次遅延して伝搬させ、こ
れら各段ゲートの出力を前記パルス信号に同期して並列
にそれぞれ転送又はラッチして並列出力し、これら各並
列出力に基づき前記パルス信号の入力直前のパルス間隔
に対応した遅延時間を持つ遅延信号をそれぞれ出力し且
つ同等の遅延時間差を保ち順に出力する複数の同期遅延
回路からの前記各遅延信号を複数の入力端子からそれぞ
れ入力し、それらの論理出力により多重化し多重遅延信
号として出力端子から出力する信号多重化回路におい
て、 第１の電源と前記出力端子間に並列に接続され、前記複
数の入力端子にゲート端子がそれぞれ接続された複数の
第１導電型チャネルＭＯＳトランジスタの並列接続体
と、 第２の電源と前記出力端子間に直列に接続され、前記複
数の入力端子にゲート端子がそれぞれ接続された複数の
第２導電型チャネルＭＯＳトランジスタの直列接続体
と、を有し、 前記第１導電型チャネルＭＯＳトランジスタの並列接続
体には、前記第１の電源と前記出力端子間に直列に接続
され、前記複数の入力端子にゲート端子がそれぞれ接続
された複数の他のＭＯＳトランジスタの直列接続体が、
１乃至複数個並列に接続されていることを特徴とする信
号多重化回路。 - 【請求項２】前記複数の他のＭＯＳトランジスタの直列
接続体のそれぞれは、ゲート端子が接続された前記入力
端子の順序に関連して直列接続体でのトランジスタの接
続順序が互いに異なっていることを特徴とする請求項１
記載の信号多重化回路。 - 【請求項３】前記第２導電型チャネルＭＯＳトランジス
タの直列接続体には、前記第２の電源と前記出力端子間
に直列に接続され、前記複数の入力端子にゲート端子が
それぞれ接続された複数の他の第２導電型チャネルＭＯ
Ｓトランジスタの直列接続体が、並列に接続されてお
り、 前記複数の他の第２導電型チャネルＭＯＳトランジスタ
の直列接続体は、前記第２導電型チャネルＭＯＳトラン
ジスタの該直列接続体とは、ゲート端子が接続された入
力端子の順序に関連して直列接続体でのトランジスタの
接続順序が互いに異なっている、ことを特徴とする請求
項１記載の信号多重化回路。 - 【請求項４】 前記第１導電型チャネルＭＯＳトランジ
スタの並列接続体における各第１導電型チャネルＭＯＳ
トランジスタには、該トランジスタを流れる電流を調整
するためのインピーダンス素子が直列に接続されている
ことを特徴とする請求項１記載の信号多重化回路。 - 【請求項５】 請求項１記載の信号多重化回路が複数個
並列に配置され、それぞれの信号多重化回路の出力端子
が他の請求項１記載の信号多重化回路の入力端子に接続
されていることを特徴とする重層構造の信号多重化回
路。
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