KR970002945B1 - 디지탈 통신시스템의 데이터 수신방법 및 그 장치 - Google Patents

디지탈 통신시스템의 데이터 수신방법 및 그 장치 Download PDF

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Abstract

내용없음

Description

디지탈 통신시스템의 데이터 수신방법 및 그 장치
제1도는 본 발명에 따른 데이터 수신부의 구성을 보이는 블럭도.
제2도는 제1도에 도시한 10상 위상차 검출부의 구체회로도.
제3도는 제1도에 1차DLL에 사용되는 지연셀의 구체회로도.
제4도는 제1도에 도시한 마스터-슬래브형 플립플롭의 구체회로.
제5도는 입력 데이터비트열과 클럭들 CKO-CK9의 위상을 일치시키는 동작을 보이는 제2도의 동작 타이밍도.
제6도는 제1도의 동작에 따른 데이터 수납부의 동작을 보이는 타이밍도.
제7도는 제1도에 도시한 디플립플롭의 다른 실시예를 구체적으로 보이는 회로도.
본 발명은 디지탈 통신시스템의 데이터 수신회로에 관한 것으로, 특히 송신측으로부터 전송되어지는 데이터 및 클럭간의 타이밍 스큐(timing skew)를 자체적으로 보정하여 수신품질을 향상시킬 수 있는 디지탈 데이터 수신방법 및 그 장치에 관한 것이다.
일반적으로, 널리 사용되는 디지탈 통신시스템중 송신단에서 데이터와 클럭을 전송하는 장치에서는 수신단에서는 상기 클럭을 동기클럭으로하여 데이터를 샘플링하게 된다. 이러한 방식을 채용하는 디지탈 통신시스템, 예컨데 프로세서를 송신단으로 하고 메모리를 수신단으로 하는 디지탈 통신의 경우, 프로세서에서 공급되는 동기클럭과 데이터비트열은 각각의 데이터버스를 통하여 메모리로 전달되는데, 이때 송신측에서는 데이터비트열과 클럭의 위상이 서로 일치하도록 출력하는 반면, 메모리측에서는 수신된 상기 데이터비트열과 동기클럭의 위상이 서로 불일치하는 타이밍스큐가 발생할 수 있다. 스큐가 발생되는 원인은 데이터비트열이 전송되는 버스의 경로길이, 경로상의 정전용량등이 동기클럭이 전송되는 데이터버스상의 그것들과 완전히 일치하지 않기 때문이다. 이러한 타이밍 스큐의 문제점은 고속 데이터전송으로 갈수록 더욱 심각한 문제를 유발하게 되고, 심지어 전송된 데이터의 수신 즉 데이터 샘플링이 불가능해 질 수도 있다.
따라서 고속 데이터전송을 달성하기 위해서는 수신된 데이터비트 및 동기클럭간의 타이밍 스큐를 제거하는 것이 반드시 필요하게 된다. 이러한 문제점을 해결하기 위한 종래의 기술이 "1992 Symposium on VLSI Circuits Digest of Technical Papers" 의 66∼67페이지에 걸쳐 개시되어 있다. 상기 기술은, 클럭과 데이터가 버스상에서 같은 길이(same distance)의 전송경로를 통하여 수신단에 전달되도록 함으로써 두신호간의 시간지연이 같아지고, 그결과로 스큐의 발생이 줄어들게 하는 방법이다.
그러나 상기한 종래기술은, 송신단에서 수신단으로 전송되는 두 신호가 같은 거리를 이동하도록 형성하기 위해서는 인터페이스의 설계사양에 엄격한 제한을 갖게 되므로 비효율적이고, 실제로 두전송경로가 같은 길이를 같는다 하더라도 신호의 이송과정에서 두 경로상에 인가되는 부하가 동일하지 않기 때문에, 실제로 수신단측에 나타나는 타이밍스큐를 완전히 제거할 수 없다는 문제점을 갖는다.
더욱이, 갈수록 고속의 데이터전송을 향하는 디지탈 시스템의 추세에서, 데이터 및 클럭의 전송 궤적(trace)이 등화되도록 회로적인 구성을 조절하여 타이밍스큐를 제거하는 방법은 그 한계를 갖게 됨이 명백하다.
따라서 본 발명은 상술한 문제점을 해결할 수 있는 데이터 수신부를 향한 것으로서, 입력클럭과 입력데이타간의 타이밍스큐를 내부적으로 제거할 수 있는 디지탈 통신시스템의 데이터 수신방법 및 그 회로를 제공하는 목적을 갖는다
또한 본 발명은, 저주파수의 클럭을 이용하여 고속으로 인가되는 데이터의 수납이 가능한 데이터 수신방법 및 그 회로를 제공하는 타의 목적을 갖는다.
상기 목적에따라 본 발명은, 지연시간의 제어가능한 지연셀을 통하여 입력클럭을 받아들여, 상기 입력클럭과 동일 주파수를 갖으며 각각의 위상이 차례로의 위상지연을 차례로 갖는 2n(n은 자연수)개의 클럭들을 발생시키고, 상기 클럭들을 각각에 대응되는 입력 데이터비트들과 위상비교하고 그 결과로써 상기 입력클럭을 받아들이는 지연셀의 위상지연시간을 조정함으로써, 상기 2n개의 클럭들이 각각에 대응되는 각 데이터비트의 논리레벨구간의 중앙시점에서 라이징에지(rising edge)(또는 폴링(falling)에지)를 갖도록 고착시켜 데이터수납부에서 입력 테이타의 샘플링시 사용되는 동기클럭으로 공급함으로써, 전송과정중 클럭과 테이터비트열의 타이밍스큐가 발생되더라도 이를 내부적으로 보상함으로써 정확한 데이터수신이 가능한 데이터 수신방법 및 그 회로임을 특징으로 한다.
따라서 본 발명에 따르게 되면, 데이터 수신부에 입력되는 입력클럭은 단자 주파수만 전달될 뿐 그 위상은 무시되며, 상기 입력클럭의 주파수를 갖는 내부클럭들의 위상은 입력데이타에 동기되어 짐에 따라, 설렬 입력데이타와 입력클럭간의 타이밍스큐가 발생할지라도 이에 무관하게 정확한 데이터 샘플링이 가능해진다.
이하, 본 발명의 전반적인 이해를 돕기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
하기의 설명에서 각 부분의 상세회로도 및 구체적인 소자의 수 등의 상세들이 본 발명의 이해를 돕기 위하여 제공되어 있다. 상기한 구체적인 상세 없이도 본 발명이 달성가능함은 당 분야의 통상지식인에게 자명할 것이다. 이하에서, 설명의 편의를 위하여 입력 데이터비트열(input DATA)의 최대전송속도가 입력클럭(input CLOCK)보다 10배 높은 경우를 예로 들어, 본 발명에 따른 데이터 수신방법 및 그 회로가 설명되어질 것이다.
제1도에 본 발명에 따른 데이터 수신부의 구성을 개략적으로 보이는 블록도가 도시되어 있다. 제1도를 참조하면, 본 발명에 따른 테이터 수신회로는 1차 DLL(Delay Locked Loop)(10) 및 2차 DLL(12)로 이루어진 이중 DLL구조를 통하여 데이터를 샘플링하기 위한 클럭을 발생한다. 송신단으로부터 전송되어온 입력클럭은 1차 DLL (10)에 입력되고, 그에 따른 1차 DLL(10)의 출력인 클럭 CK0가 2차 DLL(12)에 전달된다.
2차 DLL(12)은 전단의 출력이 후단의 입력으로 공급되도록 직렬접속되며 각 출력단에서 클럭들 CKi∼CKl0을 하나씩 출력하는 l0개의 지연셀들(delay cell)(22)들과, 직렵접 속의 최후단 지연셀의 출력을 입력하는 더미지연셀(dummy delay cel1)(23)을 가지고 있다. 각 지연셀(22)은 입력되는 클럭을라디안(즉, 36도)씩 시간지연시킨 클럭을 출력한다.
상기 11개의 클럭들중 첫 번째 및 열한번째 클럭 CK0와 CK10는, 입력되는 두 클럭간의 위상차를 검출하고 그 결과에 따른 위상제어신호 VCTL2를 출력하는 위상차 검출부 및 루프필터(24)의 두 입력으로 공급된다. 위상차 검출부 및 루프필터(24)는 입력되는 두 펄스 CK0 및 CKl0의 위상차가 2π이내일 때에는 각 지연셀(22)들의 지연시간을 증가시키도록 제어하는 위상제어신호 VCTL2를 출력하고, 두 위상차가 2π보다 클 때에는 각 지연셀(22)들의 지연시간이 단축되도록 하는 위상제어신호 VCTL2를 출력하여, 상기 CK0 및 CKl0이 2π의 위상차를 갖도록 고착시키는 동작을 갖는다. 그에 따라 CK0와 CKl0이 2π의 위상차를 갖게 된다. 각 지연셀(22)들은 동일한 지연시간을 가지므로, 2차 DLL(12)에서 출력되는 클럭들 CK1∼CK10는 1차 DLL(10)에서 출력되는 클럭 CK0를 차례로 36도씩 지연시킨 클럭들이다. CKl0을 입력하는 더미 지연셀(23)은 CKi0이 출력되는 노드에 걸리는 부하를 인접한 노드들과 일치켜 각 클럭들의 위상차를 정확히 유지시키기 위한 더미셀이다. 상기 클럭들 CK0∼CK9은 10개의 마스터-슬래브형 플립플롭(26)들 DFF0∼DFF9로 구성된 데이터수납부(14) 및 1차 DLL (10)의 10상 위상차 검출부(28)에 공급된다.
제1차 DLL(10)은 상기 클럭들 CK0∼CK9 및 입력 데이터비트열을 입력하는 10상 위상차 검출부(28)와, 전송되어 온 입력클럭을 일단에 입력하며 타단에서 상기 입력클럭의 주파수를 갖는 클럭 CK0를 출력하는 직렬접속된 3개의 지연셀(20)들을 갖는 제1클럭발생부(16)로 구성되어 있다. 상기 10상 위상차 검출부(28)는 상기 2차 DLL (12)로부터 입력되는 10개의 클럭들 CK0∼CK9과 입력데이타를 이용하여 지연셀(20)들의 지연시간을 제어하는 위상제어신호 VCTL1을 출력하여, 1차 DLL(10)에서 출력되는 클럭 CK0가 대응되는 하나의 입력 데이터비트가 갖는 논리레벨구간의 중간 시점(이하 "데이터비트의 중점"이라 함)에서 라이징에지(또는 폴링에지)를 갖도록 고착시키는 동작을 갖는다. 그에 따라, 상기 클럭 CK0를 순차적으로 위상지연시킨 2차 DLL (12)의 출력 CK1∼CK10의 위상지연 또한 CK0의 그것과 마찬가지로 동일하게 지연되어진다. 그 결과로, CK0∼CK9는 각각에 대응되는 입력데이터비트들의 중점에서 라이징에지를 갖도록 제어된다. 상기 1차 DLL(10)을 구성하는 지연셀(20)들의 수는, 위상지연의 제어폭이 적어도 상기 입력클럭의 한주기 이상이 될 수 있도록 구성되는 것이 바람직하며, 본 실시예에서는 3개로 구성되어 있다.
제2도는 제1도에 도시한 10상 위상차 검출부(28)의 구체회로도이다. 제2도를 참조하면, CTRL신호를 출력하는 출력노드 N1은 로드R1을 통하여 동작전압 Vdd에 접속되고,신호를 출력하는 출력노드 N2는 로드 R2를 통하여 동작전압 Vdd에 접속된다. 상기 출력노드 N1은 엔채널 트랜지스터(30)을 통하여 제1방전노드 N3에 연결되고 엔채널 트랜지스터(32)를 통하여 제2방전노드 N4에 연결되며, 출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제2방전노드 N4에 연결되고 엔채널 트랜지스터(36)을 통하여 제1방전노드 N3에 연결된다. 상기 엔채널 트랜지스터(32) 및 (36)는 게이트들에는 전송된 입력 데이터비트열을 논리반전시킨 DATA가 인가되고, 엔채널 트랜지스터(30) 및 (34)의 게이트들에는 입력 데이터비트열가 인가된다.
각 방전노드 N3 및 N4는, 클럭들 CK0∼CK9의 논리레벨에 대응하여 방전노드 N3 및 N4가 서로 교번적으로 방전경로가 형성되도록 하는 제1내지 제10방전패스 K1∼Kl0으로 구성된 방전제어부(100)에 접속된다. 제1방전노드 N3은 서로 병렬접속된 제1내지 제5방전패스 K1∼K5의 일단에 공통접속되고, 제2방전노드 N4은 서로 병렬 접속된 제6내지 제10방전패스 K6∼Kl0의 일단에 공통접속된다. 상기 방전패스들 K1∼Kl0들 각각의 타단은 전류원(50)을 통하여 접지단에 접속된다. 각 방전패스는 채널이 직렬접속된 2개의 엔채널 트랜지스터들로 구성되며, 각 트랜지스터의 게이트에는 전술한 제2차 DLL(12)에서 출력되는 클럭 CK0∼CK9중 어느하나가 각각 입력된다. 각 엔채널 트랜지스터들은 게이트에 "1논리(즉 논리하이레벨)가 인가될 때에턴온되고, "0"논리(즉, 논리로우레벨)를 가질 때에 턴오프된다. 각 방전패스의 트랜지스터들에 인가되는 클럭들과, 상기 클럭들의 발생순서에 따른 클럭들의 논리래벨 및 그에 따라 전류원(50)과 접속되어 방전경로가 형성되는 방전패스는 하기의 [표1] 과 같다.
[표 1]
상기 CTRL신호와신호는 루프필터(38)에 입력된다. 루프필터(38)는, 각각의 소오스가 전류원을 통하여 동작전압 Vdd를 공통입력하고 게이트에신호가 입력되는 피채널 트랜지스터(40) 및 게이트에 CTRL신호가 입력되는 피채널 트랜지스터(42)와, 상기 피채널 트랜지스터(40)의 드레인과 접지단사이에 채널이 접속되고 게이트가 드레인에 접속된 엔채널 트랜지스터(44)와, 상기 피채널 트랜지스터(42)의 드레인과 접지단사이에 채널이 접속되고 게이트가 상기 엔채널 트랜지스터(44)의 게이트와 공통접속되는 엔채널 트랜지스터(46)와, 상기 엔채널 트랜지스터(46)의 드레인과 접지단 사이에 접속되는 캐패시터(48)로 구성된다. 상기 피채널 트랜지스터들 및 엔채널 트랜지스터들(40, 42, 44, 46)은 차동증폭기 및 부하소자인 커런트 미러(current mirror)구조를 형성하며, 그에 따라 입력되는 두 신호 CTRL 및의 논리레벨차에 비례하여 캐패시터(54)에 충전전류를 공급하여 충전시키거나, 또는 캐패시터(54)에 충전된 전압을 방전시키는 동작을 갖게 된다. 상기 캐패시터(48)의 충전전압은 위상제어신호 VCTL1으로서 각 지연셀(20)들에 공통으로 제공된다.
제3도에 1차 DLL(10) 및 2차 DLL(12)에사용되는 지연셀(20, 22)의 구체회로도가 도시되어 있다. 제3도를 참조하면, 피채널 트랜지스터(52)는 소오스가 동작전압 Vdd에 접속되고 드레인과 게이트가 서로 공통접속되며 드레인이 엔채널 트렌지스터(54)의 채널을 통하여 접지전압 Vss에 연결되며, 그에 따라 전류소오스로 동작한다. 클럭 CKi는 씨모오스 인버터(60)에 입력되고, 상기 씨모오스 인버터(60)의 출력을 다시 반전시키는 씨모오스 인버터(70)에서는 입력을 위상지연시킨 클럭 CKi가 출력된다. 각 씨모오스 인버터(60, 70)는 채널이 일단이 서로 직결된 피채널 트랜지스터들(62, 72) 및 앤채널 트랜지스터들(64, 74)로 구성되며, 상기 피채널 트렌지스터들(62, 72)의 타단은 대응되는 피채널 트렌지스터들(66, 76)의 채널을 통하여 동작전압 Vdd에 연결되고, 상기 엔채널 트렌지스터들(64, 74)의 타단은 대응하는 엔채널 트렌지스터들(68, 78)의 채널을 통하여 접지전압 Vss가 공급되는 접지단에 연결된다. 상기 피채널 트랜지스터들(66, 76)의 게이트는 전류소스로 동작하는 상기 피채널 트렌지스터(52)의 드레인-소오스 공동접속점에 접속된다. 상기 엔채널 트렌지스터들(54, 68, 78)의 게이트는 위상제어신호 VCTL을 공통입력한다.
제4도에는 제1도에 도시한 마스터-슬래브형 플립플롭 DFFi(26)의 구체회로가 도시되어 있다. 제4도의 구성을 살펴보면, 본 발명에 따른 마스터-슬래브형 DFFi는 4개의 차동증폭기(80, 90, 100, 110)로 구성되어 있다.
제1차동증폭기(80)는, 게이트에 접지전압이 공급되어 부하소자로 동작하는 각 대응 피채널 트랜지스터를 통하여 동작전압 Vdd에 연결되는 출력노드 N5 및 N6과, 드레인이 상기 출력노드 N5 및 N6에 각각 접속되고 게이트에 입력 데이터비트열 DATA 및 그 논리반전된를 각각 입력하는 엔채널 트랜지스터들(82, 84)와, 드레인이 상기 엔채널 트랜지스터들(82, 84)의 소오스들에 공통접속되고 소오스가 전류원(88)을 통하여 접지단에 연결되며 게이트에 클럭 CKi을 논리반전시킨를 입력하는 엔채널 트랜지스터(86)으로 구성된다. 제2차동증폭기(90)는, 드레인이 상기 출력노드 N5에 접속되고 게이트가 상기 출력노드 N6에 접속되는 엔채널 트랜지스터(92)와, 드레인이 상기 출력노드 N6에 접속되고 게이트가 상기 출력노드 N5에 저속되는 엔채널 트랜지스터(94)와 상기 엔채널 트렌지스터들(92, 94)의 소오스들에 공통접속되고 소오스가 상기 전류원(88)을 통하여 접지단에 연결되며 게이트에 클럭 CKi를 입력하는 엔채널 트랜지스터(96)으로 구성된다. 제3차동증폭기(100)는, 게이트에 접지전압이 공급되어 부하소자로 동작하는 대응 피채널 트랜지스터를 통하여 동작전압에 연결되는 출력노드 N7 및 N8과, 드레인이 상기 출력노드 N7 및 N8에각각 접속되고 게이트가 상기 출력노드 N6 및 N5에 각각 접속되는 엔채널 트랜지스터(102) 및 (104)와, 드레인이 상기 엔채널 트랜지스터들(102, 104)의 소오스들에 공통접속되고 소오스가 전류원(108)을 통하여 접지단에 연결되며 게이트에 클럭 CKi를 입력하는 엔채널 트렌지스터(106)으로 구성된다. 제4차동증폭기(l10)는, 드레인이 상기 출력노드 N7에 접속되고 게이트가 상기 출력노드 N8에 접속되는 엔채널 트랜지스터(112)와, 드레인이 상기 출력노드 N8에 접속되는 엔채널 트렌지스터(112)와, 드레인이 상기 출력노드 N8에 접속되고 게이트가 상기 출력노드 N7에 접속되는 엔채널 트랜지스터(114)와, 상기 엔채널 트렌지스터들(112, 114)의 소오스들에 공통접속되고 소오스가 상기 전류원(108)을 통하여 접지단에 연결되며 게이트에 클럭 CKi를 논리반전한를 입력하는 엔채널 트랜지스터(116)으로 구성된다. 상기 출력노드 N7에서는 부출력를 그리고 상기 출력노드 N8에서는 정출력를 각각 출력한다.
상기 플립플롭의 구조는 클럭들이 대응 데이터비트의 중점에서 라이징에지를 갖도록 고착시키는 전술한 제2도의 구성과 유사한 구성을 갖고 있다. 그러한 이유는 상기 플립플롭에서 각 클럭들에 의해 데이터의 샘플링이 이루어지는 시점과 상기 위상차 검출부(28)에서 각 클럭들이 대응 데이터비트의 중점에서 일치되는 시점을 동일하게 함으로써, 입력데이터비트가 갖는 논리레밸의 크기가 상기 클럭들의 논리레벨의 크기와 서로 상이할 지라도 원활한 테이터수신이 가능하도록 하기 위함이다.
제5도는 입력 데이터비트열과 클럭들 CK0∼CK9의 위상을 일치시키는 동작을 보이는 제2도의 타이밍도이고, 제6도는 제1도의 동작에 따른 데이터 수납부(14)의 동작을 보이는 타이밍도이다. 이 제2도 내지 제6도를 참조하여 제1도의 동작을 상세히 설명한다.
1차 DLL(10)은 입력클럭을 지연셀(20)들을 통하여 받아들임으로써 입력클럭의 주파수를 가지는 펄스를 2차 DLL(12)에 전달한다. 상기 지연셀(20)들은 10상 위상차 검출부(28)로부터 출력되는 위상제어신호 VCTL1에 의해 지연시간이 제어되는 소자들이다. 제3도를 참조하면, 각 지연셀(20, 22)의 전달지연시간은 씨모오스 인버터(60, 70)들 각각이 반전동작을 일으키는데 필요한 지연시간의 합이며, 각 인버터들(60, 70)의 지연시간은 동작전압 Vdd로부터 공급되는 전류경로상의 대응 피채널 트랜지스터들(66, 76) 및 접지전압 Vss과의 방전경로상의 대응 엔채널 트렌지스터들(68, 78)의 전류구동능력에 좌우된다. 따라서, 엔채널 트랜지스터들(68, 78)의 게이트에 인가되는 위상제어신호 VCTL1의 전압크기에 따라 채널 사이즈가 제어됨으로써 방전경로가 제어된다. 또한 엔채널 트랜지스터(54)의 게이트에도 위상제어신호 VCTL1가 인가되기 때문에, 전류소스인 피채널 트랜지스터(52)의 채널을 통하여 흐르는 전류가 제어됨으로 인하여 각 피채널 트랜지스터들(66, 76)의 채널을 통하여 공급되는 전류의 크기가 조절된다. 따라서 위상제어신호 VCTL1의 전압레벨이 높아지면 피채널 트랜지스터들(66, 76) 및 엔채널 트랜지스터들(68, 78)의 채널이 더 많은 전류가 흐를 수 있도록 제어되고, 그 결과로 각 씨모오스 인버터(60, 70)의 반전동작에 따른 지연시간은 짧아진다. 반대로, 위상제어 신호 VCTL1가 낮아지면 피채널 트랜지스터들(66, 76) 및 엔채널 트랜지스터들(68, 78)의 채널이 전류흐름을 제한하도록 제어되고, 그 결과로 각 씨모오스 인버터(60, 70)의 반전동작에 따른 지연시간은 길어진다.
제2도를 참조하면, 2차 DLL(12)에서는 입력된 클럭을 10개의 지연셀(22)들을 통하여 10캐의 클럭 CKi∼CKl0룰 출력하는 동작을 갖는다. 이때 각 클럭들은라디안(즉, 36도)만큼 순차적으로 시간지연되며, 클럭 CK0와 CK10이 2π의 위상차를 갖게 됨은 전술한 바 있다. 상기 클럭들 CK0∼CK9은 1차 DLL(10) 및 데이터수납부(14)에 각각 공급된다. 데이터수납부(14)에 공급된 클럭들 CK0∼CK9는 대응되는 플립플롭(26)들 DFF0∼DFF9의 클럭단자에 각각 입력되며, 그에 따라 각 플립플롭(26)들의 데이터 입력 및 출력동작을 지배하는 동작을 수행하게 된다.
1차 DLL(10)에 공급된 클럭들 CK0∼CK9는 10상 위상차 검출부(28)로 입력된다. 제2도를 참조하면, 10상 위상차 검출부(28)에 입력된 클럭들은 방전패스 K1∼Kl0을 형성하는 엔채널 트랜지스터들의 게이트에 전술한 [표 2] 에 개시된 바와 같이 입력된다. 따라서, 제3도에 도시한 바와 같이, 클럭들 CK0∼CK9의 논리레벨에 따라, 제1방전노드 N3에 연결된 5개의 방전패스들 K1∼K5 및 제2방전노드 N4에 연결된 5개의 방전패스들 K6∼Kl0중 어느하나가 방전경로를 형성하게 된다. 이때, 상기 클럭들의 조합에 의해 제1방전노드 N3 및 제2방전노드 N4가 서로 교번적으로 접지단에 접속될 수 있도록 방전경로가 형성되며, 그 결과 상기 제1방전노드 및 제2방전노드의 어느하나는 입력클럭이 가지는 주기의주기(즉, 입력 데이터비트열의 주기)동안 방전경로를 형성하고 나머지하나는 플로팅되며, 이러한 동작이 상기 입력 데이터비트열의 주기로 반복되어진다 그에 따라, 입력데이터비트 DATA 및 그 반전레벨을 갖는의 논리레벨에 따라 제1출력노드 N1 및 제2출력노드 N2에서 각각 출력되는 검출신호 CTRL 및의 논리레벨이 결정된다.
이제, 제2도의 10상 위상차 검출부(28)의 동작에 의해 상기 클럭들이 입력데이터의 각 비트와 90도의 위상차를 갖게되는 과정을, 연속되어지는 과정을 설명의 편의상 3단계로 도시한 제3(a)도 내지 제3(c)도를 참조하여 설명한다.
먼저 제3(a)도에 도시한 바와같이, 상기 클럭들이 대응되는 데이터비트의 폴링에지에서 라이징되는 위상차를 갖고 있는 경우, 제1출력노드 N1은, 방전경로 K1∼K5 중 어느하나가 선택되어 제1방전노드 N3이 접지단에 접속될 때에는 K6∼Kl0이 모두 차단됨에 따라 플로팅된 제1방전노드 N4에 접속되고, 반대로 방전경로 K6∼Kl0중 어느하나가 선택되어 제2방전노드 N4가 접지단에 접속될 때에는 K1∼K5가 모두 차단됨에 따라 플로팅된 제1방전노드 N3에 접속됨에 따라, 로드 R1에 의해 논리 "1"레벨을 유지하는 검출신호 CTRL을 출력한다. 그러나, 이때 제2출력노드 N2는 전술한 N1과 반대로 접속됨에 따라 항상 접지단에 연결되어지고, 그에 따라 논리 "0" 레벨을 유지하는 검출신호 반전레벨의 비트열호를 출력한다. 따라서, 논리 "1" 레벨의 검출신호 CTRL 및 논리 "0"레벨의 검출신호에 의해, 루프 필터(38)의 피채널 모오스 트랜지스터(40)는 턴오프, 피채널 트랜지스터(42)는 턴온되며 그 결과로 캐패시터(48)에는 충전전류가 공급되므로, 위상제어신호 VCTL2은 최초 V1의 레벨에서 V1+△V1으로 상승하게 되며, 그에 따라 1차 DLL(10)의 지연셀(20)들 각각의 지연시간이 짧아지게 된다. 그 결과로, 2차 DLL(12)에서 출력되는 10개의 클럭들 CK0∼CK9 모두 최초발생시보다 소정으로 앞선 위상을 갖도록 출력된다.
다음, 제3(b)도를 참조하면, 제3(a)도에 따른 전술한 동작에 의해 1차 DLL(10)에서 출력되는 클럭들 CK0∼CK9가 소정의 라디안, 예컨데 0.25라디안(45도)만큼 앞선 위상을 갖도록 출력되는 경우, 제1출력노드 N1은, 입력데이타 DATA 및의 비트열과 상기 클럭들 CK0∼CK9와의 위상차를 갖는 시간동안만 방전경로가 형성되는 제1방전노드 N3 또는 제2방전노드 N4에 접속되므로, 상기 위상차가 발생되는 짧은 시간동안만 논리 "0" 레벨을 가지고 그 이외의 구간에서는 논리 "1"레벨을 유지하는 검출신호 CTRL을 출력한다. 그러나, 이때 제2출력노드 N2는 전술한 N1과 반대로 접속됨에 따라, 상기 위상차가 발생되는 짧은 시간동안만 논리 "1"레벨을 가지고 그 이외의 구간에서는 논리 "0"레벨을 유지하는 검출신호 CTRL을 출력한다. 따라서, 검출신호 CTRL에 의해 루프필터(38)의 피채널 모오스 트랜지스터(40)는 턴오프되는 시간이 늘어나고 검출신호에 피채널 트랜지스터(42)가 턴온되는 시간도 늘어나게 되므로, 그 결과 캐패시터(48)에 공급되는 충전전류가 감소된다. 따라서, 위상제어신호 VCTL1의 잔입레벨은 전술한 제3(a)도에서의 V1+△V1보다 낮은 V1+△V2로 되며, 그에 따라 1차 DLL(10)의 지연셀(20)들 각각은 더욱 짧은 지연시간들을 갖도록 제어된다. 그 결과로, 2차 DLL(12)에서 출력되는 10개의 클럭들 CK0∼CK9는 전술한 제3(a)도의 경우보다 더욱 앞선 위상을 갖도록 출력되고, 결국 제3(C)도에 도시한 바와 같이, 상기 클럭들 CK0∼CK9은 각각에 대응되는 입력 데이터비트의 중점에서 라이징를 갖도록 위상이 고착된다. 상기 클럭들의 위상이 고착되면, 제1출력노드 N1은, 입력데이타 DATA 및의 비트열과 상기 클럭들 CK0∼CK9와의 위상차를 갖는 0.2π 라디안동안 방전경로가 형성되는 제1방전노드 N3 또는 제2방전노드 N4에 접속되므로, 상기 위상차가 발생되는 시간동안에는 논리"0"레벨을 가지고 그 이외의 구간에서는 논리"1"레벨을 유지하는 50%의 듀티(duty)를 갖는 검출신호을 출력한다. 그러나, 이때 제2출력노드 N2는 전술한 N1과 반대로 접속됨에따라, 상기 위상차가 발생되는 시간동안만 논리 "1"레벨을 가지고 그 이외의 구간에서는 논리"0"레벨을 유지하는 50%듀티를 갖는 검출신호 CTRL을 출력한다. 따라서, 검출신호에 의해 루프필터(38)의 피채널 모오스 트랜지스터(40)는 턴오프되는 시간과 검출신호 CTRL에 의해 피채널 트랜지스터(42)가 턴온되는 시간이 동일하게 되고, 그에 따라 피채널 트랜지스터(46)에 통하여 접지단으로 방전되는 방전전류의 양이 동일하게 된다. 그 결과로, 위상제어신호 VCTL1은 최초레벨인 V1을 유지하게 되며, 그에따라 1차 DLL(10)의 지연셀(20)들에서 출력되는 클럭의 위상이 고착되어진다 따라서 1차 DLL(10)에 입력되는 입력클럭으로부터 주파수를 얻는 클럭 CK0 및 2차 DLL(12)에서 출력되는 클럭들 CK0∼CK9는 각각에 대용되는 입력 데이터비트의 중점에서 라이징에지를 갖도록 위상이 고착되어진다. 상기한 일련의 과정을 통하여 위상고착된 클럭 CK0∼CK9는 데이터수납부(14)의 디플립플롭들에 공급된다.
제4도 및 제6도를 참조하여 플립플롭(26)들의 데이터 수납동작을 살펴 본다.
먼저 클럭 CKi가 논리0(는 논리1)로 공급되면, 엔채널 트랜지스터들(86, 116)이 턴온됨에 따라 제1 및 제4차동증폭기(80, 110)가 활성화되고, 동시에 엔채널 트랜지스터들(96, 106)가 턴오프됨에 따라 제2 및 제3차동증폭기(90, 100)는 비활성화된다. 이때 입력 데이터비트 DATA 가 논리1(그 반전레벨인는 논리0)으로 입력되면, 제1차동증폭기의 제3출력노드 N5는 논리0으로 그리고 제4출력노드 N6은 논리1로 천이된다. 그러나 이때 제2 및 제3차동증폭기(90, 100)가 비활성화상태에 놓여 있으므로, 최종 출력 Qi 및는 이전상태를 유지하고 있다.
그 다음, 입력 데이터비트의 중점에서 클럭 CKi가 논리1로 라이징됨에 따라 엔채널 트랜지스터들(86, 116)이 턴오프되어 제1 및 제4차동증폭기(80, 110)가 비활성화되고, 동시에 엔채널 트랜지스터들(96, 106)가 턴온됨에 따라 제2 및 제3차동증폭기(90, 100)는 활성화된다. 그 결과로, 제2차동증폭기(90)는 상기 제3출력노드 N5를 논리0로 그리고 제4출력노드 N6을 논리1로 래치시키는 동작을 갖는다. 동시에, 제3차동증폭기(100)에서는 상기 제4출력노드 N6에 게이트가 접속된 엔채널 트랜지스터(102)가 턴온되고 상기 제3출력노드 N5에 게이트가 접속된 엔채널 트랜지스터(104)가 턴오프됨에 따라, 제5출력노드 N7에서 정출력 Qi를 논리1로 출력하고 제6출력노드 N8에서 부출력를 논리0으로 출력하게 된다. 상기 CKi가 논리하이레벨을 유지하는 동안에는 제1내지 제4차동증폭기(80, 90, 100, 110)의 동작이 고정되므로, 입력데이타가 논리0 또는 논리1로 천이된다 하더라도 이에 관계없이 플립플롭의 출력은 고정된다.
다음, 클럭 CKi가 다시 로우레벨로 천이되면, 전술한 바와 동일하게, 엔채널 트랜지스터들(86116)이 턴온됨에 따라 제1 및 제4차동증폭기(80, 110)가 활성화되고, 동시에 엔채널 트랜지스터들(96, 106)가 턴오프됨에 따라 제2 및 제3차동증폭기(90, 100)는 비활성화도이다. 이때 입력 데이터비트 DATA가 논리변환을 갖게 됨에 따라 제3 및 제4출력노드 N5, N6의 논리가 변하더라도, 제2 및 제3차동증폭기(90, 100)가 비활성화상태에 놓여 있으므로 최종 출력 Qi 및는 이전상태를 유지한다.
전술한 동작은 10개의 플립플롭들 DFF0∼DFF9에서 모두 동일하게 이루어지며, 그에 따라 디플립플롭(26)들 DFF0∼DFF9는 데이터라인 DIL을 통하여 입력되는 데이터비트열을 1비트씩 순차적으로 받아들여 출력하는 동작을 갖게 된다. 이때 각 클럭들은 대응되는 입력 데이터비트의 중점에서 라이징에지를 갖도록 위상이 구착되어 있으므로, 각 플립플롭들은 데이터비트가 갖는 논리1 또는 논리0의 데이터를 상기 데이터비트의 중점에서 입력한다. 따라서 데이터의 논리레벨을 정확히 받아들일 수 있다.
제7도는 본 발명에 따른 디플립플롭의 다른 실시예를 도시한다. 제7도에 도시된 마스터-슬래브형 디플립플롭은, 각 차동증폭기의 동작을 활성화/비활성화를 제어하는 트랜지스터들(86, 96, 106, 116)이, 제4도의 그것과는 달리, 더미셀들을 가지고 있다. 즉, 제1차동증폭기(80)의 동작 활성화를 제언하는 엔채널 트랜지스터(86)는 게이트에 전원전압이 인가되는 더미 트랜지스터(120)를 통하여 전류원(88)에 접속되며, 채널이 직렬접속되고 게이트에 접지전압이 인가되며 상기 엔채널 트랜지스터(86) 및 더미 트랜지스터(120)의 직렬접속과 병렬관계인 2개의 더미 트랜지스터들(122, 124)을 갖고 있다. 상기 더미 트랜지스터(120)는 게이트에 동작 전압 Vdd가 인가되므로 항상 턴온상태를 유지하며, 다른 더미 트랜지스터들(122, 124)는 게이트에 접지전압 Vss가 인가되므로 항상 턴오프상태를 유지하므로, 결국 제1차동증폭기(80)의 활성화/비활성화를 제어하는 것은 게이트에 클럭신호를 상기 엔채널 트랜지스터(86)이다. 상기 더미 트랜지스터들(120, 122, 124)을 갖는 이유는, 입력데이터비트 DATA 및에 논리레밸에 위해 상기 클럭들 CK0∼CK9의 위상을 고착 시키기 위한 제2도의 출력노드 N3, N4와, 역시 입력 데이터비트 DATA 및에 의해 출력이 결정되는 출력노드 N5, N6 및 N7, N8에 걸리는 로드를 동일하게 만들어줌으로써, 상기 데이터비트가 상기 클럭들에 비해 상대적으로 낮은 전압레벨의 논리를 갖을 때에도 우수한 테이터 샘플링이 수행될 수 있도록 하기 위함이다. 따라서, 제7도에 도시한 플립플롭을 채용할 경우 상기 제4도에 도시한 플립플롭을 채용하는 것보다 상대적으로 더 낮은 논리레벨을 갖는 입력데이타에서 더욱 우수한 수심품질을 얻을 수 있다. 제7도의 동작은 전술한 제4도의 동작과 동일하므로 더 이상의 설시를 생략한다.
전술한 바와 같이, 본 발명에 따른 데이터 수신회로에서는 고주파수를 갖는 입력데이타를, 입력되는 클럭으로부터 주파수를 받아들여 각각의 위상이 0.2π의 위상차를 갖도록 순차적으로 지연된 10개의 클럭들을 생성한 후, 상기 클럭들과 입력데이타의 비트열이 90도의 위상차를 갖도록 위상제어한 후, 이를 이용하여 상기 입력데이타를 받아들이임으로써, 입력데이타와 입력클럭간의 타이밍스큐를 제거할 수 있다.
제1도에 도시한 실시예에서는 10개의 클럭을 이용하는 위상차 디텍터(28)를 개시하였으나, 상기 클럭들의 수는 서로의 위상차를 갖는 2n(n=자연수)개로 설정가능하며, 이때 제2도에 도시한 위상차 검출부는 제1및 제2방전노드를 각각 상기 클럭들에 의해 교번적으로 접지단에 연결하는 n개씩 방전경로를 갖도록 설계하면 동일한 효과를 얻을 수 있다. 이때 클럭들의 수가 많은 경우가 적은 경우에 비해 더 낮은 주파수를 이용하여 고속으로 입력되는 데이터를 수납하는 것이 가능하나, 그 경우 상기 제2도의 방전노드에 걸리는 용량성부하를 층분히 고려하여 설계하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따르게 되면 데이터수신부에 입력되는 데이터비트열 과 클럭 사이의 타이밍스큐가 제거되어 정확한 데이터수신이 가능하며, 그에 따라 수신품질을 높일 수 있는 디지탈 통신시스템의 데이터수신부가 제공된다.

Claims (7)

  1. 송신되 오는 입력 데이터비트열과 입력클럭을 받아들이는 디지탈 통신시스템의 데이터 수신부에 있어서, 상기 입력클럭으로부터 주파수를 전달받아 제1클럭을 출력하는 위상지연소자를 갖는 제1클럭발생부(16)와, 상기 제1클럭을 순차적으로위상지연시킨 2n-1개의 클럭들을 출력하는 직력접속된 2n-1개의 2차지연셀들을 가지며 상기 입력되는 제1클럭과 최후단 지연셀 출력의 위상차를 2π라디안으로 고착시키는 지연동기루프(12)와, 입력되는 데이터비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하여 상기 제1지연소자를 제어함으로서 상기 2n개의 클럭들이 대응 입력 데이터비트의 중점에서 라이징에지를 갖도록 상기 제1지연소자의 지연시간을 제어하는 위상제어신호를 출력하는 위상차 검출부(28)와, 상기 2n개의 클럭들 각각에 제어되어 입력 데이터비트열을 받아들이는 데이터수납부(14)로 구성됨을 특징으로 하는 디지탈 통신시스템의 데이터 수신회로.
  2. 제1항에 있어서, 상기 제1클럭발생부(16)는 상기 입력단에서 입력클럭을 받아들이며 출력단에서 제1클럭을 출력하는 직렬접속된 다수개의 지연셀(20)들로 구성됨을 특징으로 하는 디지탈 통신시스템의 데이터 수신회로.
  3. 제2항에 있어서, 상기 지연동기루프(12)가, 전단의 출력이 후단의 입력으로 공급되도록 직렬접속되며 각 출력단에서 입력되는 클럭을라디안만큼 위상지연시킨 클럭을 출력하는 2n-l개의 지연셀(22)들과, 상기 제1클럭과 직렬접속되는 지연셀(22)들중 2n-1번째 지연셀(22)에서 각각 출력되는 클럭의 위상차를 검출하고 그 결과에 따라 각 지연셀(22)들의 위상지연을 제어하여 입력되는 두 클럭간의 위상지연이 2π를 갖도록 고착시키는 위상차 검출부 및 루프필터(24)로 구성됨을 특징으로 하는 디지탈 통신시스템의 데이터 수신회로.
  4. 제3항에 있어서, 상기 위상차 검출부(28)가, 제1전류원(11)에 접속되고 제1위상제어신호(CTRL)를 출력하며 상기 입력 데이터비트의 논리레벨에 따라 제l방전노드(N3)또는 제2방전노드(N4)에 선택적으로 접속되는 제1출력노드(Nl)와, 제2전류원(12)에 접속되고 제2위상제어신호()를 출력하며 상기 제1출력노드(Nl)와 반대로 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제2출력노드(N2)와, 상기클럭들의 논리레벨에 대응하여 제1방전노드(N3) 및 제2방전노드(N4)가 교번적으로 접지단에 연결되도록 방전경로를 형성하는 방전제어부(100)와, 상기 제1위상제어신호(CTRL) 및 제2위상제어신호()를 비교입력으로 갖는 차동증폭기 및 부하소자인 커런트 미러와, 상기 커런트미러의 출력노드에 접속되며 그에 따른 충전전압을 상기 제1클럭발생부(16)의 지연셀(20)에 공급함으로써 위상동작을 제어하는 캐패시터(48)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭 복원회로.
  5. 제4항에 있어서, 상기 데이터수납부(14)가, 입력 데이터비트열이 인가되는 데이터 입력라인 DIL에 입력단자 D가 공통접속되고 각각의 클럭단자 CK에 상기 지연동기루프(l2)로부터 출력되는 2n개의 클럭들중 대응클럭이 입력되며 각 출력노드에서 상기 데이터비트열의 한비트씩을 출력하는 2nRO의 D플립플롭(26)들로 구성됨을 특징으로 하는 디지탈 통신시스템의 데이터 수신회로.
  6. 제5항에 있어서, 상기 입력 데이터비트열의 주파수는 입력클럭의 2n배임을 특징으로 하는 디지탈 통신시스템의 데이터 수신회로.
  7. 데이터비트열과 동기클럭을 입력하여 수신되는 데이터를 복원하는 디지탈 통신시스템의 데이터 수신방법에 있어서, 상기 입력클럭으로부터 주파수를 받아들이며 소정시간 위상지연되는 제1클럭을 출력하는 과정과, 상기 제l클럭으로부터 각각의 위상이의 위상차를 갖는 2n-1개의 펄스들을 출력하는 과정과, 입력 데이터비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하여 상기 클럭들이 대응 데이터비트의 중점에서 라이징에지를 갖도록 상기 제1클럭의 지연시간을 조정하는 과정과, 상기 2n개의 클럭들에 동기하여 입력 데이터비트열의 데이터를 샘플링하므로써 데이터를 추출 복원하는 과정으로 구성됨을 특징으로 하는 디지탈 통신시스템의 데이터 수신방법.
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